KR970005031A - 저저항 배선구조를 갖는 반도체장치 및 그 제조방법 - Google Patents

Abstract

저저항 배선구조를 갖는 반도체방치 및 그 제조방법으로서, 데이타선에 다결정실리콘과 금속실리사이드의 적층구조를 이용하는 경우 데이타선의 저항이 증대하여 LSI로서의 성능이 저하되고 생산성이 저감되는 문제를 해결하기 위해, 반도체기판상에 마련된 제1도전체를 가공해서 워드선을 형성하고, 이 워드선상에 제1절연막을 마련하는 제1공정, 이 워드선의 측벽에 제2절연막으로 이루어지는 사이드월 스페이서를 형성하는 제2공정, 이 워드선의 간극을 제3절연막으로 매립하는 것에 의해 이 워드선 사이에 마련된 절연막의 표면과 이 워드선의 표면이 실질적으로 동일한 높이이며, 또한 평탄하게 마련하는 제3공정, 이 제3절연막의 원하는 부분을 에칭하여 기판의 원하는 부분을 노출시키는 제4공정 및 제2도전체와 제4절연막을 피착하고, 양자를 이방적으로 가곡해서 데이타선을 형성하는 제5공정을 갖는다.

상기에 의해, 배선자체의 저항을 내릴 수 있으며, 또 주기적으로 레이아우트되는 워드선상을 횡단해서 데이타선이 배치되는 메모리 LSI에 있어서 데이타선의 구조를 실질적으로 평탄하게 하는 것에 의해서 데이타선의 배선저항을 저감할 수 있으므로 회로동작의 고속화가 도모되어 메모리 LSI의 성능을 향상시킬 수가 있다.

Description

저저항 배선구조를 갖는 반도체장치 및 그 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명이 해결할 과제를 설명하는 단면도, 제2도는 본 발명이 해결할 과제를 설명하는 제조공정의 단면도.

Claims (21)

1. 반도체기판상에 마련된 제1도전체를 가공해서 워드선을 형성하고 상기 워드선상에 제1절연막을 마련하는 제1공정, 상기 워드선의 측벽에 제2절연막을 이루어지는 사이드월 스페이서를 형성하는 제2공정, 상기 워드선의 간극을 제3절연막으로 매립하는 것에 의해 상기 워드선 사이에 마련된 절연막의 표면과 상기 워드선의 표면이 실질적으로 동일한 높이이며, 또한 평탄하게 마련하는 제3공정, 상기 제3절연막의 원하는 부분을 에칭하여 기판의 원하는 부분을 노출시키는 제4공정 및 제2도전체와 제4절연막을 피착하고, 양자를 이방적으로 가공해서 데이타선을 형성하는 제5공정을 갖는 반도체 기억장치의 제조방법.
2. 제1항에 있어서, 상기 제1절연막 및 제2절연막은 SiO₂이고, 상기 제3절연막은 Si₃N₄인 반도체 기억장치의 제조방법.
3. 제2항에 있어서, 상기 제4절연막은 SiO₂인 반도체 기억장치의 제조방법.
4. 제1항에 있어서, 상기 제1절연막 및 제2절연막은 Si₃N₄이고, 상기 제3절연막은 SiO₂인 반도체 기억장치의 제조방법.
5. 제4항에 있어서, 상기 제4절연막은 Si₃N₄인 반도체 기억장치의 제조방법.
6. 제1항에 있어서, 상기 제4공정후에 상기 제3절연막의 에칭에 의해 형성된 구멍내에 제3도전체를 매립하는 공정을 갖고, 상기 제3도전체를 매립하는 공정후에 상기 제5공정을 실행하는 반도체 기억장치의 제조방법.
7. 제6항에 있어서, 상기 제3도전체를 매립하는 공정후에 상기 제3도전체상에 제5절연막을 피착하는 공정 및 상기 제5절연막의 원하는 부분을 에칭하여 상기 제3도전체의 원하는 부분을 노출시키는 공정을 갖고, 상기 공정후에 상기 제5공정을 실행하여 적어도 상기 제3도전체의 노출한 부분상에 상기 제2도전체를 형성하는 반도체 기억장치의 제조방법.
8. 제7항에 있어서, 원하는 패턴의 워드선을 형성하는 공정, 원하는 패턴의 데이타선을 형성하는 공정, 보호막용 절연막을 형성하는 공정, 커패시터 형성영역의 상기 보호막용 절연막을 에칭해서 제거하는 공정, 커패시터의 축적전극을 원하는 패턴으로 형성하는 공정, 커패시터 절연막을 형성하는 공정, 플레이트 전극을 형성하는 공정, 메모리셀 영역 밖에서 상기 보호막용 절연막에 콘택트구멍을 형성하는 공정, 배선용 도전체를 피착하는 공정 및 상기 배선용 도전체를 원하는 패턴으로 하는 공정을 갖는 반도체 기억장치의 제조방법.
9. 제8항에 있어서, 상기 배선용 도전체를 원하는 패턴으로 하는 공정후에 상기 플레이트전극을 상기 원하는 패턴과 동일한 패턴으로 가공하는 반도체 기억장치의 제조방법.
10. 반도체기판상에 주기적으로 반복배치되는 여러개의 제1배선상에 절연막을 거쳐서 상기 제1의 배선을 횡단하도록 제2배선이 주기적으로 반복배치되는 배선구조체를 갖는 반도체장치에 있어서, 상기 제2배선의 표면이 실질적으로 평탄하며, 또한 상기 제2배선은 재질이 다른 2층의 도전막을 포함하는 반도체장치.
11. 제10항에 있어서, 상기 제2배선은 실리콘을 포함하는 도체층상에 금속층 또는 금속실리사이드층을 적층한 구조를 갖는 반도체장치.
12. 제11항에 있어서, 상기 실리콘을 포함하는 도체층은 인접하는 제1배선에 의해 발생하는 홈내부에 형성되며, 또한 표면이 평탄한 반도체장치.
13. 제11항에 있어서, 상기 실리콘을 포함하는 도체층은 도핑 불순물이 도입된 다결정실리콘인 반도체장치.
14. 제11항에 있어서, 상기 제1배선은 워드선이고 상기 제2배선은 데이타선인 반도체장치.
15. 제10항에 있어서, 상기 반도체장치는 1개의 MOS트랜지스터와 1개의 커패시터의 조합을 최소 셀 단위로 하는 다이나믹형 메모리 LSI이고, 상기 MOS트랜지스터의 게이트전극 배선으로 되는 워드선을 상기 제1배선으로 하고, 상기 MOS트랜지스터의 제1전극에 접속하는 데이타선을 상기 제2배선으로 구성하고, 상기 MOS트랜지스터의 제2전극에 커패시터의 축적전극을 접속해서 구성하는 반도체장치.
16. MOS트랜지스터의 게이트전극(워드선)으로 되는 제1배선을 형성하는 공정, 제1배선의 노출부를 절연막으로 피복하는 공정, 소오스 및 드레인영역을 형성하는 공정, 소오스영역의 일부의 반도체기판 표면을 노출시키는 공정, 인접하는 워드선의 간격이 적어도 1/2 이상의 막두께를 갖는 제1실리콘막을 불순물을 도입하면서 퇴적하는 공정, 퇴적한 제1실리콘막을 전면 에치백하여 표면을 평탄하게 하는 공정, 금속 또는 금속실리사이드를 적층하도록 퇴적하는 공정, 제1실리콘막과 금속 또는 금속실리사이드의 적층막을 패터닝 가공해서 데이타선으로 되는 제2배선을 형성하는 공정, 제2배선의 노출부를 절연막으로 피복하는 공정, 제1유기물을 전면에 형성하는 공정, 제1유기물의 소정영역을 선택적으로 제거해서 구멍을 형성하는 공정, 구멍내의 일부의 반도체기판 표면을 노출시키는 공정, 제2실리콘막을 퇴적하는 공정, 제2유기물을 전면에 형성하는 공정, 제2유기물을 전면에치백하여 제1유기물 표면상에 형성되어 있는 제2실리콘막의 표면을 노출시키는 공정, 제1유기물상에 노출된 제2실리콘막을 선택적으로 제거하는 공정, 제1 및 제2유기물을 선택적으로 모두 제거하고, 커패시터의 축적전극으로 되는 제2실리콘막으로 이루어지는 돌기를 형성하는 공정, 커패시터 절연막을 형성하는 공정 및 커패시터의 다른 한쪽의 전극을 형성하는 공정을 갖는 반도체장치의 제조방법.
17. 제16항에 있어서, 상기 유기물은 폴리이미드수지, 포토레지스트. EB레지스트등의 기판상에 회전도포 가능한 유기물인 반도체장치의 제조방법.
18. 제16항에 있어서, 상기 제2실리콘막은 막의 형성과 동시에 불순물을 도입해서 형성한 실리콘막인 반도체 장치의 제조방법.
19. 제16항에 있어서, 상기 제2실리콘막은 비정질의 상태에서 형성한 실리콘에 이온주입법에 의해 불순물을 도입한 실리콘막인 반도체장치의 제조방법.
20. 제16항에 있어서, 상기 제1유기물은 전면에 형성하기 전에 일부의 반도체기판 표면을 노출시켜 놓고, 그 후 제1유기물을 전면에 형성하고, 반도체기판 표면에 노출된 영역의 위쪽의 제1유기물을 제거해서 구멍을 형성하는 반도체장치의 제조방법.
21. 제16항에 있어서, 사진식각법에 의해 형성한 유기물의 패턴상에 다결정실리콘을 형성하는 반도체장치의 제조방법.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.