KR980006532A - 메모리 셀 - Google Patents

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Abstract

반도전성 기본 몸체(1)위에 구조화된 다수의 층이 배치되고, 파울러 노르트하임 터널 효과에 의해 프로그램밍 될 수 있는 메로리 셀은 제1도핑 영역(2) 및 플로우팅 게이트층(5)의 정확하게 정해진 오버랩 영역을 포함한다. 컨트롤 게이트층(7)은 대략 오버랩 없이 제 1도핑 영역(2)위에 배치된다.

Description

메모리 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 메모리 셀의 제 실시예의 횡단면도이다.

Claims (14)

1.1 하나의 반도전성 기본 몸체(1),1.2. 상기 기본 몸체(1)의 제 1주표면(8)위에 있는, 드레인 단자(D)와 연결된 제 1도전형의 제 1도핑 영역(2), 1.3. 상기 기본 몸체(1)의 제 1주표면(8)위에 있는, 소스 단자(S)와 연결된 제 1도전형의 제 2도핑 영역(3), 1.4. 제 1도핑 영역(2) 및 제 2도핑 영역 사이(3)의 영역을 오버랩하고 있고,2개 영역(2,3)중 적어도 하나의 영역을 부분적으로 오버랩하고 있는,제 1주표면(8)위에 배치되고 산화물층(4)위에 배치된 하나의 플로우팅 게이트층(5),1.5. 컨트롤 게이트 단자(G)와 연결된, 상기 플로우팅 게이트층(5)위에 배치되고 절연체(6)위에 배치된 하나의 컨트롤 게이트층7)을 포함하는, 반도전성 몸체를 갖는 메모리 셀에 있어서, 1.6. 컨트롤 게이트층(7)은, 도핑 영역(2,3)을 오버래핑하는 컨트롤 게이트층(7)의 부분 표면이 도핑 영역을 오버래핑하는 플로우팅 게이트층(5)의 부분 표면 보다 더 작게 되도록 2개의 도핑 영역(2,3)중 적어도 하나의 영역위에 배치되고,1.7. 컨트롤 게이트층(7)의 제 1구조물 에지(9) 및 제2구조물 에지(10)사이의 간격이 플로우팅 게이트층(7)의 제 1구조물 에지(11) 및 제 2구조물 에지(12) 사이의 간격보다 더 작은 특징으로 하는 메로리 셀.
제 1항에 있어서, 컨트롤 게이트층(7)은, 도핑 영역(2,3)을 오버래핑하는 컨트롤 게이트층(7)의 부분 표면이 도핑 영역(2,3)을 오버래핑하는 플로우팅 게이트증(5)의 부분 표면 보다 더 작게 되도록 2개의 도핑 영역(2,3)위에 배치되는 것을 특징으로 하는 메모리 셀.
제 1항에 있어서, 컨트롤 게이트층(7)이 2개의 도핑 영역(2,3)중 적어도 어느 한 영역 위에 오버랩 없이 배치되는 것을 특징으로 하는 메모리 셀.
제 1항에 있어서, 플로우팅 게이트층(5)은 제1도핑 영역(2) 및 제 2도핑 영역(3)을 부분적으로 오버랩하는 반면, 컨트롤 게이트층(7)은 오버랩 없이 2개의 도핑 영역(2,3)위에 배치되는 것을 특징으로 하는 메모리 셀.
제 1항 내지 제4항 중 어느 한 항에 있어서, 제 1도전형의 도핑 영역(2,3)이 n-전도성인 것을 특징으로 하는 메모리 셀.
제 1항 내지 제4항 중 어느 한 항에 있어서, 제1도전형의 도핑 영역(2,3)이 p-전도성인 것을 특징으로 하는 메모리 셀.
제 1항 내지 제4항 중 어느 한 항에 있어서, 반도전성 기본 몸체1)가 실리콘으로 이루어진 것을 특징으로 하는 메모리 셀.
제 1항 내지 제4항 중 어느 한 항에 있어서, 반도전성 기본 몸체(1)가 갈륨 비소화물로 이루어진 것을 특징으로 하는 메로리 셀.
제 1항 내지 제4항 중 어느 한 항에 있어서, 플로우팅 게이트층(5)이 반도체 재료로 이루어진 것을 특징으로 하는 메모리 셀.
제 1항 내지 제4항 중 어느 한 항에 있어서, 플로우팅 게이트층(5)이 실리콘 질화물로 이루어지는 것을 특징으로 하는 메모리 셀.
제 1항 내지 제4항 중 어느 한 항에 있어서, 플로우팅 게이트층(5)이 금속 질화물 또는 금속 규화물로 이루어지는 것을 특징으로 하는 메모리 셀.
메모리 셀을 제조하기 위한 제 1항에 내지 제 11항 중 어느 한 항에 따른 방법에 있어서, 상기 방법이 12.1 미리 산화물층(4), 플로우팅 게이트층5), 절연체(16), 컨트롤 게이트층(7) 및 컨트롤 게이트층(7)의 피복층(14)이 그 위에 제공된 반도전성 기본 몸체(1)내로 포토 마스크(13)를 사용하여 제 1도전형의 2개의 도핑 영역(2,3)을 도핑-인 하는 단계,12.2. 포토 마스크(13)를 제거하는 단계,12.3. 컨트롤 게이트층(7)의 에지(9,10)에 2개의 스페이서(15,16)를 제조하는 단계,12.4 컨트롤 게이트층(7)의 2개의 에지(9,10) 중 한 에지에 있는 하나의 스페이서(15,16)를 제거하는 단계,12.5. 컨트롤 게이트층(7)에 의해 오버랩 되지도 않고, 남아 있는 스페이서(15,16)에 의해 오버랩 되지도 않는 제 1주표면(8)의 영역으로부터 절연체(6) 및 플로우팅 게이트층(5)을 제거하는 단계, 12.6. 방법 단계(12.4)에서 제거되지 않는 스페이서(15,16)을 제거하는 단계로 이루어지는 것을 특징으로 하는 메로리 셀의 제조방법.
제 12항에 있어서, 방법 단계(12.4)를 제외하고, 방법 단계(12.6)에서 2개의 스페이서(15,16)를 제거하는 것을 특징으로 하는 방법.
제12항 또는 13항에 있어서, 컨트롤 게이트층(7)위에 피복층(14)이 제공되지 않는 것을 특징으로 하는 방법.
KR1019970027936A 1996-06-28 1997-06-27 메모리 셀 KR980006532A (ko)

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