KR970053660A - 솔더 레지스트에 개방부가 형성되어 있는 반도체 칩 패키지 - Google Patents

솔더 레지스트에 개방부가 형성되어 있는 반도체 칩 패키지 Download PDF

Info

Publication number
KR970053660A
KR970053660A KR1019950052547A KR19950052547A KR970053660A KR 970053660 A KR970053660 A KR 970053660A KR 1019950052547 A KR1019950052547 A KR 1019950052547A KR 19950052547 A KR19950052547 A KR 19950052547A KR 970053660 A KR970053660 A KR 970053660A
Authority
KR
South Korea
Prior art keywords
package
solder resist
semiconductor chip
openings
circuit board
Prior art date
Application number
KR1019950052547A
Other languages
English (en)
Other versions
KR100191853B1 (ko
Inventor
오세혁
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950052547A priority Critical patent/KR100191853B1/ko
Priority to JP8339440A priority patent/JPH09205164A/ja
Publication of KR970053660A publication Critical patent/KR970053660A/ko
Application granted granted Critical
Publication of KR100191853B1 publication Critical patent/KR100191853B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 솔더 레지스트와 패키지 몸체 간의 결합력을 강화하여 회로기판을 사용하는 반도체 칩 패키지 소자의 신뢰성을 향상시키기 위해서 회로기판의 표면에 솔더지스트를 도포한 다음 선택 식각을 하여 솔더 레지스트가 원형 또는 벌집 형태의 개방부를 가져서 패키지 몸체를 이루는 성형 수지가 이 개방부에 채워지게 함으로써 솔더 레지스트와 패키지 몸체 간의 결합력을 높일 수 있는 구조를 갖는 반도체 칩 패키지를 제공하기 위한 것으로서, A) 반도체 칩과, B) 상기 반도체 칩을 실장하기 위한 실장 영역과 소정의 전도성 배선 패턴이 형성되어 있는 회로 기판과, C) 상기 반도체 칩과 배선 패턴을 보호하며 패키지의 외관을 이루는 패키지 몸체를 구비하는 패키지에 있어서 상기 회로기판의 표면에는 상기 배선 패턴을 덮는 솔더 레지스트가 도포되어 있고, 상기 솔더 레지스트는 소정의 형태를 갖는 복수의 개방부를 가지고 있어서 상기 패키지 몸체의 일부는 상기 개방부를 통해 기판의 표면과 직접 접촉하는 것을 특징으로 하는 패키지가 개시되어 있다.

Description

솔더 레지스트에 개방부가 형성되어 있는 반도체 칩 패키지
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도는 본 발명에 따른 볼 그리드 어레이 패키지의 단면도.
제1b도는 제 1a도의 볼 그리드 어레이 패키지의 부분 상세도.
제2a도는 본 발명에 따른 회로 기판의 평면도.
제2b 및 2c도는 솔더 레지스트의 형상에 따른 본 발명의 실시예를 설명하기 위한 제2a도의 부분 상세도.

Claims (9)

  1. A) 반도체 칩과, B)상기 반도체 칩을 실장하기 위한 실장 영역과 소정의 전도성 배선 패턴이 형성되어 있는 회로 기판과, C) 상기 반도체 칩과 패턴을 보호하며 패키지의 외관을 이루는 패키지 몸체를 구비하는 패키지에 있어서,상기 회로기판의 표면에는 상기 배선 패턴을 덮는 솔더 레지스트가 도포되어 있고, 상기 솔더 레지스트는 소정의 형태를 갖는 복수의 개방부를 가지고 있어서 상기 패키지 몸체는 일부는 상기 개방부를 통해 기판의 표면과 직접 접촉하는 것을 특징으로 하는 패키지.
  2. 제1항에 있어서, 상기 회로 기판에 형성되어 있는 배선 패턴은 기판의 상부면에 형성되며 상기 반도체 칩과 본딩 와이어에 의해 연결되는 상부 패턴층과 상기 기판 내부에 형성되는 내부 패턴 층 및 상기 기판의 하부면에 형성되는 하부 패턴 층으로 이루어져 있으며 상기 상부 패턴 층과 하부 패턴 층은 상기 기판을 관통하는 비아 구멍에 의해 전기적으로 연결되는 것을 특징으로 하는 패키지.
  3. 제1항 또는 제2항에 있어서, 상기 복수의 개방부는 원형인 것을 특징으로 하는 패키지.
  4. 제3항에 있어서, 상기 원형 개방부의 지금은 0.5 ㎜ 이상인 것을 특징으로 하는 패키지.
  5. 제1항 또는 제2항에 있어서, 상기 복수의 개방부는 벌집 형태인 것을 특징으로 하는 패키지.
  6. 제5항에 있어서, 상기 벌집 개방부 각각의 간격은 0.3 ㎜ 이상인 것을 특징으로 하는 패키지.
  7. 제2항에 있어서, 상기 하부 패턴 층은 복수의 솔더 볼 패드를 형성하고 상기 솔더 볼 패드에는 복수의 솔더 볼이 부착되어 상기 패키지의 외부 전기적인 접속을 이루는 것을 특징으로 하는 패키지.
  8. 제7항에 있어서, 상기 솔더 레지스트의 개방부는 상기 회로 기판의 상부면과 하부면을 전표면에 솔더 레지스트를 도포한 다음 상기 개방부를 포함하는 패턴이 형성되어 있는 마스크를 사용하여 노광/현상한 다음 상기 개방부에 해당하는 솔더 레지스트가 제거되도록 솔더 레지스트를 선택적으로 식각하는 방법에 의해 형성되는 것을 특징으로 하는 패키지.
  9. 제8항에 있어서, 상기 마스크의 패턴은 상기 칩 실장 영역과 상부 패턴 층에서 상기 본딩 와이어가 본딩되는 영역을 포함하는 것을 특징으로 하는 패키지.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950052547A 1995-12-20 1995-12-20 솔더 레지스트에 개방부가 형성되어 있는 반도체 칩패키지 KR100191853B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019950052547A KR100191853B1 (ko) 1995-12-20 1995-12-20 솔더 레지스트에 개방부가 형성되어 있는 반도체 칩패키지
JP8339440A JPH09205164A (ja) 1995-12-20 1996-12-19 半導体チップパッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950052547A KR100191853B1 (ko) 1995-12-20 1995-12-20 솔더 레지스트에 개방부가 형성되어 있는 반도체 칩패키지

Publications (2)

Publication Number Publication Date
KR970053660A true KR970053660A (ko) 1997-07-31
KR100191853B1 KR100191853B1 (ko) 1999-06-15

Family

ID=19441734

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950052547A KR100191853B1 (ko) 1995-12-20 1995-12-20 솔더 레지스트에 개방부가 형성되어 있는 반도체 칩패키지

Country Status (2)

Country Link
JP (1) JPH09205164A (ko)
KR (1) KR100191853B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990029971A (ko) * 1997-09-19 1999-04-26 이데이 노부유끼 반도체 디바이스

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4376160B2 (ja) 2004-09-30 2009-12-02 株式会社リコー プリント基板及びそのプリント基板を用いた回路ユニット
JP4659802B2 (ja) * 2007-09-25 2011-03-30 シャープ株式会社 絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法
CN113823619A (zh) * 2021-08-12 2021-12-21 紫光宏茂微电子(上海)有限公司 芯片封装基板、封装结构及封装基板的制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2722451B2 (ja) * 1987-04-15 1998-03-04 三菱電機株式会社 半導体装置
JPH06112363A (ja) * 1992-09-25 1994-04-22 Matsushita Electric Works Ltd 半導体パッケージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990029971A (ko) * 1997-09-19 1999-04-26 이데이 노부유끼 반도체 디바이스

Also Published As

Publication number Publication date
KR100191853B1 (ko) 1999-06-15
JPH09205164A (ja) 1997-08-05

Similar Documents

Publication Publication Date Title
US6528869B1 (en) Semiconductor package with molded substrate and recessed input/output terminals
KR960035835A (ko) 반도체장치와 그 제조방법
KR930017153A (ko) 반도체 장치
KR960026505A (ko) 반도체 장치 및 그 제조방법
KR950030321A (ko) 반도체장치 및 그 제조방법 및 기판
KR950021447A (ko) 반도체 장치 및 그 제조방법
KR920010853A (ko) 수지봉지형 반도체장치
KR960042902A (ko) 솔더 볼 장착홈을 갖는 인쇄 회로 기판과 이를 사용한 볼 그리드 어레이 패키지
KR960039309A (ko) 반도체 장치 및 반도체 칩 설치 방법
KR900005576A (ko) 반도체 집적회로 장치
KR940027109A (ko) 반도체 장치 및 그 제조 방법
KR940022755A (ko) 반도체 장치 및 그 제조방법과 반도체장치용 리드프레임(Lead frame)
KR970067799A (ko) 반도체장치
KR940001363A (ko) 로우 프로필 오버몰드된 패드 배열 반도체 디바이스 및 그 제조방법
KR960039305A (ko) 반도체 장치 및 그 제조 방법
US5956232A (en) Chip support arrangement and chip support for the manufacture of a chip casing
KR920001697A (ko) 수직형 반도체 상호 접촉 방법 및 그 구조
KR970053660A (ko) 솔더 레지스트에 개방부가 형성되어 있는 반도체 칩 패키지
JP2797598B2 (ja) 混成集積回路基板
KR19980068343A (ko) 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
US5200642A (en) Internal capacitor arrangement for semiconductor device assembly
KR960019683A (ko) 반도체 장치
KR20020004241A (ko) 증기를 배출하는 인쇄회로기판 및 그를 이용한 볼 그리드어레이 패키지
JP2725694B2 (ja) 半導体装置用パッケージ
KR100216063B1 (ko) 메탈 볼 그리드 어레이 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090102

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee