KR970030646A - 반도체 장치의 소자 분리 산화막 형성 방법 및 이를 이용한 반도체 소자의 분리 구조 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 7
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 238000000034 method Methods 0.000 title claims abstract 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract 8
- 238000005530 etching Methods 0.000 claims abstract 7
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 3
- 229910052710 silicon Inorganic materials 0.000 claims 3
- 239000010703 silicon Substances 0.000 claims 3
- 239000000758 substrate Substances 0.000 claims 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 claims 1
- 238000002513 implantation Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Element Separation (AREA)
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Abstract
본 발명은 실리콘질화막의 식각 패턴을 변화하여 식각된 엣지 부분의 스트레스를 감소시킬 수 있는 반도체 장치의 소자 분리 산화막 형성방법에 관한 것으로, 실리콘 기판 상에 산화막과 실리콘질화막을 순차적으로 적층하는 제1단계; 상기 실리콘질화막 상에 포토레지스트 패턴을 형성하는 제2단계; 상기 포토레지스트 패턴을 식각 마스크로 사용하여 실리콘질화막과 산화막을 선택적으로 등방성 식각하는 제3단계; 상기 포토레지스트 패턴을 제거하는 제4단계; 및, 상기 결과에 의해 노출된 산화막을 성장시키는 제5단계를 포함하는 반도체 장치의 소자 분리 산화막 형성방법을 제공코자 한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 장치의 소자 분리 산화막의 구조 단면도.
제3도는 제2도에 도시된 반도체 장치의 소자 분리 산화막의 제조 공정도.
Claims (6)
- 실리콘 기판 상에 산화막과 실리콘질화막을 순차적으로 적층하는 제1단계; 상기 실리콘질화막 상에 포토레지스트 패턴을 형성하는 제2단계; 상기 포토레지스트 패턴을 식각 마스크로 사용하여 실리콘질화막과 산화막을 선택적으로 등방성 식각하는 제3단계; 상기 포토레지스트 패턴을 제거하는 제4단계; 및 상기 결과에 의해 노출된 산화막을 성장시키는 제5단계를 포함하는 반도체 장치의 소자 분리 산화막 형성 방법.
- 제1항에 있어서, 상기 제3단계 다음에 식각 부분을 통하여 실리콘 기판 내에 분리 내압증진을 위한 불순물 주입 공정을 실시하는 것을 특징으로 하는 반도체 장치의 소자 분리 산화막 형성 방법.
- 제1항에 있어서, 상기 산화막의 두께는 200∼400Å인 것을 특징으로 하는 반도체 장치의 소자 분리 산화막 형성 방법.
- 제1항에 있어서, 상기 실리콘질화막의 두께는 1000∼3000Å인 것을 특징으로 하는 반도체 장치의 소자 분리산화막 형성방법.
- 제1항에 있어서, 상기 실리콘질화막의 식각 후에 식각 용액의 선택비를 조절하여 실리콘 기판이 노출되지 않을 정도로 산화막을 식각하는 것을 특징으로 하는 반도체 장치의 소자 분리 산화막 형성 방법.
- 제1항에 기재된 반도체 장치의 소자 분리 산화막 형성 방법을 이용하여 제조한 반도체 소자의 분리 구조.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950045502A KR100188002B1 (ko) | 1995-11-30 | 1995-11-30 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950045502A KR100188002B1 (ko) | 1995-11-30 | 1995-11-30 | 반도체 소자 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970030646A true KR970030646A (ko) | 1997-06-26 |
KR100188002B1 KR100188002B1 (ko) | 1999-06-01 |
Family
ID=19436952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950045502A KR100188002B1 (ko) | 1995-11-30 | 1995-11-30 | 반도체 소자 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100188002B1 (ko) |
-
1995
- 1995-11-30 KR KR1019950045502A patent/KR100188002B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100188002B1 (ko) | 1999-06-01 |
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