KR970023981A - 반도체 소자 분리 방법 - Google Patents

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Abstract

본 발명은 소자분리를 위한 영역의 반도체 기판이 노출되도록 폴리실리콘막 패턴을 형성하는 제 1 단계, 열산화 공정을 통해 상기 폴리실리콘막 패턴 및 노출된 반도체 기판을 산화시켜 전체구조 상부에 제1 산화막을 형성하는 제 2 단계, 상기 폴리실리콘막 패턴이 산화된 부분의 제1산화막은 모두 식각하고 상기 실리콘 기판이 산화된 부분의 제1 산화막은 일부만 식각하는 제 3 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리 방법에 관한 것으로, 기판을 국부적으로 산화시키기 위한 기판 산화방지막인 질화막을 사용하지 않아 화이트 리본 현상을 원천적으로 방지하므로써 희생 산화 공정을 실시할 필요가 없게 되었으며, 질화막에 의한 스트레스를 방지하여 소자분리 산화막의 특성을 향상시킨다. 또한, 기판의 단차를 완화하여 후속 공정을 용이하게 하며, 버즈 비크 길이가 종래의 LOCOS에 비해 크지 않으며, 그 크기가 패턴의 폭에 무관하게 거의 일정하므로 쉽게 셀 레이아웃을 할 수 있는 효과가 있다.

Description

반도체 소자 분리 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제 1E도는 본 발명의 일실시예에 따른 소자분리막 제조 공정도.

Claims (4)

  1. 소자분리를 위한 영역의 반도체 기판이 노출되도록 폴리실리콘막 패턴을 형성하는 제 1 단계, 열 산화 공정을 통해 상기 폴리실리콘막 패턴 및 노출된 반도체 기판을 산화시켜 전체구조 상부에 제1 산화막을 형성하는 제 2 단계, 및 상기 폴리실리콘막 패턴이 산화된 부분의 제1 산화막은 모두 식각하고 상기 실리콘 기판이 산화된 부분의 제1 산화막은 일부만 식각하는 제 3 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리 방법.
  2. 제 1 항에 있어서, 상기 제 1 단계에서 폴리실리콘막 패턴에 의해 노출된 반도체 기판의 소정깊이까지 식각하는 제 4 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 분리 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 3 단계는 제1 산화막 상에 평탄화된 제2 산화막을 형성하고 에치백하여 이루어지는 것을 특징으로 하는 반도체 소자 분리 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 3 단계는 상기 제1 산화막을 화학적 기계적 폴리싱하여 이루어지는 것을 특징으로 하는 반도체 소자 분리 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950034887A 1995-10-11 1995-10-11 반도체 소자 분리 방법 KR100209217B1 (ko)

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