KR970008616A - 불휘발성 반도체 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
신규한 불휘발성 반도체 메모리장치 및 그 제조방법이 개시되어 있다. 제1도전형의 반도체기판 상에 절연막을 개재하여 부유게이트, 층간절연막 및 제어게이트가 수직 적층된 셀 트랜지스터가 형성된다. 상기 층간절연막을 게이트절연막으로 사용하고 제어게이트를 게이트로 사용하는 패스 트랜지스터가 셀트랜지스터에 인접한 영역에 형성된다. 제어게이트를사이에 둔 기판 표면에, 소오스/드레인으로 작용하는 제2도전형의 제1 및 제2불순물영역에 형성된다. 부유게이트 일측면 하부의, 제1 및 제2불순물영역 중의 어느 하나와 절연막 사이에 터널절연막이 형성된다. 터널절연막 하부에, 제1 및 제2불순물영역 중의 어느 하나에 접하는 제2도전형의 제3불순물영역이 형성된다. 단순화된 공정으로 과도소거에 의한 판독 오동작을 방지할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 의한 불휘발성 반도체 메모리장치의 레이아웃도, 제4A도 및 제4B도는 본 발명에 의한 불휘발성 반도체 메모리장치의 단면도들.
Claims (6)
- 제1도전형의 반도체기판 상에 절연막을 개재하여 부유게이트, 층간절연막 및 제어게이트가 수직 적층되어 이루어진 셀 트랜지스터; 상기 셀 트랜지스터에 인접한 기판 상에, 상기 층간절연막을 게이트절연막으로 사용하고 상기 제어게이트를 게이트로 사용하는 패스 트랜지스터; 상기 제어게이트를 사이에 두고 상기 기판 표면에 형성되며, 소오스/드레인으로 작용하는 제2도전형의 제1 및 제2불순물영역; 상기 부유게이트의 일측면 하부에서, 상기 제1및 제2불순물영역 중의 어느 하나와 상기 절연막 사이에 형성된 터널절연막; 및 상기 터널절연막 하부에서 상기 제1 및 제2불순물영역 중의 어느 하나에 접하여 형성된 제2도전형의 제3불순물영역을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
- 제1항에 있어서, 상기 터널절연막은 상기 절연막의 두께보다 얇은 두꼐로서 형성된 것을 특징으로 하는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
- 제1항에 있어서, 상기 층간절연막은 다층으로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
- 제1도전형의 반도체기판 상에 절연막을 형성하는 단계; 사진식각 공정으로 상기 절연막을 식각하고, 노출된 기판 표면에 제2도전형의 제1불순물을 주입하는 단계; 상기 노출된 기판 상에 터널절연막을 형성하는 단계; 상기 터널절연막이 형성된 결과물 상에 제1도전층을 형성하는 단계; 상기 제1도전층을 패터닝하여 부유게이트를 형성하는 단계; 상기 부유게이트 상에 층간절연막 및 제2도전층을 차례로 형성하는 단계; 상기 제2도전층 및 층간절연막을 패터닝하여 제2도전층으로 이루어진 제어게이트를 형성하는 단계; 및 제2도전형의 제2불순물을 주입하여 소오스 및 드레인을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 터널절연막은 상기 절연막의 두께보다 얇은 두께로서 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 층간절연막은 다층으로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR100712089B1 (ko) * | 1997-10-07 | 2007-05-02 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체메모리장치 및 그 제조방법 |
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1995
- 1995-07-28 KR KR1019950022939A patent/KR0170680B1/ko not_active IP Right Cessation
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KR100712089B1 (ko) * | 1997-10-07 | 2007-05-02 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체메모리장치 및 그 제조방법 |
KR100712087B1 (ko) * | 1997-10-07 | 2008-01-22 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체메모리장치및그제조방법 |
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