KR970000648B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 장치 제조 방법
제1도는 적어도 하나의 편평하고 평탄한 주 표면을 갖는 반도체 본체를 도시한 도면.
제2도는 흠이 있는 반도체 본체를 도시한 도면.
제3도는 내연마층으로 코팅된 반도체 본체를 도시한 도면.
제4도는 제3도의 반도체 본체상에 연마 가능한 재료층이 제공된 반도체 본체를 도시한 도면.
제5도는 연마 가능한 재료층이 편평하고 평탄하게 하기위한 연마 공정이 행해진 제4도의 반도체 본체를 도시한 도면.
제6도는 내연마층에까지 편평하고 평탄하게 하기 위한 연마 공정이 행해진, 제4도의 반도체 본체를 도시한 도면.
제7도는 캐리어(carrier) 본체에 접속된 제6도의 반도체 본체를 도시한 도면.
제8도는 반도체 본체가 보다 얇게 만들어진 제7도의 반도체 본체를 도시한 도면.
제9도는 상기 스토핑 연마에 의해 내연마층까지 얇게 하는 공정이 종료된, 제8도의 조합을 도시한 도면.
제10도는 IC의 3차원 적층을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 본체 2 : 주 표면
3 : 흠 4 : 질화실리콘층
4 : 다결정 실리콘층 6 : 캐리어 본체
7 : 절연층
본 발명은 적어도 하나의 캐리어 본체(carrier body) 및 단결정 반도체 본체를 포함하고, 양 본체는 광학적으로 평탄한 (smooth) 적어도 하나의 편평한(flat) 표면을 형성하고, 상기 양 본체의 편평한 표면은 서로 접하고 상호 연결되고, 반면 상기 표면의 적어도 하나가 전기적 절연층을 가지며, 그 후에 상기 반도체 본체는 재료를 제거하여 소정의 값까지 얇아지는, 절연체상의 반도체(semiconductor on insulator) 유형의 반도체 소자를 제조하는 방법에 관련된다.
상기 방법은 Applied Physics Letters, Vo1. 43, No. 3, 1983 8월, pp. 263-265에 공지되어 있다. 이 공지된 방법에서, 상기 반도체 본체는 전기화학적 박화-에칭(thin-etching)에 의해 만들어진다. 이 목적을 위해 이용된 부식제는 일반적으로 성분의 하나로 불화수소를 포함한다. 이 HF 함유 부식제는 반도체 재료로 자주 이용되는 실리콘뿐 아니라 절연체로 자주 이용되는 이산화실리콘을 부식시킨다. 또한, 기계적 응력(stress)을 받은 반도체 본체 부분은 상기 부식제에 의해 우선적으로 부식될 수 있다. 한편, 화학성 부식제는 환경오염을 피하기 위해 사용에 주의하여야 한다. 상기 박화-에칭 반도체층내에 절연된 영역을 얻으려면, 다수의 다른 처리 단계를 공지된 방법으로 행할 필요가 있다.
본 발명의 목적은, 전기화학적 에칭에서의 고유의 단점을 제거하고, 박화 -에칭된 반도체 본체의 층 두께를 적절히 제어하며, 요구되는 복잡한 단계를 거치지 않고 얇은 반도체층에서 동시에 상호 절연된 영역을 얻을 수 있는, 도입절에서 언급한 종류의 방법을 제공하는 것이다.
이 목적을 달성하기 위해, 본 발명에 따른 방법에서는, 얇게 만들어질 층의 소정의 값과 동일한 깊이를 갖는 홈을 상기 다결정 반도체 본체의 표면에 형성하고, 홈이 형성괸 상기 표면을 연마 방지 재료층으로 코팅하고, 상기층은 화학기계적으로(chemo-mechanically) 연마할 수 있는 재료층으로 코팅되고 상기 홈 깊이를 넘는 두께를 가지며, 상기 층은 평탄하고 편평하게 연마되고, 상기 반도체 본체의 연마된 표면은 상기 평탄하고 편평한 캐리어 본체의 표면에 접속되고, 상기 반도체 본체는 얇게 만들어지며, 이 공정의 적어도 마지막 부분은 내연마(resistant to polishing) 재료층으로 연마가 종료되는 연마 공정으로 구성된다. 따라서, 재생성이 매우 높고 얇은 반도체층이 얻어지며, 다수의 절연 영역으로 분할되는, 절연체상의 반도체가 얻어진다.
본 발명에 따른 방법의 양호한 실시예에서, 홈이 형성된 상기 반도체 본체의 표면에 응용된 화학기계적으로 연마 가능한 재료를 편평하게 연마하는 공정이 내연마 재료층에까지 계속된다. 상기 절연체상의 반도체층의 두께는, 반도체 본체를 캐리어 본체에 연결하기 전 및 후 모두 연마 공정이 실행되고, 이 연마 공정은 홈이 형성된 표면에 형성된 내연마층으로 종료하기 때문에, 정확히 결정된다.
상기 내연마층은 양호하게는 질화실리콘(Si3N4) 또는 고밀도의 이산화실리콘(SiO2)으로 구성된다.
본 발명에 의하면, 상기 화학기계적으로 연마 가능한 재료는 고밀도화되지 않은 이산화실리콘으로 구성될 수 있다. 다결정 실리콘등의 다른 재료도 적합하다. 후자의 경우, 고밀도화된 이산화실리콘의 내연마층이 다결정 실리콘층과 질화실리콘의 내연마층간에 제공될 수 있다. 따라서 고품질의 절연층이 얻어진다. 본 발명에 따른 방법을 통해 얻은 반도체 소자는 3차원 IC 구조를 형성하기에 특히 접합하다. 이를 위해, 본 발명에 의하면, 얇은 반도체층상에 IC 구조를 형성하고, 그에 따라, 상기 표면은 엠보싱된 부분(embossed parts)을 나타내고, 화학기계적으로 연마 가능한 재료를 상기 표면상에 적층하고, 이 재료는, 예를들어, 연마등에 의해 얇은 두께의 절연층이 상기 반도체 구조상에 존재할 때까지 평면화되며(planarized), 이 어셈블리를 상기 캐리어 본체를 구성하는 제1레지스터로 하고, 그 위에 제1항에 기재된 방법으로 제2반도체 본체가 제공되고, IC 구조의 얇은 반도체층이 제2레지스터를 구성하고, 다른 유사한 단계를 실행하여 IC의 3차원 적층을 형상한다.
절연체상의 반도체를 얻은 방법이 제1도 내지 제9도에 도시되었다. 제1도는 적어도 주 표면(2)이 편평하고 평탄하게 만들어진 반도체 본체(1)를 도시한다. 홈(3)이 실리콘등의 상기 반도체 본체내에, 예를들어, 에칭을 통해 상기 주 표면(2)의 영역상에 형성된다. 이 홈의 깊이는 형성되는 절연체상의 반도체상의 최종 반도체층의 소정의 층두께를 따른다. 상기 홈(3)은 절연 재료의 내연마층(4)으로 덮힌다(제3도). 상기 층(4)의 재료는 질화실리콘(Si3N4)이 가능하고, 테트라 에틸 오르소실리케이트(tetra-ethyl orthosilicate : TEOS)의 적층 및 일련의 어닐링 처리로 얻어진 고밀도 이산화실리콘 등의 다른 적합한 재료도 사용될 수 있다. 상기 층(4)의 두께는 수백 나노미터가 양호하다.
준비된 반도체 웨이퍼는 홈이 형성된 표면상에 홈(3)의 깊이보다 깊은 층두께를 갖는 화학기계적으로 연마 가능한 재료(5)로 코팅된다. 제4도에 도시된 층(5)은, 예를들어, LPCVD(Low Pressure Chemical Vapour Deposition : 저압 화학 증착)으로 증착된, 다결정 실리콘으로 구성된다. 다른 적합한 재료는 테트라 에틸 오르소실리케이트(TOES)의 증착으로 얻어지는 고밀도화 되지 않은 이산화실리콘이다. 이 층(5)은 화학기계적으로 편평하게 연마된다. 이 공정은 연마 가능한 층이 상기 주 표면(2) 전체에 존재하거나(제5도 참조) 상기 연마 처리가 스토핑(stopping) 연마에 의해 지시된 내연마층(4)에 이를때(제6도 참조)까지 계속될 수 있다. 이 화학적기계 연마 공정은, 예를들어, Monsanto사의 상표명이, Syton W 30인 연마제와 같은, 산화제(oxidant)를 갖는 알칼리성 용액에 콜로이드 형태의 이산화실리콘을 포함한 것을 이용한 연마 공정이다.
절연체상의 반도체를 형성하기 위해, 반도체 본체는 캐리어 본체상에 고착된다. 제7도는 캐리어 본체(6)에 접속된 제6도의 반도체 본체를 도시한다. 도시된 캐리어 본체는 단결정 실리콘으로 형성되고, 주표면에, 예를들어, 1㎛의 두께를 갖는 열 성장(thermally grown) 이산화실리콘의 절연층(7)이 제공된다. 예를들어, 석영 유리같은, 다른 재료가 상기 캐리어 본체로서 선택될 수도 있다.
다양한 기술이 상기 캐리어 본체(6)를 상기 반도체 본체(1)에 접속시키는데 이용될 수 있다. 이 접속은 링잉(wringing), 즉 최적화된 반 데르 발스 결합(EP 137537 참조)으로 이루어지는 결합이 바람직하다. Applied Physics Letters 43, 1983 8월, pp. 263-265에 기술된 종류의 유동성 유리 결합(flow glass connection)도 가능하다. 다른 방법은 EP 1219에 기술된 충격 확산(impact diffusion)이다. 좀더 복잡한 것은 양극 결합 방법이다(Journal of Applied Physics, 53, 1985, p. 1240 참조).
상기 반도체 본체(1)를 얇게 한다. 이는 여러 단계에서 행하는 것이 가능하다. 양호하게는 상기 모든 단계가, 적어도 최후의 단계가 화학 기계적 연마 공정으로 구성되고 스토핑 연마 처리가 내연마층(4)에 이르기까지 행해진다. 이 목적을 위해, 상기 연마제가 다시 사용될 수 있다. 제8 및 제9도가 상기 단계를 도시한다.
제9도는 절연체상의 반도체를 도시한다. 상기 홈을 형성하고 스토핑 연마를 상기 층(4)까지 실시하는 사실에 기인하여, 상호 절연된 반도체 영역이 얻어지고, 그 두께가 정확히 결정된다. 예를들어, 집적 회로가 이 영역에 제공될 수 있다.
상기 반도체 영역의 두께는 많은 응용에서 약 0.1내지 0.3㎛이다. 파워 IC의 경우에는, 보다 두꺼운, 예를들어, 0.5㎛를 선택하는 것이 양호하다. 이 값은 홈 깊이의 선택에 의해 본 발명에 따른 방법으로 자동적으로 얻어진다.
내연마층(4)이 질화실리콘(Si3N4)으로 구성되고 상기 화학기계적으로 연마 가능한 재료가 다결정 실리콘으로 구성된, 양호한 실시예에서는, 고밀도화된 이산화실리콘층이 매우 양호한 전기적 및 화학적 절연을 얻기 위해 상기 층간에 형성될 수 있고, 이 때 상기 질화실리콘은 매우 양호한 화학적 절연체로 작용하고, 상기 이산화실리콘은 매우 양호한 전기적 절연체로 작용한다.
제9도에 도시된 상기 절연체상의 반도체는 IC의 3차원 적층 형성에 매우 적합하게 이용될 수 있다 제10도는 그 예를 도시한다.
집적회로는 형성된 절연체상의 반도체의 개별 영역으로 부분할된(subdivided) 곳의 상기 반도체층(1)에 제공된다. 그 결과, 엠보싱된 부분이 이 층에 형성된다. 상기 주 표면 전체에, 예를들어 이산화실리콘과 같은, 전기적 절연층이 제공되고, 이 층은 평면화된다. 이 본체는 캐리어 본체로서의 역할을 하고, 그 위에 제2반도체 본체가 위치한다.
제2반도체 본체는 제6도에 도시된 방법으로 형성될 수 있다. 이 제2반도체 본체가 평면화된 층으로 제공된 상기 절연체상의 반도체에 접속된 후, 상기 제2반도체 본체의 반도체층은 얇아진다. 어쨌든, 상기 마지막 처리 단계는 스토핑 연마로 구성된다.
반도체 구조는, 이 제2반도체층으로 제공될 수도 있다. 원한다면, 소정의 수의 레지스터를 갖는 IC의 3차원 적층을 얻기 위해 다른 반도체 본체가 제공될 수도 있다.

Claims (8)

  1. 적어도 하나의 캐리어 본체 및 단결정 반도체 본체를 포함하고, 양 본체는 광학적으로 평탄한(smooth) 적어도 하나의 편평한(flat) 표면을 형성하고, 상기 양 본체의 편평한 표면은 서로 접하고 상호 연결되고, 반면 상기 상호 접속된 표면의 적어도 하나가 전기적 절연층을 가지며, 그 후에 상기 반도체 본체는 재료를 제거하여 소정의 값까지는 얇아지는, 절연체상의 반도체(semiconductor on insulator) 유형의 반도체 소자를 제조하는 방법에 있어서, 얇게 만들어지는 층의 소정의 값과 동일한 깊이를 갖는 홈을 반도체 본체의 주 표면에 형성하는 단계와 ; 홈이 형성된 상기 표면을 내연마 재료층으로 코팅하는 단계와 ; 상기 홈 깊이를 초과하는 층두께를 갖는 화학기계적으로 연마 가능한 재료층으로 상기 내연마층을 코팅하는 단계와 ; 이 층을 편평하고 평탄하게 연마하는 단계와 ; 상기 반도체 본체의 연마된 표면을 상기 캐리어 본체의 평탄하고 편평한 표면에 연결하는 단계, 및 ; 상기 반도체 본체가 얇게 만들어지고, 이 공정의 적어도 마지막 부분이 내연마 재료층상에서 연마가 종료하는 연마 공정으로 구성되는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 홈이 형성된 상기 반도체 본체의 표면에 응용된 화학기계적으로 연마 가능한 재료를 편평하게 연마하는 공정이 내연마층에까지 계속되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1 또는 제2항에 있어서, 상기 내연마층이 질화실리콘으로 구성된 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제1 또는 제2항에 있어서, 상기 내연마층이 고밀도화된 이산화실리콘층으로 구성된 것을
    특징으로 하는 반도체 소자 제조 방법.
  5. 제1 또는 제2항에 있어서, 상기 화학기계적으로 연마 가능한 재료가 고밀도화되지 않은 이산화실리콘층으로 구성된 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제1 또는 제2항에 있어서, 상기 화학기계적으로 연마 가능한 재료가 다결정 실리콘으로 구성된 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제3항에 있어서, 상기 화학기계적으로 연마 가능한 재료가 다결정 실리콘으로 구성되고 고밀도화된 이산화실리콘층이 다결정 실리콘의 상기 화학기계적으로 연마 가능한 층과 상기 내연마층간에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제1 또는 제2항에 있어서, IC 구조가 상기 얇아진 반도체층에 제공되어, 그 결과 상기 표면이 엠보싱된 부분(embossed part)으로 나타나고, 화학기계적으로 연마 가능한 재료가 상기 기판상에 적층되고, 상기 재료는 얇은 두께의 절연층이 상기 반도체 구조상에 존재할 때까지 평면화되고, 이 어셈블리는 상기 캐리어 본체를 구성하는 제1레지스터이고, 그 위에 제1항에 청구된 방법으로 제2반도체 본체가 제공되고, 상기 제2반도체의 본체의 얇은 반도체층은 IC구조가 제공된 후 제2레지스터를 구성하고, 다른 유사한 단계가 3차원 적층 IC를 형성하기 위해 실행되는 것을 특징으로 하는 반도체 소자 제조 방법.
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