JP2847671B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2847671B2 JP2847671B2 JP63001390A JP139088A JP2847671B2 JP 2847671 B2 JP2847671 B2 JP 2847671B2 JP 63001390 A JP63001390 A JP 63001390A JP 139088 A JP139088 A JP 139088A JP 2847671 B2 JP2847671 B2 JP 2847671B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- semiconductor device
- manufacturing
- polished
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 93
- 238000000034 method Methods 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000005498 polishing Methods 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 239000012212 insulator Substances 0.000 claims description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 11
- 235000012239 silicon dioxide Nutrition 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000003082 abrasive agent Substances 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000003518 caustics Substances 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005299 abrasion Methods 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 231100001010 corrosive Toxicity 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 229940075614 colloidal silicon dioxide Drugs 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000006056 electrooxidation reaction Methods 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/135—Removal of substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/164—Three dimensional processing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 本発明は、少なくとも１つの担持体と、単結晶半導体
本体とを準備し、これらの双方に光学的に平滑な少なく
とも１つの平坦面を形成し、これら平坦面の少なくとも
一方に電気絶縁層を設けてこれら平坦面を互いに接触さ
せ且つ相互連結させ、その後に前記の半導体本体を材料
除去処理により予定値まで薄肉として“絶縁体上の半導
体”の型の半導体装置を製造する方法に関するものであ
る。
本体とを準備し、これらの双方に光学的に平滑な少なく
とも１つの平坦面を形成し、これら平坦面の少なくとも
一方に電気絶縁層を設けてこれら平坦面を互いに接触さ
せ且つ相互連結させ、その後に前記の半導体本体を材料
除去処理により予定値まで薄肉として“絶縁体上の半導
体”の型の半導体装置を製造する方法に関するものであ
る。
このような方法は、文献“アプライド・フイジックス
・レターズ（Applied Physics Letters）",Vol.43,No.
3,August 1983,の第263〜265頁に記載されており既知で
ある。この既知の方法では、半導体本体の電気−化学的
な薄肉化腐食処理によって薄肉にしている。この目的の
為に用いる腐食剤は一般に１組成分として弗化水素（H
F）を含有している。これらHF含有腐食剤は半導体材料
としてしばしば用いられる珪素を腐食するばかりではな
く、絶縁体としてしばしば用いられている二酸化珪素を
も腐食する。更に、機械的な応力を受けた半導体本体の
部分がこのような腐食剤により優先的に腐食されるおそ
れがある。更に、化学的な腐食剤は周囲による汚染を回
避する為に注意して取扱う必要がある。薄肉に腐食され
た半導体層中に絶縁された他の領域を得る必要がある場
合には、多数の他の処理工程を既知の方法で実行する必
要がある。
・レターズ（Applied Physics Letters）",Vol.43,No.
3,August 1983,の第263〜265頁に記載されており既知で
ある。この既知の方法では、半導体本体の電気−化学的
な薄肉化腐食処理によって薄肉にしている。この目的の
為に用いる腐食剤は一般に１組成分として弗化水素（H
F）を含有している。これらHF含有腐食剤は半導体材料
としてしばしば用いられる珪素を腐食するばかりではな
く、絶縁体としてしばしば用いられている二酸化珪素を
も腐食する。更に、機械的な応力を受けた半導体本体の
部分がこのような腐食剤により優先的に腐食されるおそ
れがある。更に、化学的な腐食剤は周囲による汚染を回
避する為に注意して取扱う必要がある。薄肉に腐食され
た半導体層中に絶縁された他の領域を得る必要がある場
合には、多数の他の処理工程を既知の方法で実行する必
要がある。
本発明の目的は、電気−化学的な腐食に固有の欠点を
無くし、薄肉に腐食する半導体本体の層厚を正確に制御
でき、他の複雑な処理工程を必要とすることなく、薄肉
の半導体層内に同時に互いに絶縁された領域を得ること
ができるようにした前述した種類の半導体装置の製造方
法を提供せんとするにある。
無くし、薄肉に腐食する半導体本体の層厚を正確に制御
でき、他の複雑な処理工程を必要とすることなく、薄肉
の半導体層内に同時に互いに絶縁された領域を得ること
ができるようにした前述した種類の半導体装置の製造方
法を提供せんとするにある。
本発明による半導体装置の製造方法は、少なくとも１
つの担持体と、単結晶半導体本体とを準備し、これらの
双方に光学的に平滑な少なくとも１つの平坦面を形成
し、これら平坦面の少なくとも一方に電気絶縁層を設け
てこれら平坦面を互いに接触させ且つ相互連結させ、そ
の後に前記の半導体本体を材料除去処理により予定値ま
で薄肉として“絶縁体上の半導体”の型の半導体装置を
製造するに当たり、前記の半導体本体の主表面に、薄肉
にすべき半導体本体の層の所望値に等しい深さの溝を形
成し、これらの溝が形成された前記の主表面に窒化珪素
（Si3N4）より成る耐研摩性の材料より成る耐研摩層を
被覆し、この耐研摩層に前記の溝の深さを超える層厚の
化学−機械的研摩可能材料の層を被覆し、この化学−機
械的研摩可能材料の層を平坦且つ平滑に研摩し、半導体
本体のこの研摩面を前記の担持体の平滑な平坦面に連結
し、次にこの半導体本体を薄肉にし、この処理の少なく
とも最後の部分が前記の耐研摩性材料の耐研摩層で研摩
が終了する研摩工程より成ることを特徴とする。
つの担持体と、単結晶半導体本体とを準備し、これらの
双方に光学的に平滑な少なくとも１つの平坦面を形成
し、これら平坦面の少なくとも一方に電気絶縁層を設け
てこれら平坦面を互いに接触させ且つ相互連結させ、そ
の後に前記の半導体本体を材料除去処理により予定値ま
で薄肉として“絶縁体上の半導体”の型の半導体装置を
製造するに当たり、前記の半導体本体の主表面に、薄肉
にすべき半導体本体の層の所望値に等しい深さの溝を形
成し、これらの溝が形成された前記の主表面に窒化珪素
（Si3N4）より成る耐研摩性の材料より成る耐研摩層を
被覆し、この耐研摩層に前記の溝の深さを超える層厚の
化学−機械的研摩可能材料の層を被覆し、この化学−機
械的研摩可能材料の層を平坦且つ平滑に研摩し、半導体
本体のこの研摩面を前記の担持体の平滑な平坦面に連結
し、次にこの半導体本体を薄肉にし、この処理の少なく
とも最後の部分が前記の耐研摩性材料の耐研摩層で研摩
が終了する研摩工程より成ることを特徴とする。
本発明によれば、絶縁された複数個の領域に細分さ
れ、再現性が極めて高く、薄肉とした半導体層が得られ
た“絶縁体上の半導体”を得ることができる。
れ、再現性が極めて高く、薄肉とした半導体層が得られ
た“絶縁体上の半導体”を得ることができる。
本発明方法の好適実施例では、溝が設けられた半導体
本体の表面に被着された化学−機械的研摩可能材料を平
坦化する研摩処理を耐研摩材料の前記の耐研摩層に至る
まで継続する。この場合、絶縁体上の半導体層の厚さが
正確に決定される。その理由は、半導体本体を担持体に
連結する前およびその後の双方で研摩処理を行うことが
でき、この研摩処理は、溝が設けられた表面に形成され
た耐研摩層で終了する為である。
本体の表面に被着された化学−機械的研摩可能材料を平
坦化する研摩処理を耐研摩材料の前記の耐研摩層に至る
まで継続する。この場合、絶縁体上の半導体層の厚さが
正確に決定される。その理由は、半導体本体を担持体に
連結する前およびその後の双方で研摩処理を行うことが
でき、この研摩処理は、溝が設けられた表面に形成され
た耐研摩層で終了する為である。
化学−機械的研摩可能材料は本発明によれば高密度化
しない二酸化珪素を以って構成することができる。しか
し、多結晶珪素のような他の材料も適している。化学−
機械的研摩可能材料として多結晶珪素を用いる場合に
は、この多結晶珪素層と耐研摩層との間に高密度化した
二酸化珪素の耐研摩層を設けるか、或いは多結晶珪素の
層と窒化珪素の耐研摩層との間に高密度化した二酸化珪
素を設けることができる。この場合、極めて高品質の絶
縁層が得られる。本発明による方法によって得られる半
導体装置は三次元集積回路構造を形成するのに特に適し
ている。この目的の為に、本発明によれば、薄肉にした
前記の半導体層に集積回路構造を設け、これにより表面
がエンボス部分を呈しており、この表面上に電気絶縁層
を堆積し、この電気絶縁層を、前記の半導体構造上に厚
さの薄い電気絶縁層が存在するようになるまで平坦化
し、このアセンブリを担持体を構成する第１レジスタと
し、この上に請求項１に記載の方法で研摩した化学−機
械的研摩可能材料の層を有する他の半導体本体を設け、
この他の半導体本体の薄肉半導体層に集積回路構造を設
けた後この薄肉半導体層を以って第２レジスタを構成
し、他の類似の処理工程を行って集積回路の三次元積重
ね体を形成する。
しない二酸化珪素を以って構成することができる。しか
し、多結晶珪素のような他の材料も適している。化学−
機械的研摩可能材料として多結晶珪素を用いる場合に
は、この多結晶珪素層と耐研摩層との間に高密度化した
二酸化珪素の耐研摩層を設けるか、或いは多結晶珪素の
層と窒化珪素の耐研摩層との間に高密度化した二酸化珪
素を設けることができる。この場合、極めて高品質の絶
縁層が得られる。本発明による方法によって得られる半
導体装置は三次元集積回路構造を形成するのに特に適し
ている。この目的の為に、本発明によれば、薄肉にした
前記の半導体層に集積回路構造を設け、これにより表面
がエンボス部分を呈しており、この表面上に電気絶縁層
を堆積し、この電気絶縁層を、前記の半導体構造上に厚
さの薄い電気絶縁層が存在するようになるまで平坦化
し、このアセンブリを担持体を構成する第１レジスタと
し、この上に請求項１に記載の方法で研摩した化学−機
械的研摩可能材料の層を有する他の半導体本体を設け、
この他の半導体本体の薄肉半導体層に集積回路構造を設
けた後この薄肉半導体層を以って第２レジスタを構成
し、他の類似の処理工程を行って集積回路の三次元積重
ね体を形成する。
図面につき本発明を説明する。
“絶縁体上の半導体”構造を得る方法を第１〜９図の
工程で示す。第１図は半導体本体１を示し、この半導体
本体の少なくとも主表面２を平坦で平滑とする。例えば
珪素より成る半導体本体の主表面２の領域でこの半導体
本体内に例えば腐食処理により溝３を設ける。これらの
溝の深さは形成すべき“絶縁体上の半導体”に関する最
終半導体層の所望の厚さに依存する。これらの溝３には
絶縁材料の耐研摩性（耐摩耗性）の層４を被覆する（第
３図参照）。この層４の材料は窒化珪素（Si3N4）とす
ることができる。この層４の厚さは数百ナトメートルと
するのが好ましい。
工程で示す。第１図は半導体本体１を示し、この半導体
本体の少なくとも主表面２を平坦で平滑とする。例えば
珪素より成る半導体本体の主表面２の領域でこの半導体
本体内に例えば腐食処理により溝３を設ける。これらの
溝の深さは形成すべき“絶縁体上の半導体”に関する最
終半導体層の所望の厚さに依存する。これらの溝３には
絶縁材料の耐研摩性（耐摩耗性）の層４を被覆する（第
３図参照）。この層４の材料は窒化珪素（Si3N4）とす
ることができる。この層４の厚さは数百ナトメートルと
するのが好ましい。
このようにして準備した半導体ウエファには、溝が設
けられた表面上で、溝３の深さよりも厚い層厚の、化学
−機械的に研摩しうる材料の層５を被覆する。第４図に
示すこの層５は多結晶珪素を以って構成でき、この層は
例えば低圧化学蒸着（LPCVD“Low Pressure Chemical V
apour Deposition"）によって被着する。他の適切な材
料は四エチルオルトシリケート（TEOS）からの堆積によ
って得た高密度化しない二酸化珪素である。この層５を
化学−機械的に平坦に研摩する。この研摩処理は、研摩
しうる材料の層が主表面２の全体の上に依然として存在
している状態までしか行わないか（第５図参照）或いは
研摩量が自動的に抑制されるストッピング研摩により耐
研摩性の層４に到達するまで行う（第６図参照）。この
化学−機械的な研摩処理は、酸化体を有するアルカリ性
溶液中にコロイド状の二酸化珪素を含ませたもの、例え
ばモンサント社からSyton W30なる商標名の下で市販さ
れている研摩剤を用いた研摩処理とする。
けられた表面上で、溝３の深さよりも厚い層厚の、化学
−機械的に研摩しうる材料の層５を被覆する。第４図に
示すこの層５は多結晶珪素を以って構成でき、この層は
例えば低圧化学蒸着（LPCVD“Low Pressure Chemical V
apour Deposition"）によって被着する。他の適切な材
料は四エチルオルトシリケート（TEOS）からの堆積によ
って得た高密度化しない二酸化珪素である。この層５を
化学−機械的に平坦に研摩する。この研摩処理は、研摩
しうる材料の層が主表面２の全体の上に依然として存在
している状態までしか行わないか（第５図参照）或いは
研摩量が自動的に抑制されるストッピング研摩により耐
研摩性の層４に到達するまで行う（第６図参照）。この
化学−機械的な研摩処理は、酸化体を有するアルカリ性
溶液中にコロイド状の二酸化珪素を含ませたもの、例え
ばモンサント社からSyton W30なる商標名の下で市販さ
れている研摩剤を用いた研摩処理とする。
“絶縁体上の半導体”を形成する為には、半導体本体
を担持体上に固着する。第６図の半導体本体を担持体６
に固着したものを第７図に示す。図示の担持体は単結晶
珪素から形成し、その主表面には例えば１μｍの厚さの
熱成長二酸化珪素より成る絶縁層７を設ける。担持体と
しては石英ガラスのような他の材料を選択することもで
きる。
を担持体上に固着する。第６図の半導体本体を担持体６
に固着したものを第７図に示す。図示の担持体は単結晶
珪素から形成し、その主表面には例えば１μｍの厚さの
熱成長二酸化珪素より成る絶縁層７を設ける。担持体と
しては石英ガラスのような他の材料を選択することもで
きる。
担持体６を半導体本体１に固着するには種々の技術を
用いることができる。この固着はリンギング固着、すな
わち最適のファンデルワールス固着（欧州特許第137537
号参照）とするのが極めて好ましい。文献“アプライド
・フイジックス・レターズ（Applied Physics Letter
s）"43,August 1983の第263〜265頁に記載された種類の
流動性ガラス固着を用いることもできる。他の固着方法
は欧州特許第1219号に記載されているような衝撃拡散で
ある。これよりも幾分複雑な固着方法は陽極固着方法で
ある（文献“ジャーナル・オブ・アプライド・フイジッ
クス（Journal of Applied Physics）"53,1985の第1240
頁を参照）。
用いることができる。この固着はリンギング固着、すな
わち最適のファンデルワールス固着（欧州特許第137537
号参照）とするのが極めて好ましい。文献“アプライド
・フイジックス・レターズ（Applied Physics Letter
s）"43,August 1983の第263〜265頁に記載された種類の
流動性ガラス固着を用いることもできる。他の固着方法
は欧州特許第1219号に記載されているような衝撃拡散で
ある。これよりも幾分複雑な固着方法は陽極固着方法で
ある（文献“ジャーナル・オブ・アプライド・フイジッ
クス（Journal of Applied Physics）"53,1985の第1240
頁を参照）。
次に半導体本体１に処理を行う。この処理は種々の工
程で行うことができる。好ましくはこれらすべての工程
を、或いは少なくとも最後の工程を化学−機械的研摩処
理とし、ストッピング研摩処理は耐研摩性層４に至るま
で行う。この目的の為に、前述した研摩剤を再び用いる
ことができる。これらの数工程を第８および９図に示
す。
程で行うことができる。好ましくはこれらすべての工程
を、或いは少なくとも最後の工程を化学−機械的研摩処
理とし、ストッピング研摩処理は耐研摩性層４に至るま
で行う。この目的の為に、前述した研摩剤を再び用いる
ことができる。これらの数工程を第８および９図に示
す。
第９図は、“絶縁体上の半導体”構造を示す。溝が設
けられており、ストッピング研摩処理が層４に至るまで
行われるという事実の為に、互いに絶縁された半導体領
域が得られ、これら半導体領域の厚さは正確に決定され
る。これらの半導体領域内には例えば集積回路を設ける
ことができる。
けられており、ストッピング研摩処理が層４に至るまで
行われるという事実の為に、互いに絶縁された半導体領
域が得られ、これら半導体領域の厚さは正確に決定され
る。これらの半導体領域内には例えば集積回路を設ける
ことができる。
これら半導体領域の厚さは多くの分野にとって0.1〜
３μｍとすることができる。しかし、例えばパワーICの
場合には、それよりも厚い厚さ、例えば５μｍを選択す
るのが好ましい。これらの値は本発明による方法では溝
の深さを選択することにより自動的に得られる。
３μｍとすることができる。しかし、例えばパワーICの
場合には、それよりも厚い厚さ、例えば５μｍを選択す
るのが好ましい。これらの値は本発明による方法では溝
の深さを選択することにより自動的に得られる。
耐研摩層４を窒化珪素（Si3N4）を以って構成し、化
学−機械的に研摩しうる材料を多結晶珪素を以って構成
する好適実施例では、これらの層間に高密度二酸化珪素
層を設け、極めて良好な電気的且つ化学的な絶縁（分
離）を得るようにする。この場合、窒化珪素が極めて良
好な化学的絶縁体として作用し、二酸化珪素が極めて良
好な電気的絶縁体として作用する。
学−機械的に研摩しうる材料を多結晶珪素を以って構成
する好適実施例では、これらの層間に高密度二酸化珪素
層を設け、極めて良好な電気的且つ化学的な絶縁（分
離）を得るようにする。この場合、窒化珪素が極めて良
好な化学的絶縁体として作用し、二酸化珪素が極めて良
好な電気的絶縁体として作用する。
第９図に示す“絶縁体上の半導体”は特に集積回路の
三次元的な積重ね体を形成するのに用いるのに適してい
る。第10図はその一例を示している。
三次元的な積重ね体を形成するのに用いるのに適してい
る。第10図はその一例を示している。
形成された“絶縁体上の半導体”の半導体層であっ
て、個々の領域に副分割されたこの半導体層内に集積回
路が設けられている。従ってこの半導体層にはエンボス
部分が形成されている。次に、主表面全体に例えば二酸
化珪素の電気絶縁層を設け、この電気絶縁層を平坦化す
る。このようにして形成された本体は第２の半導体本体
を配置する担持体として作用する。
て、個々の領域に副分割されたこの半導体層内に集積回
路が設けられている。従ってこの半導体層にはエンボス
部分が形成されている。次に、主表面全体に例えば二酸
化珪素の電気絶縁層を設け、この電気絶縁層を平坦化す
る。このようにして形成された本体は第２の半導体本体
を配置する担持体として作用する。
この第２の半導体本体は第６図に示すようにして成形
しうる。平坦化された層が設けられた“絶縁体上の半導
体”にこの第２の半導体本体を被着した後、この第２の
半導体本体の半導体層を薄肉とする。いずれにしても最
終の処理工程はストッピング研摩より成っている。
しうる。平坦化された層が設けられた“絶縁体上の半導
体”にこの第２の半導体本体を被着した後、この第２の
半導体本体の半導体層を薄肉とする。いずれにしても最
終の処理工程はストッピング研摩より成っている。
この第２の半導体層中にも半導体構造を設けることが
できる。所望の個数のレジスタを有する集積回路の積重
ね体を得る為に、更に他の半導体本体を設けることがで
きる。
できる。所望の個数のレジスタを有する集積回路の積重
ね体を得る為に、更に他の半導体本体を設けることがで
きる。
【図面の簡単な説明】 第１図は、少なくとも１つの平坦で平滑な主表面を有す
る半導体本体を示す断面図、 第２図は、溝が設けられた半導体本体を示す断面図、 第３図は、耐研摩性の層が被覆された半導体本体を示す
断面図、 第４図は、第３図の半導体本体上に研摩しうる材料の層
を設けた構造を示す断面図、 第５図は、第４図における研摩しうる材料の層を平坦且
つ平滑に研摩している状態を示す断面図、 第６図は、第４図の半導体本体構造で研摩しうる材料の
層を平坦且つ平坦に研摩する工程を耐研摩性の層に至る
まで行った状態を示す断面図、 第７図は、第６図の半導体本体を担持体に被着した構造
を示す断面図、 第８図は、第７図の構造で半導体本体を薄肉にしている
状態を示す断面図、 第９図は、第８図の構造で薄肉化処理をストッピング研
摩により耐研摩性の層までで終了させた状態を示す断面
図、 第10図は、集積回路の三次元積重ね体を示す断面図であ
る。 １……半導体本体、２……主表面 ３……溝 ４……窒化珪素層（耐研摩性層） ５……多結晶珪素層 ６……担持体（単結晶珪素） ７……絶縁層
る半導体本体を示す断面図、 第２図は、溝が設けられた半導体本体を示す断面図、 第３図は、耐研摩性の層が被覆された半導体本体を示す
断面図、 第４図は、第３図の半導体本体上に研摩しうる材料の層
を設けた構造を示す断面図、 第５図は、第４図における研摩しうる材料の層を平坦且
つ平滑に研摩している状態を示す断面図、 第６図は、第４図の半導体本体構造で研摩しうる材料の
層を平坦且つ平坦に研摩する工程を耐研摩性の層に至る
まで行った状態を示す断面図、 第７図は、第６図の半導体本体を担持体に被着した構造
を示す断面図、 第８図は、第７図の構造で半導体本体を薄肉にしている
状態を示す断面図、 第９図は、第８図の構造で薄肉化処理をストッピング研
摩により耐研摩性の層までで終了させた状態を示す断面
図、 第10図は、集積回路の三次元積重ね体を示す断面図であ
る。 １……半導体本体、２……主表面 ３……溝 ４……窒化珪素層（耐研摩性層） ５……多結晶珪素層 ６……担持体（単結晶珪素） ７……絶縁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤン・ハイスマ オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 セオドラス・マルチヌス・ミヒエルセン オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 ヨハネス・ウィルヘルムス・アドリアヌ ス・フアン・デル・フエルデン オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 ヨハネス・フランシスカス・コリネリ ス・マリア・フエルホーフェン オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (56)参考文献 特開 昭59−188138（ＪＰ，Ａ) 特開 昭57−128942（ＪＰ，Ａ) 特開 昭50−99684（ＪＰ，Ａ) 特開 昭60−39835（ＪＰ，Ａ) 特開 昭50−99685（ＪＰ，Ａ) 特開 昭63−56936（ＪＰ，Ａ)
Claims (6)
- 【請求項１】少なくとも１つの担持体と、単結晶半導体
本体とを準備し、これらの双方に光学的に平滑な少なく
とも１つの平坦面を形成し、これら平坦面の少なくとも
一方に電気絶縁層を設けてこれら平坦面を互いに接触さ
せ且つ相互連結させ、その後に前記の半導体本体を材料
除去処理により予定値まで薄肉として“絶縁体上の半導
体”の型の半導体装置を製造するに当たり、 前記の半導体本体の主表面に、薄肉にすべき半導体本体
の層の所望値に等しい深さの溝を形成し、 これらの溝が形成された前記の主表面に窒化珪素より成
る耐研摩性の材料より成る耐研摩層を被覆し、 この耐研摩層に前記の溝の深さを超える層厚の化学−機
械的研摩可能材料の層を被覆し、 この化学−機械的研摩可能材料の層を平坦且つ平滑に研
摩し、 半導体本体のこの研摩面を前記の担持体の平滑な平坦面
に連結し、 次にこの半導体本体を薄肉にし、この処理の少なくとも
最後の部分が前記の耐研摩性材料の耐研摩層で研摩が終
了する研摩工程より成ることを特徴とする半導体装置の
製造方法。 - 【請求項２】請求項１に記載の半導体装置の製造方法に
おいて、溝が設けられた半導体本体の表面に被着された
化学−機械的研摩可能材料を平坦化する研摩処理を耐研
摩材料の前記の耐研摩層に至るまで継続することを特徴
とする半導体装置の製造方法。 - 【請求項３】請求項１〜２のいずれか１項に記載の半導
体装置の製造方法において、前記の化学−機械的研摩可
能材料を高密度化しない二酸化珪素を以って構成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】請求項１または２に記載の半導体装置の製
造方法において、前記の化学−機械的研摩可能材料を多
結晶珪素を以って構成することを特徴とする半導体装置
の製造方法。 - 【請求項５】請求項４に記載の半導体装置の製造方法に
おいて、多結晶珪素を以って構成した前記の化学−機械
的研摩可能層と前記の耐研摩層との間に高密度二酸化珪
素の層を設けることを特徴とする半導体装置の製造方
法。 - 【請求項６】請求項１〜５のいずれか１項に記載の半導
体装置の製造方法において、 薄肉にした前記の半導体層に集積回路構造を設け、これ
により表面がエンボス部分を呈しており、 この表面上に電気絶縁層を堆積し、 この電気絶縁層を、前記の半導体構造上に厚さの薄い電
気絶縁層が存在するようになるまで平坦化し、 このアセンブリを担持体を構成する第１レジスタとし、
この上に請求項１に記載の方法で研摩した化学−機械的
研摩可能材料の層を有する他の半導体本体を設け、 この他の半導体本体の薄肉半導体層に集積回路構造を設
けた後この薄肉半導体層を以って第２レジスタを構成
し、 他の類似の処理工程を行って集積回路の三次元積重ね体
を形成することを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8700033A NL8700033A (nl) | 1987-01-09 | 1987-01-09 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator. |
| NL8700033 | 1987-01-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS647548A JPS647548A (en) | 1989-01-11 |
| JP2847671B2 true JP2847671B2 (ja) | 1999-01-20 |
Family
ID=19849387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001390A Expired - Fee Related JP2847671B2 (ja) | 1987-01-09 | 1988-01-08 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4971925A (ja) |
| EP (1) | EP0274801B1 (ja) |
| JP (1) | JP2847671B2 (ja) |
| KR (1) | KR970000648B1 (ja) |
| DE (1) | DE3780795T2 (ja) |
| NL (1) | NL8700033A (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800953A (nl) * | 1988-04-13 | 1989-11-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderlichaam. |
| JPH02146732A (ja) * | 1988-07-28 | 1990-06-05 | Fujitsu Ltd | 研摩液及び研摩方法 |
| EP0363100A3 (en) * | 1988-10-02 | 1990-05-23 | Canon Kabushiki Kaisha | Selective polishing method |
| JP2577090B2 (ja) * | 1989-08-07 | 1997-01-29 | キヤノン株式会社 | 結晶半導体膜の形成方法 |
| JP2541884B2 (ja) * | 1991-08-31 | 1996-10-09 | 信越半導体株式会社 | 誘電体分離基板の製造方法 |
| JP2833305B2 (ja) * | 1991-12-05 | 1998-12-09 | 富士通株式会社 | 半導体基板の製造方法 |
| US5234846A (en) * | 1992-04-30 | 1993-08-10 | International Business Machines Corporation | Method of making bipolar transistor with reduced topography |
| US5334281A (en) * | 1992-04-30 | 1994-08-02 | International Business Machines Corporation | Method of forming thin silicon mesas having uniform thickness |
| US5258318A (en) * | 1992-05-15 | 1993-11-02 | International Business Machines Corporation | Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon |
| US5302842A (en) * | 1992-07-20 | 1994-04-12 | Bell Communications Research, Inc. | Field-effect transistor formed over gate electrode |
| US5262346A (en) * | 1992-12-16 | 1993-11-16 | International Business Machines Corporation | Nitride polish stop for forming SOI wafers |
| US5318663A (en) * | 1992-12-23 | 1994-06-07 | International Business Machines Corporation | Method for thinning SOI films having improved thickness uniformity |
| WO2004077537A1 (ja) * | 1993-01-18 | 2004-09-10 | Shinsuke Sakai | 半導体基板の製造方法 |
| US5376580A (en) * | 1993-03-19 | 1994-12-27 | Hewlett-Packard Company | Wafer bonding of light emitting diode layers |
| JP3301170B2 (ja) * | 1993-08-09 | 2002-07-15 | ソニー株式会社 | 半導体装置の製法 |
| JP3033655B2 (ja) * | 1993-09-28 | 2000-04-17 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| US5358887A (en) * | 1993-11-26 | 1994-10-25 | United Microelectronics Corporation | Ulsi mask ROM structure and method of manufacture |
| US5449638A (en) * | 1994-06-06 | 1995-09-12 | United Microelectronics Corporation | Process on thickness control for silicon-on-insulator technology |
| US5496764A (en) * | 1994-07-05 | 1996-03-05 | Motorola, Inc. | Process for forming a semiconductor region adjacent to an insulating layer |
| US6484585B1 (en) | 1995-02-28 | 2002-11-26 | Rosemount Inc. | Pressure sensor for a pressure transmitter |
| US5637802A (en) * | 1995-02-28 | 1997-06-10 | Rosemount Inc. | Capacitive pressure sensor for a pressure transmitted where electric field emanates substantially from back sides of plates |
| US5583072A (en) * | 1995-06-30 | 1996-12-10 | Siemens Components, Inc. | Method of manufacturing a monolithic linear optocoupler |
| US5708264A (en) * | 1995-11-07 | 1998-01-13 | Eastman Kodak Company | Planar color filter array for CCDs from dyed and mordant layers |
| US5677202A (en) * | 1995-11-20 | 1997-10-14 | Eastman Kodak Company | Method for making planar color filter array for image sensors with embedded color filter arrays |
| US6984571B1 (en) | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6500694B1 (en) * | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6561038B2 (en) | 2000-01-06 | 2003-05-13 | Rosemount Inc. | Sensor with fluid isolation barrier |
| US6520020B1 (en) | 2000-01-06 | 2003-02-18 | Rosemount Inc. | Method and apparatus for a direct bonded isolated pressure sensor |
| WO2001050106A1 (en) | 2000-01-06 | 2001-07-12 | Rosemount Inc. | Grain growth of electrical interconnection for microelectromechanical systems (mems) |
| US6505516B1 (en) | 2000-01-06 | 2003-01-14 | Rosemount Inc. | Capacitive pressure sensing with moving dielectric |
| US6508129B1 (en) | 2000-01-06 | 2003-01-21 | Rosemount Inc. | Pressure sensor capsule with improved isolation |
| US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3508980A (en) * | 1967-07-26 | 1970-04-28 | Motorola Inc | Method of fabricating an integrated circuit structure with dielectric isolation |
| US3689357A (en) * | 1970-12-10 | 1972-09-05 | Gen Motors Corp | Glass-polysilicon dielectric isolation |
| US3938176A (en) * | 1973-09-24 | 1976-02-10 | Texas Instruments Incorporated | Process for fabricating dielectrically isolated semiconductor components of an integrated circuit |
| JPS5539902B2 (ja) * | 1973-12-29 | 1980-10-14 | ||
| JPS5099684A (ja) * | 1973-12-29 | 1975-08-07 | ||
| US3911562A (en) * | 1974-01-14 | 1975-10-14 | Signetics Corp | Method of chemical polishing of planar silicon structures having filled grooves therein |
| JPS57128942A (en) * | 1981-02-02 | 1982-08-10 | Jido Keisoku Gijutsu Kenkiyuukumiai | Manufacture of insulation isolating substrate |
| US4501060A (en) * | 1983-01-24 | 1985-02-26 | At&T Bell Laboratories | Dielectrically isolated semiconductor devices |
| JPS59188138A (ja) * | 1983-04-08 | 1984-10-25 | Nec Corp | 半導体装置の製造方法 |
| JPS6039835A (ja) * | 1983-08-12 | 1985-03-01 | Hitachi Ltd | 基板表面の平坦化方法 |
| NL8501773A (nl) * | 1985-06-20 | 1987-01-16 | Philips Nv | Werkwijze voor het vervaardigen van halfgeleiderinrichtingen. |
| JPH0783050B2 (ja) * | 1985-06-21 | 1995-09-06 | 株式会社東芝 | 半導体素子の製造方法 |
| US4671851A (en) * | 1985-10-28 | 1987-06-09 | International Business Machines Corporation | Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique |
| JPS6356936A (ja) * | 1986-08-27 | 1988-03-11 | Nec Corp | 半導体装置の製造方法 |
| US4735679A (en) * | 1987-03-30 | 1988-04-05 | International Business Machines Corporation | Method of improving silicon-on-insulator uniformity |
| US4851078A (en) * | 1987-06-29 | 1989-07-25 | Harris Corporation | Dielectric isolation process using double wafer bonding |
| US4794092A (en) * | 1987-11-18 | 1988-12-27 | Grumman Aerospace Corporation | Single wafer moated process |
| US4784970A (en) * | 1987-11-18 | 1988-11-15 | Grumman Aerospace Corporation | Process for making a double wafer moated signal processor |
-
1987
- 1987-01-09 NL NL8700033A patent/NL8700033A/nl not_active Application Discontinuation
- 1987-12-29 EP EP87202644A patent/EP0274801B1/en not_active Expired - Lifetime
- 1987-12-29 DE DE8787202644T patent/DE3780795T2/de not_active Expired - Fee Related
-
1988
- 1988-01-06 KR KR1019880000032A patent/KR970000648B1/ko not_active IP Right Cessation
- 1988-01-08 JP JP63001390A patent/JP2847671B2/ja not_active Expired - Fee Related
- 1988-01-11 US US07/142,763 patent/US4971925A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0274801A2 (en) | 1988-07-20 |
| JPS647548A (en) | 1989-01-11 |
| KR880009430A (ko) | 1988-09-15 |
| KR970000648B1 (ko) | 1997-01-16 |
| EP0274801B1 (en) | 1992-07-29 |
| US4971925A (en) | 1990-11-20 |
| NL8700033A (nl) | 1988-08-01 |
| DE3780795D1 (de) | 1992-09-03 |
| DE3780795T2 (de) | 1993-03-04 |
| EP0274801A3 (en) | 1988-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2847671B2 (ja) | 半導体装置の製造方法 | |
| US5405802A (en) | Process of fabricating a semiconductor substrate | |
| US5071792A (en) | Process for forming extremely thin integrated circuit dice | |
| TWI503951B (zh) | 用於射頻或功率應用的電子裝置及其製造方法 | |
| KR100855083B1 (ko) | 타겟 기판에 결합된 박막을 구비하는 적층 구조의 제조 방법 | |
| US5346848A (en) | Method of bonding silicon and III-V semiconductor materials | |
| JP4035066B2 (ja) | 半導体装置の製造方法 | |
| US5168078A (en) | Method of making high density semiconductor structure | |
| US6261928B1 (en) | Producing microstructures or nanostructures on a support | |
| JP2018509002A (ja) | 半導体オン・インシュレータ構造の製造において使用するための熱的に安定した電荷トラップ層 | |
| KR19990029308A (ko) | 라인에서 불량으로 판별된 웨이퍼를 새 것처럼 사용할 수 있도록 복원하기 위한 공정 | |
| JPH113936A (ja) | 半導体装置の製造方法 | |
| JPH10189474A (ja) | お互いに接触している１つの構造体を構成する少なくとも２つの構成材料をイオン注入により分離するためのプロセス | |
| JP2008526009A (ja) | 回路を接地面に移動する方法 | |
| US5081061A (en) | Manufacturing ultra-thin dielectrically isolated wafers | |
| US5677230A (en) | Method of making wide bandgap semiconductor devices | |
| US6001696A (en) | Trench isolation methods including plasma chemical vapor deposition and lift off | |
| JPH1116998A (ja) | ボイドを有するトレンチ素子分離膜形成方法 | |
| JPH11176924A (ja) | 半導体装置のトレンチ素子分離方法 | |
| JPH0845882A (ja) | 半導体装置の製造方法 | |
| JP2950029B2 (ja) | 半導体装置の製造方法 | |
| JP2678218B2 (ja) | 貼りあわせ基体とその製造方法 | |
| CN115938926B (zh) | 半导体结构的制备方法及半导体结构 | |
| KR100511900B1 (ko) | 에스오아이 기판의 제조방법 | |
| JPS6224641A (ja) | 埋込誘電体層を有する半導体基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |