JPS59188138A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59188138A JPS59188138A JP6171483A JP6171483A JPS59188138A JP S59188138 A JPS59188138 A JP S59188138A JP 6171483 A JP6171483 A JP 6171483A JP 6171483 A JP6171483 A JP 6171483A JP S59188138 A JPS59188138 A JP S59188138A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- forming
- epitaxial layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は誘電体分離を用いて、高耐圧、高集積化を目指
したサイリスク、トライアックなどの半導体装置の製造
方法に関する。
したサイリスク、トライアックなどの半導体装置の製造
方法に関する。
従来、この種の素子の製造方法として、多結晶シリコン
を支持基板としたものが発表されている。
を支持基板としたものが発表されている。
（ＫＵＳＡＫＡ、 Ｔ ｐ、３Ｑ ＮＥＣＲ＆ Ｄ ｍ
５７ 、 Ａｐｒ口。
５７ 、 Ａｐｒ口。
１９８０ 、公開特許公報 特許出願公開昭５２−１−
２４８７８）。
２４８７８）。
次に従来の製造方法の一例を第１図に示す。
第１図（ａ） 、 （ｂ） 、 （Ｃ） 、 （ｄ）
、 （ｅ）は高耐圧誘電体分離サイリスクの従来の製造
方法を説明するだめの図で、主要な工程における該基板
の概略断面を順次示した図である。
、 （ｅ）は高耐圧誘電体分離サイリスクの従来の製造
方法を説明するだめの図で、主要な工程における該基板
の概略断面を順次示した図である。
まず、第１図（ａ）に示した単結晶シリコン基板１に選
択エツチングを行なって、溝を形成し、表面を熱酸化す
ることにより、二酸化シリコン層２を形成する。かかる
図を第１図（ｂ）に示す。
択エツチングを行なって、溝を形成し、表面を熱酸化す
ることにより、二酸化シリコン層２を形成する。かかる
図を第１図（ｂ）に示す。
次に多結晶シリコン３を厚く堆積して溝を埋める。かか
る図を第１図（Ｃ）に示す。
る図を第１図（Ｃ）に示す。
次にその多結晶シリコン堆積層３を支持基板として、単
結晶シリコン基板１を研摩して、単結晶シリコンアイラ
ンドを形成する。かかる図を第１１ンＩ（ｄ）ζこ示す
。
結晶シリコン基板１を研摩して、単結晶シリコンアイラ
ンドを形成する。かかる図を第１１ンＩ（ｄ）ζこ示す
。
次に単結晶アイランドに素子を形成する。かかる図を０
′！１図（ｅ）をこ示す。
′！１図（ｅ）をこ示す。
この従来の方法はまず第１に支持基板として用いている
多結晶シリコンを数百μｍ堆積するのに時間と費用がか
かりすぎること、第２に多結晶シリコン堆積層を支持基
板として、単結晶シリコン基板を研摩する際に、多結晶
シリコン層が均一の厚さになっていないことや多結晶成
長時に成長面と反対面にも多結晶シリコンが成長する等
の理由で、？Ｆ結晶シリコン基板を均一に研摩すること
ができない等の欠点を有する。
多結晶シリコンを数百μｍ堆積するのに時間と費用がか
かりすぎること、第２に多結晶シリコン堆積層を支持基
板として、単結晶シリコン基板を研摩する際に、多結晶
シリコン層が均一の厚さになっていないことや多結晶成
長時に成長面と反対面にも多結晶シリコンが成長する等
の理由で、？Ｆ結晶シリコン基板を均一に研摩すること
ができない等の欠点を有する。
本発明はこれらの欠点を除去するものであり、半導体基
板の上にエピタキシャル層を形成し、該エピタキシャル
層に素子を形成した後素子形成層のみを絶縁性の接着剤
を介して、支持基板ζこ固定することにより、高耐圧、
高集積化が可能なザイリスタなどの半導体装置を提供す
るものである。
板の上にエピタキシャル層を形成し、該エピタキシャル
層に素子を形成した後素子形成層のみを絶縁性の接着剤
を介して、支持基板ζこ固定することにより、高耐圧、
高集積化が可能なザイリスタなどの半導体装置を提供す
るものである。
本発明によれば、高濃度不純物を有する半導体基板の一
表面に半導体単結晶エピタキシャル層を形成し、前記エ
ピタキシャル層の一表面から分離溝を形成し、前記分離
溝を含む前記エピタキシャル層の上面を絶縁膜で被膜し
た後、多結晶シリコンなどの材料を成長し、この多結晶
シリコンを含み、前記エピタキシャル層の表面を平担に
した後、絶縁膜で被１模し、前記エピタキシャル層に所
望の素子を形成し、前記半導体基板のエピタキシャル層
を有していない面から、前記分離溝まで、この半導体基
板を除去し、前記半導体基板を絶縁性の接着剤を介して
、支持基板に固着することにより、誘電体で分離された
半導体装１僚が得られることを特徴とする半導体装置の
製造方法を得ることができる。
表面に半導体単結晶エピタキシャル層を形成し、前記エ
ピタキシャル層の一表面から分離溝を形成し、前記分離
溝を含む前記エピタキシャル層の上面を絶縁膜で被膜し
た後、多結晶シリコンなどの材料を成長し、この多結晶
シリコンを含み、前記エピタキシャル層の表面を平担に
した後、絶縁膜で被１模し、前記エピタキシャル層に所
望の素子を形成し、前記半導体基板のエピタキシャル層
を有していない面から、前記分離溝まで、この半導体基
板を除去し、前記半導体基板を絶縁性の接着剤を介して
、支持基板に固着することにより、誘電体で分離された
半導体装１僚が得られることを特徴とする半導体装置の
製造方法を得ることができる。
また、従来の方法では誘電体で分離した半導体片結晶を
作ってから素子を形成するのに対し、本発明の方法は素
子を形成してからその素子を誘電体分離することを特徴
としている。
作ってから素子を形成するのに対し、本発明の方法は素
子を形成してからその素子を誘電体分離することを特徴
としている。
従って、本発明の方法を用いると、従来の方法における
ように多結晶シリコンを厚く堆積する８妥がないため、
製造に要する時間と費用が少なくてすむ結果、製造コス
トを小さくできる利点があることと、素子を形成した後
、支持基板に転写することにより誘電体で分離された半
導体装置を得ることができるため、素子形成に際しては
、通常の製造装置が使用できる利点がある。
ように多結晶シリコンを厚く堆積する８妥がないため、
製造に要する時間と費用が少なくてすむ結果、製造コス
トを小さくできる利点があることと、素子を形成した後
、支持基板に転写することにより誘電体で分離された半
導体装置を得ることができるため、素子形成に際しては
、通常の製造装置が使用できる利点がある。
次に、図面に基づき本発明の半導体装置の製造方法の一
実施例について説明する。
実施例について説明する。
第２図〜第９図はその一実施例を説明するための製造工
程図である。
程図である。
まず、第２図に示すごとく、Ｎ−Ｆの半導体基板１００
の一方の表面に所望の厚みおよび比抵抗を有するＮエピ
タキシャル層１０１を成長さぜる。次にこのＮエピタキ
シャル層の上面に二酸化シリコンｌ、（、ｌ！：の酸化
１１へ１０２を形成し、この酸化膜１０２を写−〆１３
食刻法により分離領域となる部分の上記酸化膜１（皮を
除去し、残りの部分の酸化膜を一７スクとして、第：３
図に示すごとく、半導体基板１００内に入る深さの分離
溝１０３を形成する。
の一方の表面に所望の厚みおよび比抵抗を有するＮエピ
タキシャル層１０１を成長さぜる。次にこのＮエピタキ
シャル層の上面に二酸化シリコンｌ、（、ｌ！：の酸化
１１へ１０２を形成し、この酸化膜１０２を写−〆１３
食刻法により分離領域となる部分の上記酸化膜１（皮を
除去し、残りの部分の酸化膜を一７スクとして、第：３
図に示すごとく、半導体基板１００内に入る深さの分離
溝１０３を形成する。
この分離溝１０３はドライエ、チンクまたは異方性エツ
チング（水酸化カリウム溶液また１エエチレンジアミン
ビロカテコール等）を用いて、形成する。
チング（水酸化カリウム溶液また１エエチレンジアミン
ビロカテコール等）を用いて、形成する。
次に、」二記マスクとして用いた酸化膜１０２を除去し
て、再度二酸化シリコンによる酸化膜１０２ ａを分離
溝１０３の一ヒ聞および各分離溝１０３間のＮエピタキ
シャル層１０１θ、ｓ Ｊ二面に形成する。かがる図を
第４図に示す。
て、再度二酸化シリコンによる酸化膜１０２ ａを分離
溝１０３の一ヒ聞および各分離溝１０３間のＮエピタキ
シャル層１０１θ、ｓ Ｊ二面に形成する。かがる図を
第４図に示す。
次に、多結晶シリコンを気相成長法により、分離溝１０
３の深さ以上の厚みに成長させて、分離溝１０３を埋め
、多結晶シリコン層１０４を形成する。
３の深さ以上の厚みに成長させて、分離溝１０３を埋め
、多結晶シリコン層１０４を形成する。
かかる図を第５図に示す。
次に、第６図に示すごとく、多結晶シリコン層１０４を
ドライエツチンクまたはポリシンクなどの方法を用いて
、Ｎエピタキシャル）Ｈ１０１，０） 表面上の多結晶
シリコンを除去し、表面を平１（（にして、分離溝１０
３に埋めこまれた多結晶シリコン層１０４の表面を含め
、基板前７？＋＋を酸化膜１０２＋）でおおい、多結晶
シリコンを埋めこんた分離溝１０３の間に表面が酸化膜
１０２ｂでおおわれ平担なヘエビタキシャルの素子面形
成できる。
ドライエツチンクまたはポリシンクなどの方法を用いて
、Ｎエピタキシャル）Ｈ１０１，０） 表面上の多結晶
シリコンを除去し、表面を平１（（にして、分離溝１０
３に埋めこまれた多結晶シリコン層１０４の表面を含め
、基板前７？＋＋を酸化膜１０２＋）でおおい、多結晶
シリコンを埋めこんた分離溝１０３の間に表面が酸化膜
１０２ｂでおおわれ平担なヘエビタキシャルの素子面形
成できる。
次に、素子形成工程に入り、素子形成面の拡散・６（１
域の酸化膜を写真食刻法により除去し、所望の拡散深さ
のＰ１蕾１０５．１０６を拡散し、さらに、２層１０５
にＮ−１層層１０７を形成し、次いで、２層１０５上に
）１−ト電４ｉｉ （）を形成する古ともに、２層１０
６にアノード電極Ａを形成し、さらにＮ＋層１０７上を
こカソード電極Ｃを形成し、さらに０ＣＤ（商品名）な
どの保護膜１０８で素子形成表向をおおう。かかる図を
じ４７図に示す。
域の酸化膜を写真食刻法により除去し、所望の拡散深さ
のＰ１蕾１０５．１０６を拡散し、さらに、２層１０５
にＮ−１層層１０７を形成し、次いで、２層１０５上に
）１−ト電４ｉｉ （）を形成する古ともに、２層１０
６にアノード電極Ａを形成し、さらにＮ＋層１０７上を
こカソード電極Ｃを形成し、さらに０ＣＤ（商品名）な
どの保護膜１０８で素子形成表向をおおう。かかる図を
じ４７図に示す。
次に、第８図に示すごとく、素子が形成さイｔたｆａ］
を接着剤１０９、例えはワックスでシリコン等の利賀か
らなる（１）ｆ ｍ用支持基板１】０に接着し素子を形
成していない方の面をラッピングまたはポリシンク技術
を用いて分離溝１０２の深さまで除去する。
を接着剤１０９、例えはワックスでシリコン等の利賀か
らなる（１）ｆ ｍ用支持基板１】０に接着し素子を形
成していない方の面をラッピングまたはポリシンク技術
を用いて分離溝１０２の深さまで除去する。
次に、素子形成層を絶縁性の例えはエポキシ系の接着剤
１１１で素子支持基板１１２例えばＮ半導体基板に固定
し、０１■記支持基板１１０からはくすすることにより
、４５９図に示す構造の誘１に体分離の半導体装置を３
＋４％造することができる。
１１１で素子支持基板１１２例えばＮ半導体基板に固定
し、０１■記支持基板１１０からはくすすることにより
、４５９図に示す構造の誘１に体分離の半導体装置を３
＋４％造することができる。
なお、第３図に示した分離溝形成の際に、分離溝１０３
の間に第１０図に示すととくＮ半導体基板に入り、分離
溝１０３より浅く分離溝１．０３３を形成し、さらに高
耐圧用のサイリスクとして第１１図に示した構造の半導
体装置も製造することができる。また、実施例において
、素子支持基板１１２に素子形成層を接着する場合にエ
ポキシ系の接着剤を用いたが他の絶縁性を示す接合用材
料表して、ポリイミド系樹脂およびガラスを用いてもよ
い。
の間に第１０図に示すととくＮ半導体基板に入り、分離
溝１０３より浅く分離溝１．０３３を形成し、さらに高
耐圧用のサイリスクとして第１１図に示した構造の半導
体装置も製造することができる。また、実施例において
、素子支持基板１１２に素子形成層を接着する場合にエ
ポキシ系の接着剤を用いたが他の絶縁性を示す接合用材
料表して、ポリイミド系樹脂およびガラスを用いてもよ
い。
このように、本発明は、誘電体分離によるサイリスクな
どの半導体装置を容易に製造することができ、高耐圧、
高集積化が要求される半導体装１ハ。
どの半導体装置を容易に製造することができ、高耐圧、
高集積化が要求される半導体装１ハ。
に対して、多大な効果を発揮するものである。
第１１６（ａｔ 、 （ｂ） 、 （ｃ） 、 （ｄ）
、 （ｅ）は従来の製造方法による半導体装置のヰｆ
造方法を説明するだめの断面図である。 図において、１はシリコン基板、２は二煎化シリコン、
３は多結晶シリコンを示す。 ｒ、 ２図〜第９図は本発明の製造方法による一＃″−
導体装置の製造方法を説明するための断面図を示し、第
１Ｏ図、第１１図は第９図に示す構造よりさらに高耐圧
を目脂した半導体装置の分離溝構造および半導体装置の
構参を示す図である。 図ζこおいて、１００は半導体基板、１０１はＮエピタ
キシャル層、１０２ 、１０２ ａ 、 １０２ ｂは
酸化膜、１０３ 、１０３ ａは分離溝、１０４は多結
晶シリコン層１０５ 、１０６は２層、１０７はＮ層、
１０９は接着剤、１１０は研摩用支持基板、Ｊｌｌは接
着剤、１１２は系子支持専１版、Ａはアノ−１−電極、
Ｃはカン−１−Ｇはケート電極を示ず。 栴 Ｚ 品 弔 Ｓ 口 ＠ 乙 口 折 ８ ｇ 第 ９ 固
、 （ｅ）は従来の製造方法による半導体装置のヰｆ
造方法を説明するだめの断面図である。 図において、１はシリコン基板、２は二煎化シリコン、
３は多結晶シリコンを示す。 ｒ、 ２図〜第９図は本発明の製造方法による一＃″−
導体装置の製造方法を説明するための断面図を示し、第
１Ｏ図、第１１図は第９図に示す構造よりさらに高耐圧
を目脂した半導体装置の分離溝構造および半導体装置の
構参を示す図である。 図ζこおいて、１００は半導体基板、１０１はＮエピタ
キシャル層、１０２ 、１０２ ａ 、 １０２ ｂは
酸化膜、１０３ 、１０３ ａは分離溝、１０４は多結
晶シリコン層１０５ 、１０６は２層、１０７はＮ層、
１０９は接着剤、１１０は研摩用支持基板、Ｊｌｌは接
着剤、１１２は系子支持専１版、Ａはアノ−１−電極、
Ｃはカン−１−Ｇはケート電極を示ず。 栴 Ｚ 品 弔 Ｓ 口 ＠ 乙 口 折 ８ ｇ 第 ９ 固
Claims (1)
- 高濃度不純物をイ１する半導体基板の一表面に半導体単
結晶エピタキシャル層を形成し、前記エピタキシャル層
の一表面から分離溝を形成し、前記分離溝を含む前記エ
ピタキシャル層の上面を絶縁膜で被膜した後、多結晶シ
リコンなどの材料を成長し、この多結晶シリコンを含み
、前記エピタキシャル層の表面を平担にした後、絶縁膜
で被膜し、Ｍ記エピタキシャル層に所望の素子を形成し
、前記半導体基板の反対の面から前記分前溝まで半導体
基板を除去し、前記半導体基板を絶縁性の接着剤を介し
て支持基板に固定することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6171483A JPS59188138A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6171483A JPS59188138A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188138A true JPS59188138A (ja) | 1984-10-25 |
Family
ID=13179166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6171483A Pending JPS59188138A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188138A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647548A (en) * | 1987-01-09 | 1989-01-11 | Philips Nv | Manufacture of semiconductor device |
| US5488012A (en) * | 1993-10-18 | 1996-01-30 | The Regents Of The University Of California | Silicon on insulator with active buried regions |
| US6501182B2 (en) * | 2000-07-05 | 2002-12-31 | Murata Manufacturing Co., Ltd. | Semiconductor device and method for making the same |
-
1983
- 1983-04-08 JP JP6171483A patent/JPS59188138A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647548A (en) * | 1987-01-09 | 1989-01-11 | Philips Nv | Manufacture of semiconductor device |
| US5488012A (en) * | 1993-10-18 | 1996-01-30 | The Regents Of The University Of California | Silicon on insulator with active buried regions |
| US6501182B2 (en) * | 2000-07-05 | 2002-12-31 | Murata Manufacturing Co., Ltd. | Semiconductor device and method for making the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3395661B2 (ja) | Ｓｏｉウエーハの製造方法 | |
| JP3416163B2 (ja) | 半導体基板及びその作製方法 | |
| JP2685819B2 (ja) | 誘電体分離半導体基板とその製造方法 | |
| JPH0312775B2 (ja) | ||
| JPS59188138A (ja) | 半導体装置の製造方法 | |
| JPH0656865B2 (ja) | 高耐圧素子用接着基板 | |
| JP2541884B2 (ja) | 誘電体分離基板の製造方法 | |
| JPH0682753B2 (ja) | 半導体装置の製造方法 | |
| JPS6354740A (ja) | 集積回路基板の製造方法 | |
| JPH0488657A (ja) | 半導体装置とその製造方法 | |
| JPS61166041A (ja) | 絶縁分離方法 | |
| JPH0555357A (ja) | 半導体装置の製造方法 | |
| JPH0719837B2 (ja) | 半導体装置の製造方法 | |
| JPH03142854A (ja) | 誘電体分離基板およびその製造方法 | |
| JPS6356936A (ja) | 半導体装置の製造方法 | |
| JPH04199632A (ja) | Ｓｏｉウエハ及びその製造方法 | |
| JPS6098672A (ja) | 半導体装置の製造方法 | |
| JPS6362252A (ja) | 誘電体絶縁分離基板の製造方法 | |
| JPH02218109A (ja) | 珪素層を絶縁層に形成する方法 | |
| JPS58223344A (ja) | 半導体装置用基板の製造方法 | |
| JP3206015B2 (ja) | 半導体装置の製造方法 | |
| JPH01181439A (ja) | 誘電体分離型半導体基板及びその製造方法 | |
| KR940000984B1 (ko) | 실리콘 다결정을 이용한 기판제조방법 | |
| JPS63107161A (ja) | 半導体素子製造方法 | |
| JPH0222839A (ja) | 誘電体分離基板の製造方法 |