JP3206015B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法，
特にＳＯＩ（Semicoductor on Insulator ）構造を構成
する半導体薄膜の製造方法に関する。
特にＳＯＩ（Semicoductor on Insulator ）構造を構成
する半導体薄膜の製造方法に関する。
【０００２】ＳＯＩ構造をもつ半導体装置は, 高速特性
及び雑音，放射線被爆特性が飛躍的に向上する可能性を
もち, その実現が強く望まれている。とくに，シリコン
ウェーハを貼り合わせて製造するＳＯＩ構造は，半導体
薄膜の品質が高く，著しい性能向上を期待できる。
及び雑音，放射線被爆特性が飛躍的に向上する可能性を
もち, その実現が強く望まれている。とくに，シリコン
ウェーハを貼り合わせて製造するＳＯＩ構造は，半導体
薄膜の品質が高く，著しい性能向上を期待できる。
【０００３】しかし，ＳＯＩ構造の特徴を利用してかか
る性能向上を実現するには，極めて薄く且つ均一な厚さ
の半導体薄膜を必要とする。このため，基体上に設けら
れたシリコンウェーハを，均一な厚さの半導体薄膜に形
成する方法が必要とされている。
る性能向上を実現するには，極めて薄く且つ均一な厚さ
の半導体薄膜を必要とする。このため，基体上に設けら
れたシリコンウェーハを，均一な厚さの半導体薄膜に形
成する方法が必要とされている。
【０００４】
【従来の技術】従来の技術を図３及び図４を参照して説
明する。図３は従来の実施例工程図であり，基体上に設
けられた半導体層を半導体薄膜に形成する工程をウェー
ハの断面図で表している。
明する。図３は従来の実施例工程図であり，基体上に設
けられた半導体層を半導体薄膜に形成する工程をウェー
ハの断面図で表している。
【０００５】従来の方法における工程では，先ず，図３
（ａ）を参照して，シリコン基板１Ａ上に絶縁層１Ｂを
介してシリコンウェーハを貼り付け半導体層２を形成す
る。次いで，図３（ｂ）を参照して，半導体層２をフォ
トエッチングして，基体１に達する溝５を絶縁分離帯ま
たはチップ分割領域に形成する。
（ａ）を参照して，シリコン基板１Ａ上に絶縁層１Ｂを
介してシリコンウェーハを貼り付け半導体層２を形成す
る。次いで，図３（ｂ）を参照して，半導体層２をフォ
トエッチングして，基体１に達する溝５を絶縁分離帯ま
たはチップ分割領域に形成する。
【０００６】次いで，図３（ｃ）を参照して，シリコン
酸化膜からなる耐研磨材料膜３’を堆積し，次いで，図
３（ｄ）を参照して，耐研磨材料膜３’をフォトエッチ
ングして溝５の底にストッパ３を形成する。
酸化膜からなる耐研磨材料膜３’を堆積し，次いで，図
３（ｄ）を参照して，耐研磨材料膜３’をフォトエッチ
ングして溝５の底にストッパ３を形成する。
【０００７】次いで，図３（ｅ）を参照して，ストッパ
３を研磨のストッパとして，半導体層２を研磨し，略ス
トッパの厚さに等しい膜厚の半導体薄膜を形成する。し
かし，上述の従来の方法では以下に述べる様に，半導体
薄膜の膜厚が不均一になるのである。
３を研磨のストッパとして，半導体層２を研磨し，略ス
トッパの厚さに等しい膜厚の半導体薄膜を形成する。し
かし，上述の従来の方法では以下に述べる様に，半導体
薄膜の膜厚が不均一になるのである。
【０００８】図４は従来技術の説明図であり，半導体薄
膜の膜厚が不均一になる過程をウェーハの断面で表して
いる。従来の方法では，図４（ａ）を参照して，シリコ
ン基板１Ａと絶縁層１Ｂからなる基体１上に貼り合わせ
たシリコンの半導体層２に，図４（ｂ）を参照して，基
体表面に達する溝５を設け，その底にストッパが形成さ
れる。
膜の膜厚が不均一になる過程をウェーハの断面で表して
いる。従来の方法では，図４（ａ）を参照して，シリコ
ン基板１Ａと絶縁層１Ｂからなる基体１上に貼り合わせ
たシリコンの半導体層２に，図４（ｂ）を参照して，基
体表面に達する溝５を設け，その底にストッパが形成さ
れる。
【０００９】研磨は，当初の半導体層２の膜厚分布及び
研磨速度の基体面内分布があるため不均一に進行し，図
４（ｃ）に示すように，半導体層２の一部がストッパの
厚さに一致しても，なおより厚い部分が残る。
研磨速度の基体面内分布があるため不均一に進行し，図
４（ｃ）に示すように，半導体層２の一部がストッパの
厚さに一致しても，なおより厚い部分が残る。
【００１０】このため，さらに研磨を続け，図４（ｄ）
を参照して，その厚い部分をストッパの厚さに一致させ
るのである。しかし，その間に，先に研磨が進行した部
分ではストッパが磨耗する，さらに半導体層の研磨はス
トッパよりも薄くなるまで進むため，半導体薄膜は当初
のストッパの厚さよりも薄くなるのである。また，半導
体薄膜の膜厚が基体面内の大部分でストッパの厚さに到
達すると，一部にストッパより厚い部分があっても研磨
は進行せず，この部分は厚いまま残るのである。
を参照して，その厚い部分をストッパの厚さに一致させ
るのである。しかし，その間に，先に研磨が進行した部
分ではストッパが磨耗する，さらに半導体層の研磨はス
トッパよりも薄くなるまで進むため，半導体薄膜は当初
のストッパの厚さよりも薄くなるのである。また，半導
体薄膜の膜厚が基体面内の大部分でストッパの厚さに到
達すると，一部にストッパより厚い部分があっても研磨
は進行せず，この部分は厚いまま残るのである。
【００１１】従って，半導体薄膜の厚さは均一にならな
いのである。
いのである。
【００１２】
【発明が解決しようとする課題】上述した様に従来の方
法では，研磨の厚さを制御するためのストッパを用いて
も，研磨速度及び当初の半導体層の厚さが面内で分布し
ているため，均一な厚さの半導体薄膜を形成することが
できないという欠点があった。
法では，研磨の厚さを制御するためのストッパを用いて
も，研磨速度及び当初の半導体層の厚さが面内で分布し
ているため，均一な厚さの半導体薄膜を形成することが
できないという欠点があった。
【００１３】本発明は，基体上に設けられた半導体層を
研磨して半導体薄膜とするＳＯＩ構造の形成において，
当初の半導体層の厚さ分布又は研磨速度の分布によら
ず，均一な厚さの半導体薄膜を形成できる半導体装置の
製造方法を提供することを目的とする。
研磨して半導体薄膜とするＳＯＩ構造の形成において，
当初の半導体層の厚さ分布又は研磨速度の分布によら
ず，均一な厚さの半導体薄膜を形成できる半導体装置の
製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】図１は本発明の原理説明
図であって，研磨により半導体薄膜を形成する工程を断
面図より表している。
図であって，研磨により半導体薄膜を形成する工程を断
面図より表している。
【００１５】図２は本発明の第一実施例工程図であっ
て，半導体薄膜を形成する工程を断面図により表してい
る。上記課題を解決するために，図１〜図２を参照し
て，本発明の第一の構成は，基体１上に設けられた半導
体層２の一部を除去し，該半導体層２を除去した部分の
該基体１上に研磨に対するストッパ３を形成した後，該
半導体層２を研磨して半導体薄膜２Ａとする半導体装置
の製造方法において，該ストッパ３を研磨速度の遅い物
質からなる第１及び第２の耐研磨層３Ａ，３Ｂにより中
間層を挟む積層構造に形成する工程と，該半導体層２を
該第１の耐研磨層をストッパとして研磨する工程と，研
磨面に露呈する該第１の耐研磨層３Ａ及び該中間層４を
除去する工程と，次いで該半導体層２を該第２の耐研磨
層３Ｂをストッパとして研磨する工程とを有することを
特徴として構成され，及び，第二の構成は，第一の構成
の半導体装置の製造方法において，該半導体層２はシリ
コンからなり，該耐研磨層３Ａ，３Ｂは窒化シリコン及
び酸化シリコンのうちの何れか１からなり，該中間層４
はポリシリコン，窒化シリコン及び酸化シリコンのうち
の該耐研磨層３Ａ，３Ｂの物質とは異なる何れか１から
なり，該耐研磨層３Ａ，３Ｂ及び該中間層４の除去はエ
ッチングで行なうことを特徴として構成される。
て，半導体薄膜を形成する工程を断面図により表してい
る。上記課題を解決するために，図１〜図２を参照し
て，本発明の第一の構成は，基体１上に設けられた半導
体層２の一部を除去し，該半導体層２を除去した部分の
該基体１上に研磨に対するストッパ３を形成した後，該
半導体層２を研磨して半導体薄膜２Ａとする半導体装置
の製造方法において，該ストッパ３を研磨速度の遅い物
質からなる第１及び第２の耐研磨層３Ａ，３Ｂにより中
間層を挟む積層構造に形成する工程と，該半導体層２を
該第１の耐研磨層をストッパとして研磨する工程と，研
磨面に露呈する該第１の耐研磨層３Ａ及び該中間層４を
除去する工程と，次いで該半導体層２を該第２の耐研磨
層３Ｂをストッパとして研磨する工程とを有することを
特徴として構成され，及び，第二の構成は，第一の構成
の半導体装置の製造方法において，該半導体層２はシリ
コンからなり，該耐研磨層３Ａ，３Ｂは窒化シリコン及
び酸化シリコンのうちの何れか１からなり，該中間層４
はポリシリコン，窒化シリコン及び酸化シリコンのうち
の該耐研磨層３Ａ，３Ｂの物質とは異なる何れか１から
なり，該耐研磨層３Ａ，３Ｂ及び該中間層４の除去はエ
ッチングで行なうことを特徴として構成される。
【００１６】
【作用】本発明の構成の作用を，図１を参照して説明す
る。本発明では先ず従来法と同様に，図１（ａ）及び
（ｂ）を参照して，基体１上に形成した半導体層２をフ
ォトエッチングして，基体１に達する溝５を形成した
後，溝５の底にストッパ３を形成する。
る。本発明では先ず従来法と同様に，図１（ａ）及び
（ｂ）を参照して，基体１上に形成した半導体層２をフ
ォトエッチングして，基体１に達する溝５を形成した
後，溝５の底にストッパ３を形成する。
【００１７】本発明の第一及び第二の構成では，図１
（ｂ）を参照して，ストッパは中間層を挟む少なくとも
２層の耐研磨層３Ａ，３Ｂからなっている。従って，図
１（ｃ）を参照して，研磨が最上層の耐研磨層３Ｂまで
進行した時点では，半導体層２の厚さ分布は，従来方法
と同様，当初の半導体層の厚さ分布及び研磨速度分布に
起因して生じる。
（ｂ）を参照して，ストッパは中間層を挟む少なくとも
２層の耐研磨層３Ａ，３Ｂからなっている。従って，図
１（ｃ）を参照して，研磨が最上層の耐研磨層３Ｂまで
進行した時点では，半導体層２の厚さ分布は，従来方法
と同様，当初の半導体層の厚さ分布及び研磨速度分布に
起因して生じる。
【００１８】即ち，かかる研磨後の半導体層２の厚さ分
布は，従来方法と同じ大きさであり，通常は当初の厚さ
分布の１／１０程度である。その後，図１（ｄ）を参照
して，最上層の耐研磨層３Ｂ及び中間層４を例えばエッ
チングにより除去した後，図１（ｅ）を参照して，残さ
れた耐研磨層３Ａをストッパーとして再び研磨するので
ある。
布は，従来方法と同じ大きさであり，通常は当初の厚さ
分布の１／１０程度である。その後，図１（ｄ）を参照
して，最上層の耐研磨層３Ｂ及び中間層４を例えばエッ
チングにより除去した後，図１（ｅ）を参照して，残さ
れた耐研磨層３Ａをストッパーとして再び研磨するので
ある。
【００１９】この研磨では，研磨開始時に既に半導体層
の厚さ分布は例えば当初の１／１０程度に小さくなって
いるから，研磨終了時には半導体層の厚さ分布に起因す
る半導体薄膜の膜厚分布は例えば当初の１／１００程度
に減少するのである。
の厚さ分布は例えば当初の１／１０程度に小さくなって
いるから，研磨終了時には半導体層の厚さ分布に起因す
る半導体薄膜の膜厚分布は例えば当初の１／１００程度
に減少するのである。
【００２０】また，研磨速度の違いによる研磨量の面内
分布はストッパの減厚に伴う研磨について生ずるものに
限られるから，研磨速度分布に起因する半導体薄膜の厚
さ分布は略ストッパの減厚量と当初の半導体層厚との比
で従来よりも改善されるのである。
分布はストッパの減厚に伴う研磨について生ずるものに
限られるから，研磨速度分布に起因する半導体薄膜の厚
さ分布は略ストッパの減厚量と当初の半導体層厚との比
で従来よりも改善されるのである。
【００２１】この様に，半導体層の厚さ分布は修正さ
れ，また研磨速度の違いも緩和されるから，精密かつ均
一な膜厚の半導体薄膜を形成することができる。本構成
において，中間層４を研磨容易な物質で構成することに
より，エッチングすることなく，半導体層と同時に研磨
することもできる。また，耐研磨層の除去を条件を変更
した研磨により行うこともできる。かかる構成により，
本発明を広範な用途に適用することが容易になる。
れ，また研磨速度の違いも緩和されるから，精密かつ均
一な膜厚の半導体薄膜を形成することができる。本構成
において，中間層４を研磨容易な物質で構成することに
より，エッチングすることなく，半導体層と同時に研磨
することもできる。また，耐研磨層の除去を条件を変更
した研磨により行うこともできる。かかる構成により，
本発明を広範な用途に適用することが容易になる。
【００２２】さらに，耐研磨層を３層以上とすることに
より，膜厚分布をより改善できるのは当然である。
より，膜厚分布をより改善できるのは当然である。
【００２３】
【実施例】本発明を実施例に沿って詳細に説明する。本
発明の第一実施例は，図２（ａ）を参照して，シリコン
基板１Ａ上に熱酸化膜からなる絶縁層１Ｂを介してシリ
コンウェーハを貼り付け，シリコンウェーハを研削，研
磨して厚さ略２μｍの半導体層２を形成する。
発明の第一実施例は，図２（ａ）を参照して，シリコン
基板１Ａ上に熱酸化膜からなる絶縁層１Ｂを介してシリ
コンウェーハを貼り付け，シリコンウェーハを研削，研
磨して厚さ略２μｍの半導体層２を形成する。
【００２４】次いで，図２（ｂ）を参照して，半導体層
２をフォトエッチングして基体１に達する溝５を絶縁分
離帯またはチップ分割領域に形成する。次いで，図２
（ｃ）を参照して，基体上全面に，耐研磨材料膜３Ａ’
として厚さ０．１μｍのシリコン酸化膜を，中間層材料
膜４’として厚さ０．２μｍのシリコン窒化膜を，耐研
磨材料膜３Ｂ’として厚さ０．２μｍのシリコン酸化膜
をＣＶＤ法により順次堆積する。
２をフォトエッチングして基体１に達する溝５を絶縁分
離帯またはチップ分割領域に形成する。次いで，図２
（ｃ）を参照して，基体上全面に，耐研磨材料膜３Ａ’
として厚さ０．１μｍのシリコン酸化膜を，中間層材料
膜４’として厚さ０．２μｍのシリコン窒化膜を，耐研
磨材料膜３Ｂ’として厚さ０．２μｍのシリコン酸化膜
をＣＶＤ法により順次堆積する。
【００２５】次いで，図２（ｄ）を参照して，フォトエ
ッチングにより溝の底の上記材料膜３Ａ’，４’，３
Ｂ’を残して除去し，溝５の底にストッパ３を形成す
る。次いで，図２（ｅ）を参照して，コロイダルシリカ
を混入したアミンの水溶液を研磨剤とし，ポリウレタン
パッドを用いて半導体層２を研磨する。研磨終了時は，
ストッパ３の作用により研磨速度が減少するときを基礎
に判断する。
ッチングにより溝の底の上記材料膜３Ａ’，４’，３
Ｂ’を残して除去し，溝５の底にストッパ３を形成す
る。次いで，図２（ｅ）を参照して，コロイダルシリカ
を混入したアミンの水溶液を研磨剤とし，ポリウレタン
パッドを用いて半導体層２を研磨する。研磨終了時は，
ストッパ３の作用により研磨速度が減少するときを基礎
に判断する。
【００２６】次いで，図２（ｆ）を参照して，弗酸系の
ウエットエッチングにより最上層の耐研磨層３Ｂを除去
し，続けて，燐酸系のウエットエッチングにより中間層
４を除去して，最下層の耐研磨層３からなるストッパ３
を形成する。
ウエットエッチングにより最上層の耐研磨層３Ｂを除去
し，続けて，燐酸系のウエットエッチングにより中間層
４を除去して，最下層の耐研磨層３からなるストッパ３
を形成する。
【００２７】次いで，図２（ｇ）を参照して，再び研磨
を続行して最下層の耐研磨層３と略同じ厚さの半導体薄
膜２Ａを形成する。本実施例の半導体薄膜２Ａの膜厚は
０．１μｍ，膜厚分布は±０．００５μｍであった。こ
れは，従来の方法と比較して，膜厚分布は１／１０に改
善されている。
を続行して最下層の耐研磨層３と略同じ厚さの半導体薄
膜２Ａを形成する。本実施例の半導体薄膜２Ａの膜厚は
０．１μｍ，膜厚分布は±０．００５μｍであった。こ
れは，従来の方法と比較して，膜厚分布は１／１０に改
善されている。
【００２８】
【発明の効果】本発明によれば，当初の半導体層の膜厚
の分布及び研磨速度の分布があっても，２段以上の研磨
を経る過程で修正され，均一な膜厚となるという効果を
奏するから，基体上に均一な膜厚の半導体薄膜を容易に
形成できる半導体装置の製造方法を提供することがで
き，半導体装置の性能向上に寄与するところが大きい。
の分布及び研磨速度の分布があっても，２段以上の研磨
を経る過程で修正され，均一な膜厚となるという効果を
奏するから，基体上に均一な膜厚の半導体薄膜を容易に
形成できる半導体装置の製造方法を提供することがで
き，半導体装置の性能向上に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の第一実施例工程図
【図３】 従来の実施例工程図
【図４】 従来技術の説明図
１ 基体 １Ａ 基板 １Ｂ 絶縁層 ２ 半導体層 ２Ａ 半導体薄膜 ３ ストッパ ３Ａ，３Ｂ 耐研磨層 ３’，３Ａ’，３Ｂ’ 耐研磨材料膜 ４ 中間層 ４’ 中間層材料膜 ５ 溝
フロントページの続き (56)参考文献 特開 平２−309636（ＪＰ，Ａ) 特開 平２−267950（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/304 622
Claims (2)
- 【請求項１】 基体上に設けられた半導体層の一部を除
去し，該半導体層を除去した部分の該基体上に研磨に対
するストッパを形成した後，該半導体層を研磨して半導
体薄膜とする半導体装置の製造方法において， 該ストッパを研磨速度の遅い物質からなる第１及び第２
の耐研磨層により中間層を挟む積層構造に形成する工程
と， 該半導体層を該第１の耐研磨層をストッパとして研磨す
る工程と，研 磨面に露呈する該第１の耐研磨層及び該中間層を除去
する工程と， 次 いで該半導体層を該第２の耐研磨層をストッパとして
研磨する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて， 該半導体層はシリコンからなり， 該耐研磨層は窒化シリコン及び酸化シリコンのうちの何
れか１からなり， 該中間層はポリシリコン，窒化シリコン及び酸化シリコ
ンのうちの該耐研磨層の物質とは異なる何れか１からな
り， 該耐研磨層及び該中間層の除去はエッチングで行なうこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11276391A JP3206015B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11276391A JP3206015B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04340719A JPH04340719A (ja) | 1992-11-27 |
| JP3206015B2 true JP3206015B2 (ja) | 2001-09-04 |
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ID=14594914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11276391A Expired - Fee Related JP3206015B2 (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3206015B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116175298A (zh) * | 2023-05-04 | 2023-05-30 | 粤芯半导体技术股份有限公司 | 半导体深接触孔结构研磨方法 |
-
1991
- 1991-05-17 JP JP11276391A patent/JP3206015B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04340719A (ja) | 1992-11-27 |
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|---|---|---|---|
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