KR960019378A - 전계 방출 전자 총 및 그 제조 방법 - Google Patents

전계 방출 전자 총 및 그 제조 방법 Download PDF

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KR960019378A
KR960019378A KR1019950041622A KR19950041622A KR960019378A KR 960019378 A KR960019378 A KR 960019378A KR 1019950041622 A KR1019950041622 A KR 1019950041622A KR 19950041622 A KR19950041622 A KR 19950041622A KR 960019378 A KR960019378 A KR 960019378A
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히사시 다께무라
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가네꼬 히사시
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Abstract

본 발명은 전계 방출 전자 총의 에미터 구조물을 제공한다. 에미터 구조물은 전기 도전성이고 상부가 뾰족한 에미터를 포함한다. 에미터가 전자들을 방출할 때 상기 에미터의 상부가 모든 다른 부분 중에서 최고 열 에너지를 갖도록 상기 에미터의 상부는 모든 다른 부분 중에서 최고 저항을 갖는다.

Description

전계 방출 전자 총 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 제1실시예의 개선된 에미터 구조물을 갖는 신규한 전계 방출 전자 총을 도시한 부분 횡단면 정면도,
제4A도 내지 제4D도는 본 발명에 따른 제1실시예의 제조 방법에 포함된 순차적인 공정들의 신규한 전계 방출 전자 총들을 도시한 부분 횡단면 정면도,
제5도는 본 발명에 따른 제2실시예의 개선된 에미터 구조물을 갖는 신규한 전계 방출 전자 총을 도시한 부분 횡단면 정면도,
제6도는 본 발명에 따른 제3실시예의 개선된 에미터 구조물을 갖는 신규한 전계 방출 전자 총을 도시한 부분 횡단면 정면도,
제7도는 산소 함유 폴리실리콘 및 산소없는 폴리실리콘 각각의 저항률 대 인농도를 도시한 도면,
제8도는 본 발명에 따른 제4실시예의 개선된 에미터 구조물을 갖는 신규한 전계 방출 전자 총을 도시한 부분 횡단면 정면도.

Claims (66)

  1. 전기 도전성이고 상부가 뾰족한 에미터를 포함하고, 상기 에미터가 전자들을 방출할 때 상기 에미터의 상부가 모든 다른 부분 중에서 최고 열 에너지를 갖도록 상기 에미터의 상부가 모든 다른 부분 중에서 최고 저항을 갖는 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  2. 제1항에 있어서, 상기 에미터는 상기 에미터의 상부 방향으로 단순히 증가되는 저항을 갖는 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  3. 제2항에 있어서, 상기 에미터는 상기 에미터의 상부 방향으로 단순히 감소되는 단면적(section area)을 갖는 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  4. 제3항에 있어서, 상기 에미터는 원뿔형인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  5. 제3항에 있어서, 상기 에미터는 피라미드형인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  6. 제1항에 있어서, 상기 에미터는 단일 도전성 물질로 이루어지는 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  7. 제6항에 있어서, 상기 단일 도전성 물질은 산소를 포함하고 불순물로 도프되는 폴리실리콘인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  8. 제1항에 있어서, 상기 에미터는 제1저항률을 갖는 제1물질로 이루어진 베이스; 및 상기 베이스에 제공된 헤드를 포함하는데, 상기 에미터가 전자들을 방출할 때 상기 헤드가 상기 베이스의 열 에너지 보다 높은 열에너지를 갖도록 상기 헤드는 상기 제1저항률 보다 높은 제2저항률을 갖는 제2물질로 이루어지는 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  9. 제7항에 있어서, 상기 제1물질은 불순물로 도프되는 실리콘이고, 상기 제2물질은 산소를 포함하고 불순물로 도프되는 폴리실리콘인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  10. 제1항에 있어서, 상기 에미터의 상부는 상기 제2저항률 보다 낮은 제3저항률을 갖는 제3물질로 코팅되는 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  11. 제10항에 있어서, 상기 제3물질은 실리사이드인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  12. 제11항에 있어서, 상기 실리사이드는 백금인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  13. 제11항에 있어서, 상기 실리사이드는 티타늄 실리사이드인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  14. 제11항에 있어서, 상기 실리사이드는 텅스텐 실리사이드인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  15. 제11항에 있어서, 상기 실리사이드는 몰리브덴 실리사이드인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  16. 제10항에 있어서, 상기 제3물질은 금속인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  17. 제16항에 있어서, 상기 금속은 티타늄인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  18. 제16항에 있어서, 상기 금속은 텅스텐인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  19. 제16항에 있어서, 상기 금속은 몰리브덴인 것을 특징으로 하는 전계 방출 전자 총의 에미터 구조물.
  20. 반도체 기판; 상기 반도체 기판 상에 선택적으로 제공된, 전기 도전성이고 상부가 뾰족한 에미터; 상기 에미터 주위의 선정된 영역에서, 상기 반도체 기판 상에 선택적으로 제공되는 게이트 절연 물질; 및 상기 에미터로부터 멀리 이격된, 상기 에미터의 상부를 둘러싸기 위해 상기 절연 물질 상에 제공되는 게이트 전극을 포함하고, 상기 에미터가 전자들을 방출할 때 상기 에미터의 상부가 다른 모든 부분 중에서 최고 열 에너지를 갖도록 상기 에미터의 상부는 모든 다른 부분 중에서 최고 저항을 갖는 것을 특징으로 하는 전계 방출 전자 총.
  21. 제20항에 있어서, 상기 에미터는 상기 에미터의 상부 방향으로 단순히 증가되는 저항을 갖는 것을 특징으로 하는 전계 방출 전자 총.
  22. 제21항에 있어서, 상기 에미터는 상기 에미터의 상부 방향으로 단순히 감소되는 단면적을 갖는 것을 특징으로 하는 전계 방출 전자 총.
  23. 제22항에 있어서, 상기 에미터는 원뿔형인 것을 특징으로 하는 전계 방출 전자 총.
  24. 제22항에 있어서, 상기 에미터는 피라미드형인 것을 특징으로 하는 전계 방출 전자 총.
  25. 제20항에 있어서, 상기 에미터는 단일 도전성 물질로 이루어진 것을 특징으로 하는 전계 방출 전자 총.
  26. 제25항에 있어서, 상기 단일 도전성 물질은 산소를 포함하고 불순물로 도프되는 폴리실리콘인 것을 특징으로 하는 전계 방출 전자 총.
  27. 제20항에 있어서, 상기 에미터는 제1저항률을 갖는 제1물질로 이루어진 베이스; 및 상기 베이스 상에 배치된 헤드를 포함하는데, 상기 에미터가 전자들을 방출할 때 상기 헤드가 상기 베이스의 열 에너지 보다 높은 열 에너지를 갖도록 상기 헤드는 상기 제1저항률 보다 높은 제2저항률을 갖는 제2물질로 이루어지는 것을 특징으로 하는 전계 방출 전자 총.
  28. 제27항에 있어서, 상기 제1물질은 불순물로 도프되는 실리콘이고, 상기 제2물질은 산소를 포함하고 불순물로 도프되는 폴리실리콘인 것을 특징으로 하는 전계 방출 전자 총.
  29. 제20항에 있어서, 상기 에미터의 상부는 상기 제2저항률 보다 낮은 제3저항률을 갖는 제3물질로 코팅되는 것을 특징으로 하는 전계 방출 전자 총.
  30. 제29항에 있어서, 상기 제3물질은 실리사이드인 것을 특징으로 하는 전계 방출 전자 총.
  31. 제30항에 있어서, 상기 실리사이드는 백금인 것을 특징으로 하는 전계 방출 전자 총.
  32. 제30항에 있어서, 상기 실리사이드는 티타늄 실리사이드인 것을 특징으로 하는 전계 방출 전자 총.
  33. 제30항에 있어서, 상기 실리사이드는 텅스텐 실리사이드인 것을 특징으로 하는 전계 방출 전자 총.
  34. 제30항에 있어서, 상기 실리사이드는 몰리브덴 실리사이드인 것을 특징으로 하는 전계 방출 전자 총.
  35. 제29항에 있어서, 상기 제3물질은 금속인 것을 특징으로 하는 전계 방출 전자 총.
  36. 제35항에 있어서, 상기 금속은 티타늄인 것을 특징으로 하는 전계 방출 전자 총.
  37. 제35항에 있어서, 상기 금속은 텅스텐인 것을 특징으로 하는 전계 방출 전자 총.
  38. 제35항에 있어서, 상기 금속은 몰리브덴인 것을 특징으로 하는 전계 방출 전자 총.
  39. 제20항에 있어서, 상기 게이트 전극은 금속으로 이루어진 것을 특징으로 하는 전계 방출 전자 총.
  40. 제39항에 있어서, 상기 금속은 몰리브덴인 것을 특징으로 하는 전계 방출 전자 총.
  41. 제39항에 있어서, 상기 금속은 티타늄인 것을 특징으로 하는 전계 방출 전자 총.
  42. 제39항에 있어서, 상기 금속은 텅스텐인 것을 특징으로 하는 전계 방출 전자 총.
  43. 제20항에 있어서, 상기 반도체 기판은 불순물로 도프되는 실리콘을 포함하는 것을 특징으로 하는 전계 방출 전자 총.
  44. 제43항에 있어서, 상기 게이트 절연 물질은 산화 실리콘을 포함하는 것을 특징으로 하는 전계 방출 전자 총.
  45. 반도체 기판; 전기 도전성이고 상기 반도체 기판 상에 선택적으로 제공되는 에미터를 포함하는데, 상기 에미터는 상기 에미터의 상부가 뾰족하도록 상기 에미터의 상부 방향으로 단순히 감소되는 단면적을 갖고 있고, 산소를 포함하는 폴리실리콘으로 이루어진 베이스 및 상기 베이스 상에 배치되고 불순물로 도프되는 폴리실리콘으로 이루어진 헤드를 포함하고; 상기 에미터 주위의 선정된 영역에서, 상기 반도체 기판상에 선택적으로 제공되는 게이트 절연 물질; 및 상기 에미터의 상부를 둘러싸기 위해 상기 절연 물질 상에 제공되고, 상기 에미터로부터 멀리 이격된 게이트 전극을 포함하는 것을 특징으로 하는 전계 방출 전자 총.
  46. 제45항에 있어서, 상기 에미터는 원뿔형인 것을 특징으로 하는 전계 방출 전자 총.
  47. 제45항에 있어서, 상기 에미터는 피라미드형인 것을 특징으로 하는 전계 방출 전자 총.
  48. 제45항에 있어서, 상기 에미터의 상부는 실리사이드로 코팅되는 것을 특징으로 하는 전계 방출 전자 총.
  49. 제48항에 있어서, 상기 실리사이드는 백금 실리사이드인 것을 특징으로 하는 전계 방출 전자 총.
  50. 제48항에 있어서, 상기 실리사이드는 티타늄 실리사이드인 것을 특징으로 하는 전계 방출 전자 총.
  51. 제48항에 있어서, 상기 실리사이드는 텅스텐 실리사이드인 것을 특징으로 하는 전계 방출 전자 총.
  52. 제48항에 있어서, 상기 실리사이드는 몰리브덴 실리사이드인 것을 특징으로 하는 전계 방출 전자 총.
  53. 제45항에 있어서, 상기 에미터의 상부는 금속으로 코팅되는 것을 특징으로 하는 전계 방출 전자 총.
  54. 제53항에 있어서, 상기 금속은 티타늄인 것을 특징으로 하는 전계 방출 전자 총.
  55. 제53항에 있어서, 상기 금속은 텅스텐인 것을 특징으로 하는 전계 방출 전자 총.
  56. 제53항에 있어서, 상기 금속은 몰리브데인 것을 특징으로 하는 전계 방출 전자 총.
  57. 제45항에 있어서, 상기 게이트 전극은 금속으로 이루어진 것을 특징으로 하는 전계 방출 전자 총.
  58. 제57항에 있어서, 상기 금속은 몰리브데인 것을 특징으로 하는 전계 방출 전자 총.
  59. 제57항에 있어서, 상기 금속은 티타늄인 것을 특징으로 하는 전계 방출 전자 총.
  60. 제57항에 있어서, 상기 금속은 텅스텐인 것을 특징으로 하는 전계 방출 전자 총.
  61. 제45항에 있어서, 상기 반도체 기판은 불순물로 도프되는 실리콘을 포함하는 것을 특징으로 하는 전계 방출 전자 총.
  62. 제61항에 있어서, 상기 게이트 절연 물질은 산화 실리콘을 포함하는 것을 특징으로 하는 전계 방출 전자 총.
  63. 전계 방출 전자 총의 에미터를 형성하는 방법에 있어서, 불순물로 도프되는 산소-함유 폴리실리콘 막을 실리콘 기판의 상부 표면 상에 성장시키기 위해 N2O 가스를 사용하는 CVD(chemical vapor deposition) 방법을 수행하는 단계; 상기 산소-함유 폴리실리콘 막의 선정된 영역에 질화 실리콘 막을 선택적으로 형성하는 단계; 상기 산소-함유 폴리실리콘 막을 등방성 에칭함으로써, 상기 산소-함유 폴리실리콘 막이 상기 질화 실리콘 막 하부에서 절단된 원뿔형 산소-함유 폴리실리콘으로 변형되는 단계를 포함하는데, 상기 절단된 원뿔형 산소-함유 폴리실리콘의 측면의 경사가 상기 질화 실리콘 막 방향으로 매우 급하게 되도록 상기 절단된 원뿔형 산소-함유 폴리실리콘의 단면적이 상기 질화 실리콘 막 방향으로 단순히 감소되고; 상기 절단된 원뿔형 산소-함유 폴리실리콘의 측면 및 상기 실리콘 기판의 상부 표면을, 상기 측면 및 상기 상부 표면 상에 산화 실리콘 막을 형성하도록, 열산화(thermal oxidation)함으로써, 상기 절단된 원뿔형 산소-함유 폴리실리콘은 에미터 헤드로 작용하는 뾰족한 원뿔형 산소-함유 폴리실리콘, 및 에미터 베이스로 작용하는 상기 뾰족한 원뿔형 산소-함유 폴리실리콘 하부에 절단된 원뿔형 실리콘으로 변형되는 단계를 포함하는 것을 특징으로 하는 전계 방출 전자 총의 에미터 형성 방법.
  64. 전계 방출 전자 총의 에미터를 형성하는 방법에 있어서, 실리콘 기판의 상부 표면 상에 불순물로 도프되는 폴리실리콘 막을 형성하는 단계; 산소-함유 폴리실리콘 막이 형성되도록 상기 폴리실리콘 막에 산소 원자들을 주입하는 이온-주입(ion-implantation)을 수행하는 단계; 상기 산소-함유 폴리실리콘 막의 선정된 영역 상에 질화 실리콘 막을 선택적으로 형성하는 단계; 상기 산소-함유 폴리실리콘 막을 등방성 에칭함으로써, 상기 산소-함유 폴리실리콘 막이 상기 질화 실리콘 막 하부에서 절단된 원뿔형 산소-함유 폴리실리콘으로 변형되는 단계를 포함하는데, 상기 절단된 원뿔형 산소-함유 폴리실리콘의 측면의 경사가 상기 질화 실리콘 막 방향으로 매우 급하게 되도록 상기 절단된 원뿔형 산소-함유 폴리실리콘의 단면적이 상기 질화 실리콘 막 방향으로 단순히 감소되고; 상기 절단된 원뿔형 산소-함유 폴리실리콘의 측면 및 상기 실리콘 기판의 상부 표면을, 상기 측면 및 상기 상부 표면 상에 산화 실리콘 막을 형성하도록, 열 산화함으로써, 상기 절단된 원뿔형 산소-함유 폴리실리콘은 에미터 헤드로 작용하는 뾰족한 원뿔형 산소-함유 폴리실리콘, 및 에미터 베이스로 작용하는 상기 뾰족한 원뿔형 산소-함유 폴리실리콘 하부에 절단된 원뿔형 실리콘으로 변형되는 단계를 포함하는 것을 특징으로 하는 전계 방출 전자 총의 에미터 형성 방법.
  65. 전계 방출 전자 총의 에미터를 형성하는 방법에 있어서, 불순물로 도프되는 산소-함유 폴리실리콘 막을 실리콘 기판의 상부 표면 상에 성장시키기 위해 N2O 가스를 사용하는 CVD 방법을 수행하는 단계; 상기 산소-함유 폴리실리콘 막의 선정된 영역에 질화 실리콘 막을 선택적으로 형성하는 단계; 상기 산소-함유 폴리실리콘 막을 등방성 에칭함으로써, 상기 산소-함유 폴리실리콘 막이 상기 질화 실리콘 막 하부에서 절단된 원뿔형 산소-함유 폴리실리콘으로 변형되는 단계를 포함하는데, 상기 절단된 원뿔형 산소-함유 폴리실리콘의 측면의 경사가 상기 질화 실리콘 막 방향으로 매우 급하게 되도록 상기 절단된 원뿔형 산소-함유 폴리실리콘의 단면적이 상기 질화 실리콘 막 방향으로 단순히 감소되고; 상기 절단된 원뿔형 산소-함유 폴리실리콘의 측면 및 상기 실리콘 기판의 상부 표면을, 상기 측면 및 상기 상부 표면 상에 산화 실리콘 막을 형성하도록, 열산화함으로써, 상기 절단된 원뿔형 산소-함유 폴리실리콘은 에미터 헤드로 작용하는 뾰족한 원뿔형 산소-함유 폴리실리콘, 및 에미터 베이스로 작용하는 상기 뾰족한 원뿔형 산소-함유 폴리실리콘 하부에 절단된 원뿔형 실리콘으로 변형되는 단계; 상기 에미터의 상부만이 나타나도록 상기 에미터의 상부의 주변에 상기 산화실리콘 막을 부분적으로 제거 하는 단계; 적어도 상기 에미터의 상부에 금속 막을 피착하는 단계; 적어도 상기 에미터의 상부를 열 처리함으로써, 상기 에미터의 상부에 실리사이드 막을 형성하는 단계; 및 상기 에미터 전극 주위에 상기 산화 실리콘 막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 전계 방출 전자 총의 에미터 형성 방법.
  66. 전계 방출 전자 총의 에미터를 형성하는 방법에 있어서, 실리콘 기판의 상부 표면 상에 불순물로 도프되는 폴리실리콘 막을 형성하는 단계; 산소-함유 폴리실리콘 막이 형성되도록 상기 폴리실리콘 막에 산소 원자들을 주입하는 이온-주입을 수행하는 단계; 상기 산소-함유 폴리실리콘 막의 선정된 영역 상에 질화 실리콘 막을 선택적으로 형성하는 단계; 상기 산소-함유 폴리실리콘 막을 등방성 에칭함으로써, 상기 산소-함유 폴리실리콘 막이 상기 질화 실리콘 막 하부에서 절단된 원뿔형 산소-함유 폴리실리콘으로 변형되는 단계를 포함하는데, 상기 절단된 원뿔형 산소-함유 폴리실리콘의 측면의 경사가 상기 질화 실리콘 막 방향으로 매우 급하게 되도록 상기 절단된 원뿔형 산소-함유 폴리실리콘의 단면적이 상기 질화 실리콘 막 방향으로 단순히 감소되고; 상기 절단된 원뿔형 산소-함유 폴리실리콘의 측면 및 상기 실리콘 기판의 상부 표면을, 상기 측면 및 상기 상부 표면 상에 산화 실리콘 막을 형성하도록, 열 산화함으로써, 상기 절단된 원뿔형 산소-함유 폴리실리콘은 에미터 헤드로 작용하는 뾰족한 원뿔형 산소-함유 폴리실리콘, 및 에미터 베이스로 작용하는 상기 뾰족한 원뿔형 산소-함유 폴리실리콘 하부에 절단된 원뿔형 실리콘으로 변형되는 단계; 상기 에미터의 상부만이 나타나도록 상기 에미터의 상부의 주변에 상기 산화실리콘 막을 부분적으로 제거하는 단계; 적어도 상기 에미터의 상부에 금속 막을 피착하는 단계; 적어도 상기 에미터의 상부를 열 처리함으로써, 상기 에미터의 상부에 실리사이드 막을 형성하는 단계; 및 상기 에미터 전극 주위에 상기 산화 실리콘 막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 전계 방출 전자 총의 에미터 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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