KR20010091420A - 금속실리사이드가 코팅된 실리콘 팁의 제조방법 - Google Patents

금속실리사이드가 코팅된 실리콘 팁의 제조방법 Download PDF

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안병태
한병욱
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Abstract

본 발명은 차세대 평판 디스플레이(Flat Panel Display)로 각광을 받고 있는 전계방출디스플레이용(Field Emission Display, FED) 전자 소스인 전계 방출 팁 (Field Emission Tip)의 제작방법에 관한 것으로 보다 상세하게는 FED에서 사용되는 여러 전자 방출 팁 재료 중 금속 실리사이드가 코팅된 실리콘 팁의 제조방법에 관한 것이다.
본 발명은 열처리에 의해 실리콘 넥(Si neck) 부분과 금속계면에 금속 실리사이드를 생성하고 팁 샤프닝(tip sharpening)을 위한 열산화(oxidation) 공정을 수행하는 단계와, 금속 실리사이드는 실리콘 계면 방향으로 이동하고 실리사이드 표면과 실리사이드를 형성하지 않은 실리콘 넥(neck) 부분에 열산화막을 형성하는 단계와, 산화 공정 후 게이트 산화막(gate insulator)과 게이트 물질을 순차적으로 증착한 후 리프트 오프(lift-off) 공정으로 금속-산화막 샤도우 마스크를 제거하면 금속 실리사이드가 실리콘 팁의 아펙스 부분에만 형성된 트라이오드(Triode) 형태의 팁 어레이를 형성하는 것을 목적으로 한다.

Description

금속실리사이드가 코팅된 실리콘 팁의 제조방법{Fabrication Method of gated metal-silicide coated Si tip}
본 발명은 차세대 평판 디스플레이(Flat Panel Display)로 각광을 받고 있는 전계방출디스플레이용(Field Emission Display, FED) 전자 소스인 전계 방출 팁 (Field Emission Tip)의 제작방법에 관한 것으로 보다 상세하게는 FED에서 사용되는 여러 전자 방출 팁 재료 중 금속 실리사이드가 코팅된 실리콘 팁의 제조방법에 관한 것이다.
종래의 코팅된 팁 제조 방법은 Etch back 공정을 이용하여 것으로서 이 (Sanjo Lee)등은 실리콘 팁(Si tip)을 제조한 후 코팅 물질을 팁 전면에 증착하고게이트 절연막, 게이트 메탈을 순차적으로 증착한 후, 포토레지스트(Photo-resist)를 스핀 코팅(Spin coating)법으로 최종적으로 증착한다(J.Vac.Sci.Technol.B 15(2), March/Apri 1997 p.458). 포토레지스트(Photo-resist)를 베이킹(baking) 한 후 포토레지스트를 에싱(ashing)하면 돌출된 팁 선단 부분은 상대적으로 포토레지스트 두께가 작기 때문에 이 부분만 포토레지스트가 제거되고 아래층 게이트 메탈이 노출된다. 노출된 게이트 메탈을 건식 식각 하고 연차적으로 노출된 게이트 절연막을 제거하여 트라이오드(triode) 형태의 코팅된 팁을 형성하는 방법이다. 이러한 Etch back 공정에 의하면 게이트와 팁간의 거리가 포토레지스트를 에싱 하는 양에 의해 결정되어지는데 에싱 공정은 자체적으로 재현성 확보에 문제가 있으며, 다층박막의 연속적인 증착으로 전체 공정 단계가 복잡해지며 각각의 공정에 대한 제어가 필수적이다.
이 (Sanjo Lee)등은 SiO2를 마스크(mask)로 하여 실리콘(Si)을 건식 식각고 산화(oxidation)한 후 게이트 절연막, 게이트 메탈을 증착하고 추가적으로 파팅 레이어(Parting layer)를 증착하는 한편 코팅 물질을 전면에 증착 후 파팅 레이어를 제거하여 게이트 위에 증착된 코팅 물질을 제거하였다 (J.Vac.Sci.Technol.B 15(2), March/Apri 1997 p.425). Triode 형태의 코팅된 팁을 형성할 수 있으나 코팅물질이 팁 전면은 물론 게이트 옆면에 그대로 잔존하게 되므로 코팅물질의 저항이 높은 경우에만 사용이 가능한 공정이 된다. 금속 실리사이드 같이 저항이 작은 코팅 물질의 경우에는 팁과 게이트간의 누설 경로를 만들어 게이트 전류를 증가시키는 원인으로 작용할 단점을 가지게 된다.
본 발명은 금속층과 산화막을 샤도우 마스크로 하여 실리콘을 에칭한 후 금속과 실리콘 팁간의 고온 반응을 이용하여 금속 실리사이드가 코팅된 트라이오드(triode) 형태의 팁을 형성하는 것을 목적으로 한다. 보다 상세하게는 열처리에 의해 실리콘 넥(Si neck) 부분과 금속계면에 금속 실리사이드를 생성하고 팁 샤프닝(tip sharpening)을 위한 열산화(oxidation) 공정을 수행하는 단계와, 금속 실리사이드는 실리콘 계면 방향으로 이동하고 실리사이드 표면과 실리사이드를 형성하지 않은 실리콘 넥(neck) 부분에 산화막이 형성하는 단계와, 산화 공정 후 게이트 산화막(gate insulator)과 게이트 물질을 순차적으로 증착한 후 리프트 오프(lift-off) 공정으로 금속-산화막 샤도우 마스크를 제거하면 금속 실리사이드가 실리콘 팁의 아펙스 부분에만 형성된 트라이오드 형태의 팁 어레이를 형성하는 것을 목적으로 한다.
도 1은 본 발명의 금속실리사이드가 코팅된 실리콘 팁의 제조공정도로서
(a)는 실리콘 기판 위에 금속층과 산화막을 증착한 상태도
(b)는 반도체 노광 공정을 이용하여 포토레지스트(photoresist) 미세 패턴을 제작하고 이를 이용하여 금속층과 산화막 패턴을 형성한 상태도
(c)는 금속층과 산화막을 샤도우 마스크(Shadow mask)로 하여 실리콘 기판의 일부분을 식각한 상태도
(d)는 상기 (c)상태에서 열처리를 하여 실리콘 기판과 금속 접합면의 반응으로 금속 실리사이드가 형성된 상태도
(e)는 상기 (d)상태로부터 산소 분위기에서 열산화(oxidation) 공정을 실시하여 산화공정에 의해 금속 실리사이드가 실리콘 계면으로 이동하고 금속 실리사이드 표면과 실리콘 표면에 열산화막이 생성된 상태도
(f)는 샤도우 마스크를 이용하여 셀프 얼라인 방식으로 게이트 절연막(gate insulator)과 게이트(gate metal)를 증착한 상태도
(g)는 상기 (f)상태에서 HF로 실리콘 팁과 금속실리사이드 표면에 형성된 산화막을 에칭하여 리프트-오프(lift-off) 방법에 의해 샤도우 마스크가 제거된 상태도
<도면의 주요부분에 대한 부호의 설명>
1: 실리콘 기판 2: 금속막
3: 산화막 5: 실리콘 넥
6: 금속실리사이드 7: 실리콘 산화막
7: 금속실리사이드 표면에 형성된 실리콘 산화막
8: 게이트 절연막 9: 게이트
본 발명의 금속실리사이드가 코팅된 실리콘 팁 제조방법은 실리콘 기판(1)위에 금속막(2)과 산화막(3)을 증착하는 단계(도 1a 참조)와;
반도체 노광공정을 이용한 포토레지스트(Photoresist) 미세패턴으로 금속막(2)과 산화막(3) 패턴을 증착하는 단계(도 1b 참조)와;
금속막(2)과 산화막(3)을 샤도우 마스크(Shadow mask)로 하여 실리콘 기판(1)을 목(neck) 모양으로 식각하여 실리콘 넥(Silicon neck)(5)을 형성하는 단계(도 1c 참조)와;
실리콘 넥(5) 첨두부분인 실리콘 팁(Silicon tip)과 금속막(2)을 열처리로 반응시켜 실리콘 팁에 금속실리사이드(6)를 코팅하는 단계(도 1d 참조)와;
산소분위기에서 산화(Oxidation)공정을 수행하여 실리콘 팁에 코팅된 금속실리사이드(6)를 실리콘 기판(1) 계면으로 이동시키고 금속실리사이드(6) 표면에 실리콘 산화막(7')과 실리콘 기판(1) 표면에 실리콘 산화막(7)을 형성하는 단계(도 1e 참조)와;
금속막(2)과 산화막(3)으로 이루어진 샤도우 마스크를 이용하여 셀프얼라인드(Self-aligned) 방식으로 실리콘 산화막(7) 및 산화막(3) 상부에 게이트 절연막(gate insulator)(8)과 게이트(Gate)(9)를 증착하는 단계(도 1f 참조)와;
HF로 금속실리사이드(6) 표면에 형성된 실리콘 산화막(7')과 실리콘 기판 표면의 실리콘 산화막(7)을 에칭하여 리프트-오프(lift-off) 방식으로 금속막(2)과 산화막(3)으로 이루어진 샤도우 마스크를 제거하는 단계(도 1g 참조)로 이루어지며 각 단계에 대한 상세한 설명은 다음과 같다.
실리콘 기판(1)위에 금속막(2)과 산화막(3)을 증착하는 단계에서 금속막(2)은 코발트(Co), 니켈(Ni), 크롬(Cr) 또는 팔라듐(Pd) 금속을 스퍼터링(sputtering)법, 전자빔 증착법(e-beam evaporation) 또는 금속 유기 화학증착법 (MOCVD : Metal Organic Chemical Vapor Deposition)과 같은 진공증착법을 이용하여20∼30nm의 두께로 증착한다. 일예로 코발트를 스퍼터링 법으로 증착시 기판온도는 150∼250℃, 증착압력은 1∼10mTorr로 하거나 MOCVD법으로 증착시 기판온도는 300∼400℃, 증착압력은 200∼400mTorr으로 증착할 수 있다. 또한 니켈을 스퍼터링법으로 증착시 기판온도는 상온, 증착압력은 1∼10mTorr로 증착할 수 있다.
한편 산화막(3) 증착시 사용하는 가스는 SiH4와 O2를 사용하며 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 기판온도는 금속막(2)과 실리콘 기판(1) 사이에 실리사이드 반응이 형성되지 않은 250∼300℃, 증착압력은 150∼200mTorr, 3000Å의 두께로 증착하며 증착시 가스흐름속도는 SiH450∼70 sccm, O250∼70 sccm으로 유지한다.
반도체 노광공정을 이용한 포토레지스트(Photoresist) 미세패턴으로 금속막(2)과 산화막(3) 패턴을 증착하는 단계에서 포토레지스트 미세패턴 형성 공정은 포토레지스트 스핀 코팅(Photoresist spin coating), 소프트 베이킹(Soft baking, 80℃ 3분), 자체 제작한 크롬 마스크를 이용한 자외선(UV) 노광, 디벨러핑(Developing), 하드 베이킹(Hard Baking, 120℃ 3분)으로 이루어지며 이러한 포토레지스트 미세패턴을 이용하여 산화막(3)은 BHF(Buffered Hydrofluoric acid) 에천트(Etchant)로 산화막(3)을 에칭하여 산화막 패턴을 형성하고, 금속막(2)은 증착에 사용한 금속고유의 에천트를 사용하여 에칭하여 금속막 패턴을 형성한다. 예를 들면 코발트는 염산(HCl)과 과산화수소(H2O2)를 3:1로 혼합한 것을에천트로 사용하며, 니켈은 카르복시산(CH3COOH):질산(HNO3):인산(H3PO4):황산(H2SO4) =50:30:10:10으로 혼합한 것을 에천트로 사용한다.
금속막(2)과 산화막(3)을 샤도우 마스크(Shadow mask)로 하여 실리콘 기판(1)을 목(neck) 모양으로 식각하여 실리콘 넥(Silicon neck)(5)을 형성하는 단계에서 실리콘 넥(5)은 건조 식각(Dry etching) 방법으로 상온에서 SF6가스 20∼25 sccm, 에칭압력은 5∼10mTorr로 형성한다.
실리콘 넥(5) 첨두부분인 실리콘 팁(Silicon tip)과 금속막(2)을 열처리로 반응시켜 실리콘 팁에 금속실리사이드(6)를 코팅하는 단계에서 금속실리사이드(6)의 코팅은 금속막(2)으로 사용하는 금속과 실리콘간에 실리사이드를 형성할 수 있는 온도에 맞춰서 실시해야 하는데 코발트 금속막 또는 크롬 금속막은 700∼800℃ 온도의 질소분위기에서 1∼10분 동안 실시하며, 니켈 금속막은 750∼850℃ 온도의 질소분위기에서 1∼10분 동안, 팔라듐 금속막은 800∼850℃ 온도의 질소분위기에서 1∼10분 동안 실시한다.
산소분위기에서 산화(Oxidation)공정을 수행하여 실리콘 팁에 코팅된 금속실리사이드(6)를 실리콘 기판(1) 계면으로 이동시키고 금속실리사이드(6) 표면에 실리콘 산화막(7')과 실리콘 기판(1) 표면에 실리콘 산화막(7)을 형성하는 단계에서 금속실리사이드 표면의 실리콘 산화막(7') 및 실리콘 기판의 실리콘 산화막(7)은 900∼950℃ 온도의 산소분위기에서 3∼5시간 실시하여 형성한다.
금속막(2)과 산화막(3)으로 이루어진 샤도우 마스크를 이용하여 셀프얼라인드(Self-aligned) 방식으로 실리콘 산화막(7) 및 산화막(3) 상부에 게이트 절연막(gate insulator)(8)과 게이트(Gate)(9)를 증착하는 단계에서 게이트 절연막(8)의 형성은 PECVD 또는 스퍼터링법으로 SiO2두께를 약 8000Å으로 증착하는데 PECVD를 이용하여 증착하는 경우 기판온도는 250∼350℃, 증착압력은 150∼200mTorr, 가스흐름속도는 SiH450∼70 sccm, O250∼70 sccm으로 유지한다. 한편 게이트(9)의 형성은 스퍼터링법으로 몰리브덴(Mo) 또는 누비듐(Nb)으로 2000Å의 두께로 증착하는데 몰리브덴을 사용하는 경우 상온에서 3-5mTorr의 압력으로 증착한다.
HF로 금속실리사이드(6) 표면에 형성된 실리콘 산화막(7')과 실리콘 기판표면의 실리콘 산화막(7)을 에칭하여 금속막(2)과 산화막(3)으로 이루어진 샤도우 마스크를 리프트-오프(lift-off) 방식으로 제거함으로써 본 발명의 금속실리사이드가 코팅된 실리콘 팁의 제조방법 공정이 끝나게 된다.
종래의 금속실리사이드가 실리콘 팁에 코팅된 트라이오드(triode) 형태의 어레이(array)를 형성하기 위해서는 다단계의 etch-back 공정이나 parting layer 증착 공정 등이 필요하여 제조 공정이 복잡하였으나, 본 발명은 금속실리사이드가 코팅된 트라이오드 형태의 실리콘 팁을 제조함에 있어서, 금속막과 산화막을 샤도우 마스크로 이용하여 셀프 얼라인 방식으로 팁을 제조하기 때문에 마스크의 추가 없이 공정이 간단하며 공정의 재현성도 향상된다. 추가되는 마스크 제작이 필요 없어 제조 공정 단가를 낮출 수 있고 코팅 물질에 의한 게이트와 팁간의 단락 현상을 제거하여 게이트 전류가 증가하는 현상을 방지할 수 있는 효과가 있다.
본 발명은 실리콘 팁의 일함수가 크고 쉽게 산화가 일어나는 특성을 낮은 저항, 높은 열적 안정성, 화학적 안정성, 현 실리콘 공정과의 적용 등이 용이하여 VLSI 배선 공정에 활발히 연구되고 있는 금속 실리사이드로 코팅을 하여 실리콘 팁 성능을 향상시키는 동시에 실리콘 팁 제조공정이 간단하고 제어하기가 쉽기 때문에 트라이오드 형태의 금속 실리사이드 코팅 팁 제조의 재현성을 확보하는데 크게 기여할 수 있다.

Claims (13)

  1. 실리콘 기판(1)위에 금속막(2)과 산화막(3)을 증착하는 단계와;
    반도체 노광공정을 이용한 포토레지스트(Photoresist) 미세패턴으로 금속막(2)과 산화막(3) 패턴을 증착하는 단계와;
    금속막(2)과 산화막(3)을 샤도우 마스크(Shadow mask)로 하여 실리콘 기판(1)을 목(neck) 모양으로 식각하여 실리콘 넥(Silicon neck)(5)을 형성하는 단계와;
    실리콘 넥(5) 첨두부분인 실리콘 팁(Silicon tip)과 금속막(2)을 열처리로 반응시켜 실리콘 팁에 금속실리사이드(6)를 코팅하는 단계와;
    산소분위기에서 산화(Oxidation)공정을 수행하여 실리콘 팁에 코팅된 금속실리사이드(6)를 실리콘 기판(1) 계면으로 이동시키고 금속실리사이드(6) 표면에 실리콘 산화막(7')과 실리콘 기판(1) 표면에 실리콘 산화막(7)을 형성하는 단계와;
    금속막(2)과 산화막(3)으로 이루어진 샤도우 마스크를 이용하여 셀프얼라인드(Self-aligned) 방식으로 실리콘 산화막(7) 및 산화막(3) 상부에 게이트 절연막(gate insulator)(8)과 게이트(Gate)(9)를 증착하는 단계와;
    HF로 금속실리사이드(6) 표면에 형성된 실리콘 산화막(7') 및 실리콘 기판 표면의 산화막(7)을 에칭하여 리프트-오프(lift-off) 방식으로 금속막(2)과 산화막(3)으로 이루어진 샤도우 마스크를 제거하는 단계로 이루어짐을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
  2. 제 1항에 있어서, 금속막의 증착박법은 스퍼터링(sputtering)법, 전자빔 증착법(e-beam evaporation) 또는 금속 유기 화학증착법(MOCVD : Metal Organic Chemical Vapor Deposition)인 것을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
  3. 제 1항에 있어서, 금속막 증착시 사용하는 금속은 코발트, 니켈, 크롬 또는 팔라듐인 것을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
  4. 제 1항에 있어서, 금속막 증착시 금속막의 두께는 20∼30nm 인 것을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
  5. 제 1항에 있어서, 산화막(3)은 기판온도 250∼300℃, 증착압력 150∼200mTorr, 두께 3000Å로 증착하는 것을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
  6. 제 1항 또는 제 3항에 있어서, 금속막(2)을 열처리로 반응시켜 실리콘 팁에 금속실리사이드(6)를 코팅시 코발트 금속 또는 크롬 금속으로 이루어진 금속막은 700∼800℃, 질소분위기에서 1∼10분 동안 열처리하는 것을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
  7. 제 1항 또는 제 3에 있어서, 금속막(2)을 열처리로 반응시켜 실리콘 팁에 금속실리사이드(6)를 코팅시 니켈 금속으로 이루어진 금속막은 750∼850℃의 온도의 질소분위기에서 1∼10분 동안 열처리하는 것을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
  8. 제 1항 또는 제 3항에 있어서, 금속막(2)을 열처리로 반응시켜 실리콘 팁에 금속실리사이드(6)를 코팅시 팔라듐 금속으로 이루어진 금속막은 800∼850℃의 온도의 질소분위기에서 1∼10분 동안 열처리하는 것을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
  9. 제 1항에 있어서, 금속실리사이드 표면의 실리콘 산화막(7')과 실리콘 기판 표면의 실리콘 산화막(7)은 900∼950℃ 온도의 산소분위기에서 3∼5시간 동안 형성하는 것을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
  10. 제 1항에 있어서, 게이트 절연막(8)은 기판온도 250∼350℃, 증착압력 150∼200mTorr, 두께 8000Å로 증착하는 것을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
  11. 제 1항에 있어서, 게이트(9)는 몰리브덴(Mo) 또는 누비듐(Nb) 금속을 사용하여 상온, 3∼5mTorr에서 2000Å의 두께로 증착하는 것을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
  12. 제 1항 또는 제 5항에 있어서, 산화막(3) 증착시 사용하는 가스는 SiH4와 O2를 사용하고 가스흐름속도는 SiH450∼70 sccm, O250∼70 sccm인 것을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
  13. 제 1항 또는 제 10항에 있어서, 게이트 절연막(8)의 증착시 가스흐름속도는 SiH450∼70 sccm, O250∼70 sccm인 것을 특징으로 하는 금속실리사이드가 코팅된 실리콘 팁의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100862655B1 (ko) * 2003-08-12 2008-10-10 삼성에스디아이 주식회사 탄소나노튜브 에미터를 구비하는 전계 방출 디스플레이 및그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04312739A (ja) * 1991-04-12 1992-11-04 Fujitsu Ltd 微小冷陰極の製造方法
US5401676A (en) * 1993-01-06 1995-03-28 Samsung Display Devices Co., Ltd. Method for making a silicon field emission device
JPH08138530A (ja) * 1994-11-16 1996-05-31 Nec Corp 電界放出型電子銃及びその製造方法
KR19990043845A (ko) * 1997-11-29 1999-06-15 김영남 전계방출표시 소자의 필드 에미터 어레이 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04312739A (ja) * 1991-04-12 1992-11-04 Fujitsu Ltd 微小冷陰極の製造方法
US5401676A (en) * 1993-01-06 1995-03-28 Samsung Display Devices Co., Ltd. Method for making a silicon field emission device
JPH08138530A (ja) * 1994-11-16 1996-05-31 Nec Corp 電界放出型電子銃及びその製造方法
KR19990043845A (ko) * 1997-11-29 1999-06-15 김영남 전계방출표시 소자의 필드 에미터 어레이 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100862655B1 (ko) * 2003-08-12 2008-10-10 삼성에스디아이 주식회사 탄소나노튜브 에미터를 구비하는 전계 방출 디스플레이 및그 제조 방법

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