KR19990008558A - 일체화된 mosfet로 조절되는 fea 및 그 제조방법 - Google Patents
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Abstract
본 발명은 캐소드전극과 FEA가 서로 격리되어 있으면서도 MOSFET에 의해 간접적으로 상호연결된 구조의 일체화된 M0SFET로 조절되는 FEA에 관한 것이고, MOSFET에 의해 FEA 방출전류의 조절이 가능하며, 또한, 픽셀과 픽셀간의 방출전류의 균일성이 향상되며 안정된 방출전류를 얻을 수 있고, FEA와 MOSFET를 상호연결 하는데 필요한 추가공정을 제거할 수 있으며, 따라서 FED 제조단가를 상당히 낮출 수 있는 효과가 있는 발명이다.
Description
본 발명은 일체화된 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로조절되는 전계방출어레이(Field Emitter Array : FEA) 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 FEA의 방출전류의 균일성 및 안정성을 위하여 캐소드전극(Cathode electrode)과 FEA가 격리되어 있으면서도 MOSFET에 의해 간접적으로 상호연결(interconnection) 된 일체화된 MOSFET로 조절되는 FEA에 관한 것이다.
평판디스프레이(Flat Panel Display : FPD)의 가장 유망한 기술인 전계방출 디스플레이(Field Emission Display : FED)의 강력한 전자원으로써 널리 연구되고 있는 FEA는 에미터의 구조적 변화와 팁상에서의 잔여가스의 표면반응 때문에 전류 불안정성 및 불균일성과 같은 문제가 있었다.
일반적으로, 이러한 FED는 전자를 방출하는 FEA와 상기 FEA를 구동하기 위한 회로로 구성된다. FEA 및 구동회로는 별도로 제조된 후 상호연결시켜 디스플레이 모듈을 형성하나, 이러한 종래의 제조공정은 부가적인 공정이 필요하였고 부가적인 제조원가를 발생시켰을 뿐 아니라, FEA 구동전압을 낮추기가 어렵고, 화소간의 전류균일성을 달성하기가 어려운 문제점이 있었다.
상기 언급된 문제점들을 해결하기 위하여, 본 발명자들은 MOSFET를 일체화한 FEA(Field Emitter Array incorporated with Metal Oxide Semiconductor Field Transistors) 및 그 제조방법을 발명하여 이미 특허출원(한국특허 출원번호 : 제 95-31636호) 하였다. 상기 특허출원에서 개시된 발명은 종래 실리콘 열산화법을 이용한 실리콘 전계방출어레이(Si-FEA)의 제조공정 및 LOCOS(local oxidation of silicon) 공정기술을 이용한 금속전계방출어레이의 제조공정을 각각 MOSFET의 제조 공정과 함께 병립적으로 수행할 수 있게 함을 특징으로 하고 있다. 상기 특허출원 후, 본 발명자들은 FED에서의 방출전류 균일성과 안정성을 향상시키기 위하여 MOSFET가 일체화된 실리콘 FEA의 캐소드구조에 관하여 연구한 결과, 본 발명을 완성하게 되었다.
도 1a~j는 본 발명의 하나의 실시예인 일체화된 MOSFET로 조절되는 FEA의 제조공정을 보여주는 단면도,
도 2a~k는 본 발명의 다른 실시예인 일체화된 MOSFET로 조절되는 FEA의 제조공정을 보여주는 단면도,
도 3a, b는 본 발명인 일체화된 MOSFET로 조절되는 FEA의 평면도 및 A-A'에서의 단면도,
도 4는 본 발명인 일체화된 MOSFET로 조절되는 FEA의 등가회로,
도면의 주요 부분에 대한 부호의 설명
41, 51:P형 실리콘기판421, 521:제 1n+도핑실리콘층
422, 522:제 2n+도핑실리콘층43, 53:버퍼산화막
44, 54:실리콘질화막44', 54':질화막디스크
423, 523:도핑채널45, 55:게이트산화막
46, 56:금속층47, 57:분리층
470, 570:팁47', 57':FEA 게이트전극
47, 57:MOFET 게이트전극
본 발명의 목적은 안정된 방출전류를 얻을 수 있을 뿐 아니라, 픽셀과 픽셀간의 방출전류 균일성을 향상시키기 위하여 일체화된 MOSFET로 조절되는 FEA 및 그 제조방법을 제공함에 있다. 상기 목적을 달성하기 위하여, 본 발명은 캐소드전극 및 방출어레이가 격리되어 있으면서 MOSFET에 의해 간접적으로 상호연결된 일체화된 MOSFET로 조절되는 FEA를 제조하는 것으로서, 캐소드전극과 에미터 어레이 하의 n-웰은 MOSFET의 소오스(source) 및 드레인(drain)으로 기능하는 구조이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 하나, 본 발명의 범위가 본 실시예에 국한되는 것은 아니다.
[실시예]
[실시예 1]
도 1a~j는 본 발명의 첫 번째 실시예에 따라 일체화된 MOSFET로 조절되는 FEA를제조하는 연속공정을 보여주는 단면도이다.
본 실시예에서는, 먼저 붕소로 도핑된 (100)-배향 실리콘기판(41) (비저항 15Ω·㎝)을 준비하고, 상기 P형 실리콘기판(41)상에 POCℓ3도핑과 같은 적당한 방법에의해 n+도핑실리콘층(421, 422)을 형성한다(도1a). 상기와 같이 형성된 n+도핑실리콘(421,422)중 어느 하나의 실리콘층(422)은 본 발명의 캐소드전극으로 작용하고, 또 다른 하나의 실리콘층(421)은 이후 연속공정에서 전계방출팁을 형성하기 위하여 이용된다. 이어 상기 실리콘기판(41)을 건식산화하여 상기 n+도핑실리콘층(421, 422) 및 P형 실리콘기판(41) 상에 두께 25㎚의 버퍼산화막(buffer oxide layer, 43)을 형성하고 (도 1b), 계속하여 저압화학기상 증착(LPCVD) 방법에 의해 두께 200㎚의 실리콘질화막(44)을 증착시킨다(도 1c). 상기 실리콘질화막(44)을 반응성 이온에칭(Reactive Ion Etching : RIE)에 의해 패턴화하여, 상기 n+도핑실리콘층(421) 상에 디스크(disc, 44')를 형성한다(도 1d). 도 1e에서와 같이, 상기 버퍼산화막(43)의 선택된 영역상에 MOSFET의 문턱전압(threshold voltage)을 조절할 목적으로 붕소이온주입(boron ion implantation)을 행하며, 본 이온주입 단계에서 이온주입영역은 상기 n+도핑실리콘층(421)으로부터 떨어진 곳에 위치함과 동시에 상기 n+도핑실리콘층(422)과 인접하도록 하여 상기 n+도핑실리콘층(421) 주변영역에는 붕소이온 도핑정도가 낮게 되도록 하여 웰-기판접합(well-substrate junction)의 파괴전압(breakdown voltage)이 커지도록 한다. 상기와 같은 선택적인 붕소이온 주입의 결과로서 도핑채널(423)이 형성된다.
이어, 상기 실리콘기판을 열산화하여 성장산화막(grown oxide layer, 45)을 형성하는데, 상기 성장산화막(45)의 막두께는 상기 n+도핑실리콘층(421, 422)상에서는 600㎚이고 상기 P형 실리콘기판(41)상에서는 450㎚이다. 본 열산화단계에서는 상기 질화디스크(44') 밑부분에 새부리형상(bird's beak shape)의 산화막(451)이 형성되고, 상기 산화막(451)은 일후 연속되는 공정에서 형성될 FEA의 게이트홀 직경을 감소시킨다. 상기 성장산화막(45) 중 n+도핑실리콘층(421)상에 형성된 성장 산화막은 FEA의 게이트산화막으로 작용하고, 또한 P형 실리콘기판(41) 상에 형성된 성장산화막은 MOSFET의 게이트절연층으로 작용한다(도 1f).
도 1g에서와 같이, 상기 질화디스크(44')를 인산으로 제거하고, 계속하여 RIE에 의하여 상기 질화디스크(44') 밑의 얇은 산화막(441)을 식각한다. 노출된 실리콘을 SF6을 이용한 RIE에 의해 등방식각(isotropically etching)하여 게이트홀(442)을 형성한다. 다음으로, 전차총증착기(E-gun evaporator)를 이용하여 상기 성장산화막(45) 및 상기 게이트홀(442) 상에 직각으로 몰리브덴(molybdenum) 금속을 증착시킨다. 상기 몰리브덴 금속대신 니오비움(niobium), 크로미움(chromium) 또는 하프니움(hafnium)이 증착물질로서 이용될 수 있으나, 이에 한정되지 않는다. 상기 몰리브덴층(46)은 이후 연속공정에서 형성될 FEA의 게이트금속 및 MOSFET의 게이트 금속으로 사용된다.
이어, 전자총증착기를 이용하여 알루미늄을 상기 몰리브덴층(46)에 대하여 경사방향(grazing angle)으로 증착되도록 하여 분리층(parting layer, 47)을 형성한다(도 1h). 상기 분리층(47) 물질로서는 상기 알루미늄 대신 알루미늄산화물 또는 니켈이 사용될 수 있다. 계속하여, 상기 분리층(47) 표면에 대하여 몰리브덴 금속을 수직으로 입사시켜 전계방출팁(tip, 470)을 형성하며, 상기 몰리브덴금속 증착이 진전됨에 따라 게이트전극층 사이의 간격이 좁아져서 결국 이 부분이 막히게 되며, 이에 따라 상기 전계방출팁(470)도 도1h에서 볼 수 있는 바와 같이 원추형상이 된다.
이어서, 상기 분리층(47)만을 KOH 용액을 이용하여 선택적으로 식각하고, 본 식각공정에 의해 상기 분리층(47)상에 증착된 상층몰리브덴층(48)은 기판으로부터 분리층(47)과 함께 리프트오프(lift-off)된다. 그리고, 하층몰리브덴층(46)을 FEA의 게이트전극(47')과 MOSFET의 게이트전극(47)으로 패턴화하여 도 1J와 같은 단면구조의 일체화된 MOSFET로 조절되는 FEA가 완성된다.
[실시예 2]
도 2a~k는 본 발명의 두 번째 실시예에 따라 일체화된 MOSFET로 조절되는 FEA를 제조하는 연속공정을 보여주는 단면도이다.
우선, 붕소로 도핑된 (100)-배향 실리콘기판(51) (비저항 15Ω·㎝)을 준비하여, 상기 P형 실리콘기판(51) 상에 POCℓ3도핑과 같은 적당한 방법에 의해 n+도핑실리콘층(521, 522)을 형성한다(도 2a). 상기와 같이 형성된 n+도핑실리콘층(521, 522) 중 어느 하나의 실리콘층은 캐소드전극으로 작용하고, 또 다른 하나의 n+도핑실리콘층(521)은 이후 연속공정에서 전계방출팁을 형성하기 위하여 이용된다.
이어서, 기판을 건식산화하여 상기 n+도핑실리콘층(521, 522) 및 P형 실리콘기판(51)상에 두께 25㎚의 버퍼산화막(53)을 형성하고 (도 2b), 계속하여 LPCVD 방법에 의해 두께 200㎚의 실리콘질화막(54)을 증착시킨다(도 2c). 상기 실리콘 질화막(54)을 RIE에 의하여 패턴화하여 상기 n+도핑실리콘층(521) 상에 디스크(54')를 형성한다(도 2d). 이어서, 기판을 열산화하여 성장산화막(55)을 형성시키는데, 상기 성장산화막의 두께는 상기 n+도핑실리콘층(521, 522) 상에서는 600㎚이고, 상기 P형 실리콘기판(51) 상에서는 450㎚이다. 본 열산화단계에서는 상기 질화디스크(54) 밑부분에 새부리형상의 산화막(551)이 형성되고, 상기 산화막(551)은 이후 형성될 FEA의 게이트롤의 직경을 감소시킨다. 상기 성장산화막(55) 중 n+도핑실리콘층(521) 상에 형성된 성장산화막은 FEA의 게이트산화막으로 작용한다(도 2e). 이어서, 도 2f에서와 같이, 상기 성장산화막(55) 중 선택된 영역의 산화막이 식각되고, 상기 식각된 영역상에서 붕소이온주입이 이루어져 도핑채널(523)이 형성된다. 본 식각 및 이온주입단계에서, 식각 및 이온주입영역은 상기 n+도핑실리콘층(521)으로부터 떨어진 곳에 위치함과 동시에 상기 n+도핑실리콘층(522)에 인접하도록 하여 상기 n+도핑실리콘층(521) 주변영역에는 이온도핑 정도가 낮게 되도록 하여 웰-기판접합의 파괴전압이 커지도록 한다. 이어서, 건식산화에 의하여 MOSFET의 게이트산화막(543)을 형성한다(도 2g).
도 2h~k에서 보는 바와 같이, 이후 연속되는 공정은 첫 번째 실시예와 같은 방법으로 실시되고, 도 2k와 같은 단면구조의 일체화된 MOSFET로 조절되는 FEA가 완성된다.
도 3a 및 3b는 본 발명에 의해 완성된 일체화된 MOSFET로 조절되는 FEA의 평면도 및 A-A'에서의 단면도이다.
도 4는 본 발명에 의해 완성된 일체화된 MOSFET로 조절되는 FEA의 등가회로 이다.
도 3 및 도 4에서 볼 수 있는 바와 같이, 본 발명에 의해 형성된 MOSFET(606)는 캐소드전극(601)과 에미터어레이(602) 사이에 형성되며, 상기 캐소드전극(601) 및 상기 에미터어레이(602)는 상기 MOSFET(606)의 소스 및 드레인으로 작용한다.
이상과 같은 설명에서 명백하듯이, 본 발명은 캐소드전극과 FEA가 서로 격리되어 있으면서도 MOSFET에 의해 간접적으로 상호연결된 구조의 일체화된 MOSFET로 조절되는 FEA에 관한 것이고, MOSFET에 의해 FEA 방출전류의 조절이 가능하며, 또한, 픽셀과 픽셀간의 방출전류의 균일성이 향상되며 안정된 방출전류를 얻을 수 있고, FEA와 MOSFET를 상호연결하는데 필요한 추가공정을 제거할 수 있으며, 따라서 FED 제조단가를 상당히 낮출 수 있는 효과가 있는 발명이다.
Claims (4)
- P형 실리콘기판상(41)에 n+이온을 확산시켜 제 1 n+도핑실리콘층(421) 및 제 2 n+도핑실리콘층(422)을 형성하는 단계와, 상기 P형 실리콘기판상에 건식산화하여 버퍼산화막(43)을 형성하는 단계와, 상기 버퍼산화막상에 LPCVD 방법으로 실리콘 질화막(44)을 증착하고, RIE에 의하여 상기 실리콘 질화막을 패턴화하여 상기 제 1 n+도핑실리콘층상에 디스크(44')를 형성하는 단계와, 상기 버퍼산화막중 상기 제 1 n+도핑실리콘층에서부터 떨어진 위치인 선택산화막 영역에 붕소이온을 주입하여 도핑채널(423)을 형성하는 단계와, 상기 버퍼산화막(43)을 산화하여 상기 질산디스크 밑부분을 제외하고 게이트산화막(45)을 형성하는 단계와, 상기 질화디스크(44')를 산으로 제거하고, 상기 질화디스크 밑의 얇은 산화막(441)을 RIE에 의해 식각하는 단계와, 상기 단계에서 결과적으로 노출된 제 1 n+도핑실리콘층을 RIE에 의해 등방식각하여 게이트홀(422)을 형성하는 단계와, 상기 실리콘기판에 수직하게 금속을 증착하여 금속층(46)을 형성하고, 상기 실리콘기판에 경사각도로 분리물질을 증착하여 분리층(47)을 형성하고, 상기 실리콘기판에 수직하게 몰리브덴 금속을 증착하여 에미터팁(470)을 형성하는 단계와, 선택적으로 상기 분리층(47)을 제거 하는 단계와, 상기 금속층(46)을 패턴화하여 FEA 게이트전극(47') 및 MOSFET 게이트전극(47)을 형성하는 단계로 이루어진 일체화된 MOSFET로 조절되는 FEA 제조방법.
- P형 실리콘기판상(51)에 n+이온을 확산시켜 제 1 n+도핑실리콘층(521) 및 제 2 n+도핑실리콘층(522)을 형성하는 단계와, 상기 P형 실리콘기판상에 건식산화하여 버퍼산화막(53)을 형성하는 단계와, 상기 버퍼산화막상에 LPCVD 방법으로 실리콘 질화막(54)을 증착하고, RIE에 의하여 상기 실리콘질화막을 패턴화하여 상기 제 1 n+도핑실리콘층상에 디스크(54')를 형성하는 단계와, 상기 버퍼산화막을 산화하여 상기 질산디스크 밑부분을 제외하고 게이트산화막(55)을 형성하는 단계와, 상기 게이트산화막중 상기 제 1 n+도핑실리콘층에서부터 떨어진 위치인 선택산화막 영역을 식각하여 식각된 영역에 붕소 이온을 주입하여 도핑채널(523)을 형성하는 단계와, 상기 도핑채널상 산화막(543)을 형성하는 단계와, 상기 질화디스크를 산으로 제거하고, 상기 질화디스크 밑의 얇은 산화막(541)을 RIE에 의해 식각하는 단계와, 상기 단계에서 결과적으로 노출된 제 1 n+도핑실리콘층을 RIE에 의해 등방식각하여 게이트홀(522)을 형성하는 단계와, 상기 실리콘기판에 수직하게 금속을 증착하여 금속층(56)을 형성하고, 상기 실리콘기판에 경사각도로 분리물질을 증착하여 분리층(57)을 형성하고, 상기 실리콘기판에 수직하게 몰리브덴 금속을 증착하여 에미터팁(570)을 형성하는 단계와, 선택적으로 상기 분리층을 제거하는 단계와, 상기 금속층을 패턴화하여 FEA 게이트전극(57') 및 MOSFET 게이트전극(57)을 형성하는 단계로 이루어진 일체화된 MOSFET로 조절되는 FEA 제조방법.
- 제 1 n+도핑실리콘층(421)상에 전자를 방출하는 원추형 전계방출팁(470)을 포함한 FEA가 형성되고, 상기 제 1 n+도핑실리콘층과 격리되어 캐소드전극으로 작용하는 제 2 n+도핑실리콘층(422)이 형성되며, 상기 제 1 n+도핑실리콘층(421) 및 상기 제 2 n+도핑실리콘층(422) 사이에 도핑채널(423)에 형성된 P형 실리콘기판(41)과; 상기 제 1n+도핑실리콘층(421)과 상기 제 2 n+도핑실리콘층(422) 사이의 상기 P형 실리콘기판(41) 상에 형성되어, 상기 FEA 및 상기 캐소드전극과 상호 연결된 MOSFET로 구성된 일체화된 MOSFET로 조절되는 FEA.
- 제 3항에 있어서, 상기 FEA 및 상기 캐소드전극과 상호연결된 MOSFET의 게이트산화막 두께는 상기 FEA의 게이트산화막 두께와 다른 두께를 가짐을 특징으로 하는 일체화된 MOSFET로 조절되는 FEA.
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