KR960012512A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로, 보다 안정된 동작을 행할 수 있는 SRAM셀을 구현하기 위한 것이다.
본 발명은 반도체 기판의 액티브영역상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막을 선택적으로 제거하여 셀노드콘택을 형성하는 공정, 기판 전면에 도전층을 형성하는 공정, 상기 도전층을 소정패턴으로 패터닝하여 게이트를 형성하는 공정, 노출된 기판부위를 건식식각하는 공정, 노출된 실리콘 표면에 선택적 텅스텐을 증착하는 공정을 포함하는 반도체 장치의 제조방법을 제공함으로써 폴리1매몰콘택구조의 SPAM셀에 있어서의 확산층부위인 실리콘기판의 식각부분에서의 공정상의 난점을 해결하고이에따라 확산층 저항을 감소시키고 구동능력을 향상시킨다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일실시예에 의한 폴리1매몰콘택구조의 SRAM셀 제조방법을 도시한 공정순서도.
제3도는 본 발명의 다른 실시예에 의한 폴리1매몰콘택구조의 SRAM셀 제조방법을 도시한 공정순서도.
Claims (4)
- 반도체 기판의 액티브영역상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막을 선택적으로 제거하여 셀노드콘택을 형성하는 공정, 기판 전면에 도전층을 형성하는 공정, 상기 도전층을 소정패턴으로 패터닝하여 게이트를 형성하는 공정, 노출된 기판부위를 건식식각하는 공정, 노출된 실리콘 표면에 선택적 텅스텐을 증착하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 선택적 텅스텐은 상기 게이트 표면 및 상기 식각된 기판부분상에 증착되는 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체 기판의 액티브영역상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막을 선택적으로 제거하여 셀노드콘택을 형성하는 공정, 기판 전면에 도전층과 절연막을 차례로 형성하는 공정, 상기 도전층 및 절연막을 게이트패턴으로 패터닝하는 공정, 노출된 기판부위를 건식식각하는 공정, 기판전면에 내화금속을 증착하는 공정, 열처리를 행하여 상기 내화금속과 노출된 실리콘 부위를 반응시켜 실리사이드를 형성하는 공정, 실리사이드화되지 않은 내화금속층을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제3항에 있어서, 상기 실리사이드층은 상기 식각된 기판부분 및 상기 게이트 측면에 형성되는 것을 특징으로 하는 반도체장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019940023070A KR960012512A (ko) | 1994-09-13 | 1994-09-13 | 반도체장치의 제조방법 |
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KR1019940023070A KR960012512A (ko) | 1994-09-13 | 1994-09-13 | 반도체장치의 제조방법 |
Publications (1)
Publication Number | Publication Date |
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KR960012512A true KR960012512A (ko) | 1996-04-20 |
Family
ID=66687053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019940023070A KR960012512A (ko) | 1994-09-13 | 1994-09-13 | 반도체장치의 제조방법 |
Country Status (1)
Country | Link |
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KR (1) | KR960012512A (ko) |
-
1994
- 1994-09-13 KR KR1019940023070A patent/KR960012512A/ko not_active Application Discontinuation
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