KR960006295A - 타이밍 복원 시스템에서의 위상오차 검출회로 - Google Patents

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Abstract

본 발명은 타이밍 복원 시스템에서의 위상 오차 검출회로에 관한 것으로, 고속 퓨리에 변환을 거친 복수수의 비트수를 소정 크기로 스케일링한 후 승산하도록 함으로써 제한된 비트수를 가지고도 정확한 위상오차를 검출할 수 있도록 한 것이다.

Description

타이밍 복원시스템에서의 위상오차 검출회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 바람직한 실시예에 따른 타이밍 복원시스템에서의 위상오차 검출회로에 대한 블록도.
제4도는 제3도에 도시된 크기조정기의 상세회로도.

Claims (3)

  1. 수신된 기저대역신호를 디지털 신호로 변환하는 아날로그/디지탈 변환기; 상기 아날로그/디지탈 변환기에서 출력되는 복소수의 실수부와 허수부에 대하여 각각 고속 퓨리어 변환을수행하는 고속 퓨리에 변환기; 상기 고속 퓨리에 변환기에서 출력되는 복소수의 공액 복소수를 구하는 공액 복소수기; 상기 고속 퓨리에 변환기와 상기 공액 복소수기에서 출력되는 복소수기의 비트수를 소정 크기로 스케일링하는 크기조정기; 상기 크기조정기에서 각각 스케일링하는 크기조정기: 상기 크기조정기에서 각각 스케일링되어 출력되는 복소수를 승산하는 승산기; 및 상기 승산기의 출력비트 중 상위 일부 비트를 이용하여 위상오차값을 계산하여 출력하는 위상값 계산기로 이루어진 티아밍 복원 시스템에서의 위상오차 검출회로.
  2. 제1항에 있어서, 상기 크기조정기는, 상기 고속 퓨리에 변환기 또는 상기 공액 복소수기에서 출력되는 복소수의 실수부와 허수부를 병렬 로드신호에 따라 각각 쉬프트시키는 제1,2쉬프트 레지스터; 상기 제1,2쉬프트 레지스터의 각 소정 비트에 대하여 배타논리합을 수행하는 제1,2배타논리합 게이트; 상기 제1,2배타논리합 게이트의 출력에 대하여 논리곱을 수행하여 상기 제1,2쉬프트 레지스터에쉬프트 인에이블신호로서 공급하는 앤드게이트; 및 상기 제1,2쉬프트 레지스터에서 각각 쉬프트되어 출력되는 실수부와 허수부를 래치한 후 상기 승산기로 출력하는 래치로 구성되는 것을 특징로 하는 타이밍 복원 시스템에서의 위상오차 검출회로.
  3. 제2항에 있어서, 상기 제1,2쉬프트 레지스터는 로드된 데이타비트 중 상위 2비트가 같을 때 인에블되는 것을 특징으로 하는 타이밍 복원시스템에서의 위상오차 검출회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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