KR960011424B1 - 타이밍 복원 시스템에서의 위상오차 검출회로 - Google Patents

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Abstract

내용 없음.

Description

타이밍 복원시스템에서의 위상오차 검출회로
제1도는 종래의 타이밍 복원시스템에서의 위상오차 검출회로에 대한 블록도.
제2도는 구현상 편의를 위해 제1도에 도시된 종래의 위상오차 검출회로를 개량한 블록도.
제3도는 본 발명의 바람직한 실시예에 따른 타이밍 복원시스템에서의 위상오차 검출회로에 대한 블록도.
제4도는 제3도에 도시된 크기조정기의 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
21 : 아날로그/디지탈 변환기 22 :고속 퓨리에 변환기
23, 25 : 제1,2크기 조정기 24 : 공액 복소수기
26 : 승산기 27 : 위상값 계산기
31,32 : 쉬프트 레지스터 33, 34 : 배타합 논리합 게이트
5 : 앤드게이트 36 : 래치
본 발명은 타이밍 복원 시스템에서의 위상오차 검출회로에 관한 것으로, 특히 적은 수의 비트를 이용하여 정확하게 위상오차를 검출하기 위한 위상 오차 검출회로에 관한 것이다.
1992년 Al－Jalili와 Barton이 제안한 타이밍 위상오차 검출방식에 의하면 타이밍 위상오차가 일정하다고 가정할 때 추정된 타이밍 위상오차(e)는 다음의 (1)식과 같이 표현된다.
여기에서, T는 심볼주기, S(f)는 수신신호의 스펙트럼을 의미한다.
따라서, 상기 방식은 S(f)를 고속 퓨리어 변환(Fast Furier Transform)으로 근사치를 구한 후 (1)식에 의해 타이밍 오차를 구한다. 즉, 표본화된 수신 신호열을 일정한 길이로 분할하여 각 세그먼트에 대해 고속 퓨리에 변환을 취하여 심볼 주파수만큼 떨어진 TFT 출력의 짝을 구하여 타이밍 위상오차값을 계산할 수 있다.
제1도는 타이밍 오차를 구하기 위해 사용되는 종래의 타이밍오차 검출회로를 나타낸다. 동도면에 도시된 바와 같이, 종래의 타이밍 오차 검출회로는 수신된 기저대역신호를 디지털 신호로 변환하는 아날로그/디지탈 변환기(1)와, 이 아날로그/디지탈 변환기(1)의 출력신호에 대하여 고속 퓨리어 변환을 수행하는 고속 퓨리에 변환기(2)와, 이 고속 퓨리에 변환기(2)에서 출력되는 두 개의 복소수에 대하여 각각 위상값을 계산하는 제1,2위상값 계산기(Arg1,2)(3,4)와, 제1위상값 계산기(3)의 출력에 제2위상값 계산기(4)의 출력을 감산하는 감산기(5)로 구성된다.
한편, 제2도는 제1도에 도시된 종래의 위상오차 검출회로에 대하여 구현상의 편의를 위하여 변형한 예를 보여주는 회로로서, 아날로그/디지탈 변환기(11), 고속 퓨리에 변환기(12), 공액(pair) 복소수기(13), 승산기(14) 및 위상값 계산기(16)로 구성된다. 또한, 여기에서의 승산기(14)는 복소수 승산기를 의미한다.
제1도 또는 제2도에 도시된 회로를 실제적인 하드웨어로 구현하는데 있어서, 그 제조비용을 감소시키기 위해서는 성능에 지장을 주지 않는 한 숫자를 나타내기 위한 비트수를 제한할 필요가 있다. 여기에서의 비트수 할당은 제2도에 도시된 바와 같다.
먼저, 설명의 편의를 위해 고속 퓨리에 변환기(12)의 실수부와 허수부 입력을 각각 8비트, 고속 퓨리에 변환기(12)의 실수부와 허수부 출력을 각각 12비트로 가정하면, 승산기(14)의 출력은 실수부, 허수부 각각 24비트로 표현하여야 모든 복소수 입력에 대하여 정확한 승산값을 출력하게 된다. 이때 위상값 계산기(16)는 승산기(14)의 출력을 입력하여 해당하는 위상값을 출력한다.
그러나, 실수부와 허수부를 합한 48비트는 너무 큰 비트수이므로 승산기(14)의 실제 출력 비트수를 모두 사용하지 않고 일부 비트만을 위상값 계산기(16)로 출력한다. 여기서 실수부와 허부수의 상위 8비트씩을 일부 비트로 사용하기로 가정한 경우, 승산기(14)의 출력이 상위 8비트만으로 효현할 수 없는 넓은 범위가 되기 때문에 대부분의 경우 b 0000 0000 이나 b 1111 1111 혹은 이 숫자에 근접한 숫자가 된다.
따라서, 상기한 종래의 위상오차 검출회로에서는 승산기에서 출력되는 값 중 특정값이 근접한 값에 대하여 위상오차값을 검출함으로써 검출된 위상오차값이 부정확하다는 문제점이 있었다.
따라서, 본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 타이밍 복원시스템에 있어서 적은 수의 비트를 이용하여 정확하게 위상오차를 검출할 수 있는 위상오차 검출회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 타이밍 복원시스템에 있어서 본 발명에 의한 위상오차 검출회로는 수신된 기저대역신호를 디지털 신호로 변환하는 아날로그/디지탈 변환기와, 이 아날로그/디지탈 변환기에서 출력되는 복소수의 실수부와 허수부에 대하여 각각 고속 퓨리어 변환을 수행하는 고속 퓨리에 변환기와, 이 고속 퓨리에 변환기에서 출력되는 복소수의 공액 복소수를 구하는 공액 복소수기와, 고속 퓨리에 변환기와 공액 복소수기에서 출력되는 복소수의 비트수를 소정크기로 스케일링하는 크기조정기와, 이 크기조정기에서 각각 스케일링되어 출력하는 위상값 계산기로 이루어진 타이밍 복원시스템에서의 위상오차 검출회로를 제공한다.
또한, 상기한 구성의 본 발명에 따른 위상오차 검출회로에 있어서, 크기조정부는 고속 퓨리에 변환기 또는 공액 복소수기에서 출력되는 복소수의 실수부와 허수부를 병렬 로드신호에 따라 각각 쉬프트시키는 제1,2쉬프트 레지스터와, 제1,2쉬프트 레지스터의 각 소정 비트에 대하여 배타논리합을 수행하는 제1,2배타논리합 게이트와, 제1,2배타논리합 게이트의 출력에 대하여 논리곱을 수행하여 제1,2쉬프르 레지스터에 쉬프트 인에이블신호로서 공급하는 애드게이트와, 제,2쉬프트 레지스터에서 각각 쉬프트되어 출력되는 실수부와 허수부를 래치한 후 승산기로 출력하는 래치로 구성된다.
이하 본 발명의 바람직한 실시예에 대하여 첨부된 도면을 참조하여 상세히 설명한다.
제3도는 본 발명의 바람직한 실시예에 따른 타이밍 복원시스템에서의 위상오차 검출회로에 대한 블럭도를 나타낸다.
동 도면에 도시된 바와 같이, 본 발명의 위상오차 검출회로는, 수신된 기저대역신호를 디지털 신호로 변환하기 위한 아날로그/디지탈 변환기(21)와, 이 아날로그/디지탈 변환기(21)에서 출력되는 복소수의 실수부와 허수부에 대하여 각각 고속 퓨리에 변환을 수행하기 이한 고속 퓨리에 변환기(22)와, 이 고속 퓨리에 변환기(22)에서 출력되는 복소수의 공액 복소수를 구하기 위한 공액 복소수기(24)와, 고속 퓨리에 변환기(22)와 공액 복소수기(24)에서 출력되는 비트수를 소정크기로 스케일링하기 위한 제1,2크기조정기(23,25)와, 이 제1,2크기조정기(23,25)에서 각각 스케일링되어 출력되는 복소수를 승산하는 승산기(26)와, 승산기(26)의 출력비트 중 상위 일부 비트를 이용하여 위상오차값을 계산하여 출력하는 위상값 계산기(7)로 이루어진다.
제4도는 제3도에 도신된 제1,2크기조정기(23,25)의 상세회로도로서, 고속 퓨리에 변환기(22) 또는 공액 복소수기(24)에서 출력되는 복소수신호의 실수부와 허수부를 병렬 로드신호에 따라 각각 왼쪽을 쉬프트시키는 제1,2쉬프트 레지스터(31,32)와, 제1,2쉬프트 레지스터(31,32)의 각 상위2비트에 대하여 배타논리합을 수행하는 제1,2배타논리합 게이트(33,34)와, 제1,2배타논리합 게이트(33,34)의 출력에 대하여 논리곱을 수행하여 제1,2쉬프트 레지스터(31,32)에서 각각 쉬프트되어 출력되는 실수부와 허수부를 래치한 후 승산기(26)로 출력하는 래치(36)로 구성된다.
다음에, 상기한 바와 같은 구성을 갖는 본 발명에 따른 위상오차 검출회로의 동작과정에 대하여 설명한다. 제3도에 있어서, 아날로그/디지탈 변환기(21)는 수신된 기저대역신호를 디지털 신호로 변환한 다음 고속 퓨리에 변환기(22)에 제공한다.
또한, 고속 퓨리에 변환기(22)는 상기한 아날로그/디지탈 변환기(21)에서 출력되는 복소수의 실수부와 허수부에 대하여 각각 고속 퓨리어 변환을 수행한 다음 제1크기조정기(23)와 공액 복소수기(24)에 각각 제공한다. 또한, 공액 복소수기(24)는 고속 퓨리에 변환기(22)에서 출력되는 복소수의 공액 복소수를 구하여 제2크기조정기(25)에 제공한다.
한편, 제1,2크기조정기(23,25)는 고속 퓨리에 변환기(22)와 공액 복소수기(24)에서 출력되는 복소수의 비트수를 스케일링(scaling)하여 승산기(26)에 제공하며, 이를 제4도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 고속 퓨리에 변환기(22)와 공액 복소수기(24)에서 출력되는 복소수 중 실수부와 허수부는 고속 퓨리에 변환기(22)의 분할주기펄스, 즉 병렬로드신호에 의해 제1,2쉬프트 레지스터(31,32)에 각각 로드된다. 제1,2쉬프트 레지스터(31,32)에 로드된 데이터 중 상위 2비트는 각각 제1,2배타논리합 게이트(33,34)에서 배타논리합이 수행된다.
다시말해, 제1,2쉬프트 레지스터(31,32)에서 각각 상위 2비트가 같은 값을 가지면 제1,2배타논리합 게이트(33,34)는 '1'을 출력한다. 여기에서 상위 2비트가 같다는 것은 그 값에 2를 곱해도 현재의 비트수로 그 복소수의 위상을 표현될 수 있다는 것을의미한다. 따라서, 제1,2배타논리합 게이트(33,34)가 모두 '1'을 출력할 경우 앤드게이트(35)가 '1'을 출력한다. 따라서, 앤드게이트(35)의 출력은 제1,2쉬프트 레지스터(31,32)의 쉬프트 인에이블단자에 인가되어 다음 클럭펄스때 쉬프트가 수행되도록 한다.
즉, 고속 퓨리에 변환기(22)와 공액 복소수기(24)에서 출력되는 복소수를 구성하는 롤2로 스케일링할 수 있게 된다. 이후 쉬프트된 수는 다시 상기한 과정을 반복하여 모든 비트에 대하여 쉬프트를 수행한다.
예를 들어, 입력을 14비트로 표시한 경우에는 상기 과정에 의해 실수부와 허수부 중 적어도 하나의 B01xxxxxx xxxx 혹은 b 10xx xxxx xxxx의 형태로 나타내어진다. 즉, 주어진 비트내에서 표현할 수 있는 최대 크기로 스케일링된다. 이렇게 스케일링된 수는 래치(36)를 통해 제3도에 도시된 승산기(26)로 출력된다.
따라서, 승산기(26)는 제1,2크기조정기(23,25)에서 각각 스케일링되어 출력되는 복소수를 승산하여 위상값 계산기(27)에 제공한다.
한편, 위상값 계산기(27)는 상기한 승산기(26)의 출력비트 중 상위 일부 비트를 이용하여 위상오차값(e)을 계산하여 출력하게 된다. 따라서, 상술한 바와 같이 유효한 데이터가 승산기(26)의 출력비트 중 상위 비트에 국한되므로 위상값 계산기(27)에서 출력되는 위상값의 정확도가 종래의 기술의 그것에 비해 향상된다.
이상 설명한 바와 같이 본 발명에 의한 위상오차 검출회로는 고속 퓨리에 변환을 거친 복소수의 비트수를 소정크기로 스케일링한 후 승산함으로써 제한된 비트수를 가지고도 정확한 위상오차를 검출할 수 있는 이점이 있다.

Claims (3)

  1. 수신된 기저대역신호를 디지털 신호로 변환하는 아날로그/디지탈 변환기; 상기 아날로그/디지탈 변환기에서 출력되는 복소수의 실수부와 허수부에 대하여 각각 고속 퓨리어 변환을수행하는 고속 퓨리에 변환기; 상기 고속 퓨리에 변환기에서 출력되는 복소수의 공액 복소수를 구하는 공액 복소수기; 상기 고속 퓨리에 변환기와 상기 공액 복소수기에서 출력되는 복소수기의 비트수를 소정 크기로 스케일링하는 크기조정기; 상기 크기조정기에서 각각 스케일링되어 출력되는 복소수를 승산하는 승산기; 및 상기 승산기의 출력비트 중 상위 일부 비트를 이용하여 위상오차값을 계산하여 출력하는 위상값 계산기로 이루어진 티아밍 복원 시스템에서의 위상오차 검출회로.
  2. 제1항에 있어서, 상기 크기조정기는, 상기 고속 퓨리에 변환기 또는 상기 공액 복소수기에서 출력되는 복소수의 실수부와 허수부를 병렬 로드신호에 따라 각각 쉬프트시키는 제1,2쉬프트 레지스터; 상기 제1,2쉬프트 레지스터의 각 소정 비트에 대하여 배타논리합을 수행하는 제1,2배타논리합 게이트; 상기 제1,2배타논리합 게이트의 출력에 대하여 논리곱을 수행하여 상기 제1,2쉬프트 레지스터에쉬프트 인에이블신호로서 공급하는 앤드게이트; 및 상기 제1,2쉬프트 레지스터에서 각각 쉬프트되어 출력되는 실수부와 허수부를 래치한 후 상기 승산기로 출력하는 래치로 구성되는 것을 특징로 하는 타이밍 복원 시스템에서의 위상오차 검출회로.
  3. 제2항에 있어서, 상기 제1,2쉬프트 레지스터는 로드된 데이타비트 중 상위 2비트가 같을 때 인에블되는 것을 특징으로 하는 타이밍 복원시스템에서의 위상오차 검출회로.
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