KR950029926A - 이진 보수 발생을 위한 병렬 곱셈기 - Google Patents

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Abstract

본 발명은 이진 보수 발생을 위한 병렬 곱셈기에 관한 것으로, 피승수(n) 비트의 입력비트를 받고 클럭을 제공받는 계수수단(22); 상기 계수수단(22)에 의해 분리된 입력 비트(n/2 비트)를 제공받고 승수(m) 비트를 입력받는 병렬 곱셈수단(21); 상기 (m)비트를 입력받고 상기 계수수단(22)으로 부터의 최대사인 비트(bn-1)를 제공받아 2진 보수 신호를 출력하는 2진 보수수단(23); 상기 병렬 곱셉수단(21)으로 부터의 병렬 곱셈 값을 입력받고 상기 클럭신호를 각각 제공받는 제1 및 제2레지스터(24, 25); 상기 2진 보수수단(23)에 연결되고 상기 클럭을 제공받는 제3레지스터(26); 상기 제1 내지 제3레지스터(25 내지 26)로 부터의 출력을 가산하여 출력하는 가산수단(28); 상기 가산수단(28)으로 부터의 출력을 입력받아 상기 클럭에 동기되어 출력하는 제4레지스터(27)를 구비하는 것을 특징으로 한다.

Description

이진 보수 발생을 위한 병렬 곱셈기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 블록 구성도이다.

Claims (1)

  1. 피승수(n) 비트의 입력비트를 받고 클럭을 제공받는 계수수단(22); 상기 계수수단(22)에 의해 분리된 입력 비트(n/2 비트)를 제공받고 승수(m)비트를 입력받는 곱셈수단(21); 상기 (m)비트를 입력받고 상기 계수수단(22)으로 부터의 최대사인 비트(bn-1)를 제공받아 2진 보수 신호를 출력하는 2진 보수수단(23); 상기 병렬 곱셈수단(21)으로 부터의 병렬 곱셈 값을 입력받고 상기 클럭신호를 각각 제공받는 제1 및 제2레지스터(24, 25); 상기 2진 보수수단(23)에 연결되고 상기 클럭을 제공받는 제3레지스터(26); 상기 제1 내지 제3 레지스터(24 내지 26)로 부터의 출력을 가산하여 출력을 가산하는 수단(28); 상기 가산수단(28)으로 부터의 출력을 입력받아 상기 클럭에 동기되어 출력하는 제4레지스터(27)를 구비하는 것을 틀징으로 하는 이진 보수 발생을 위한 병렬 곱셈기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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