KR960006071A - 바이폴라 트랜지스터장치 및 제조방법 - Google Patents

바이폴라 트랜지스터장치 및 제조방법 Download PDF

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KR960006071A
KR960006071A KR1019950020142A KR19950020142A KR960006071A KR 960006071 A KR960006071 A KR 960006071A KR 1019950020142 A KR1019950020142 A KR 1019950020142A KR 19950020142 A KR19950020142 A KR 19950020142A KR 960006071 A KR960006071 A KR 960006071A
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히로유끼 미와
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이데이 노브유끼
소니 가부시끼가이샤
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Abstract

상보형 바이폴라 트랜지스터장치는 대칭적인 전기전도형의 고도로 도핑된 두개의 폴리실리콘막과 같은 2단 분리형 전기전도막으로 구성된다. 도핑된 폴리실리콘막은 NPN트랜지스터의 베이스와 PNP트랜재스터의 에미터를 위해 사용되며, 반면에, 또 다른 도핑된 폴리실리콘막은 NPN트랜지스터의 에미터와 PNP트랜지스터의 베이스를 위해 사용된다.
그 결과로서 생기는 베이스 및 에미터 절연분리구조는 제조하기 쉬우며, 셀프 어라인되어 개별적인 장치의 크기감소를 가져오는 잇점이 있다.

Description

바이폴라 트랜지스터장치 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도(A)는 본 발명의 목적과 본발명의 공정으로 제작된 상보형 바이폴라 트랜지스터장치의 구조를 나타내는 개략단면도이다.제1도(B)는 본 발명의 목적과 본 발명의 공정을 제작된 상보형 바이폴라 트랜지스터장치의 구조를 나타내는 개략단면도이다,제1도(C)는 본 발명의 목적과 본 발명의 공정을 제작된 상보형 바이폴라 트랜지스터장치의 구조를 나타내는 개략단면도이다, 제1도(D)는 본 발명의 목적과 본 발명의 공정을 제작된 상보형 바이포라 트랜재스터장치의 구조를 나타내는 개략단면도이다, 제1도(E)는 본 발명의 목적과 본 발명의 공정을 제작된 상보형 바이폴라 트랜지스터장치의 구조를 나타내는 개략단면도이다, 제1도(F)는 본 발명의 목적과 본 발명의 공정을 제작된 상보형 바이폴라 트랜지스터장치의 구조를 나타내는 개략단면도이다, 제1도(G)는 본 발명의 목적과 본 발명의 공정을 제작된 상보형 바이폴라 트랜지스터장치의 구조를 나타내는 개략단면도이다.

Claims (24)

  1. 서로 전기적으로 절연된 제1전기전도막 및 제2전기전도막과, 상기 제1전도막 및 제2전도막이 적층된 반도체기판과, 상기 제1전기전도막이 베이스전극을 이루고, 상기 제2전기전도막이 에미터전극을 이루는 제1트랜지스터와, 상기 제2전기전도막이 베이스전극을 이루고, 상기 제1전기전도막이 에미터전극을 이루는 제2트랜지스터로 구성된 것을 특징으로 하는 바이폴라 트랜지스터장치.
  2. 서로 전기적으로 분리된 제1전기전도막 및 제2전기전도막과, 상기 제1전도막내에 노출된 개구내에 형성된 상기 제2전도막의 일부분을 포함하는 제1트랜지스터와, 상기 제1전기전도막이의 외측에 위치한 상기 제2전기전도막의 일부분을 포함하는 제2트랜지스터로 구성된 것을 특징으로 하는 바이폴라 트랜지스터장치.
  3. 서로 전기적으로 분리된 제1전기전도막 및 제2전기전도막과, 상기 제1전도막으로 구성된 베이스전극과, 상기 베이스전극내에 형성된 개구내에 상기 제2전기전도막으로 구성된 메미터전극을 포함하는 제1트랜지스터와, 상기 제1전기전도막에 의해 형성된 에미터전극과, 상기 제2트랜지스터 상기 에미터전극의 외측에 상기 제2전기전도막을 형성하는 베이스전극을 포함하는 제2트랜지스터로 구성된 것을 특징으로 하는 바이폴라 트랜지스터장치.
  4. 반도체기판위에 제1절연막을 형성하는 단계와, 상기 반도체기판의 일부분을 부분적으로 노출시키기 위한 상기 제1절연막내에 제1개구를 형성하는 단계와, 상기 반도체기판과 상기 제1절연막의 노출된 표면지역의 선결된 부분위에 제1전기전도막을 형성하는 단계와, 상기 제1절연막위에 제2절연막을 형성하는 단계와, 상기 제2절연막과 상기 제1전기전도막의 일부분에 내측개구를 형성하는 단계와, 상기 제2절연막과 상기 제1전기전도막에 인접하여, 절연 사이드월을 형성하고, 상기 내측개구의 일부분 내에 절연 사이드월을 형성하는 단계와, 상기 제2절연막과 상기 절연 사이드월의 선결된 부분의 첨두에 제2전기전도막을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터장치를 제조하는 방법.
  5. 반도체기판위에 제1절연막을 형성하는 단계와, 상기 제1절연막내에 제1개구를 형성하는 단계와, 제1전기전도막을 형성하는 단계와, 제2절연막을 형성하는 단계와, 상기 제2절연막과 상기 제1전기전도막의 다층막을형성하는 단계와, 상기 제2절연막과 상기 제1전기전도막의 다층막의 일부에 내측개구를 형성하는 단계와, 상기제2절연막과 상기 제1전기전도막의 다층막의 사이드월과 상기 내측개구의 사이드월 위에 제3절연막을 형성하는 단계와, 제2전기전도막을 형성하는 단계와, 상기 제1전기전도막을 확산원으로써 사용하여 제1전기전도형의 확산층을 형성하는 단계와 상기 제2전기전도막을 확산원으로써 사용하여 제2전기전도형의 확산층을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터장치를 제조하기 위한 방법.
  6. 제5항에 있어서, 상기 제1전기전도막이 P형막을 구성하고, 상기 제2전기전도막이 N형막을 구성함에 따라서 바이폴라 트랜지스터장치를 제조하기 위한 것을 특징으로 하는 방법.
  7. 제5항에 있어서, 상기 제1전기전도막이 P형 폴리실리콘막을 구성하고, 상기 제2전기전도막이 N형 폴리실리콘막을 구성함에 따라서 바이폴라 트랜지스터장치를 제조하기 위한 것을 특징으로 하는 방법.
  8. 반도체 기판내에 제1활성영역과 제2활성영역으로 이루어진 제1트랜지스터와, 상기 반도체기판 내에 제1활성영역과 제2활성영역으로 이루어진 제2트랜지스터와, 상기 반도체기판의 상단표면위에 형성된 하단 절연층의 제1하단 절연단면부와 제2하단 절연단면부와, 각각 상기 제1 및 제2하단 절연단면부 위에 형성되는 상기 하단 절연층위에 형성된 하단 전기전도층의 제1하단 전기전도 단면부와 제2하단 전기전도 단면부와, 각각 상기 제1 및 제2하단 전기전도 단면부에 형성되며, 상기 하단 전기전도층이에 형성된 상단 절연층의 제2상단 절연단면부와, 제2상단 절연단면부와, 각각 상기 제1 및 제2상단 절연단면부에 형성되고 ,상기 제1 및 제2하단 전기전전도 단면부로부터 절연분리되며, 상기 상단 절연층위에 형성된 상단 전기전도층의 제1상단 전기전도 단면부와 제2상단 전기전도 단면부로 구성되며, 여기서 상기 하단 전기전도층의 제1하단 전기전도 단면부는 상기 제1트랜지스터의 제1전극이고, 상기 제1활성영역에 전기적으로 연결되어 있으며, 상기 상단 전기전도층의 제1상단전기전도 단면부는 상기 제1트랜지터의 제2전극이고, 상기 제1트랜지스터의 상기 제1활성영역에 전기적으로 연결되어 있으며, 상기 하단 전기전도층의 제2하단 전기전도 단면부는 상기 제2트랜지스터의 제2전극을 구성하고, 상기 제2트랜지스터의 상기 제2활성영역에 전기적으로 연결되어 있으며, 상기 상단 전기전도층의 상기 제2상단 전기전도 단면부는 상기 제2트랜지스터의 제1전극이며, 상기 제2트랜지스의 제1활성영역에 전기적으로 연결되어 있는 것을 특징으로 하는 바이폴라 트랜지스터장치.
  9. 제8항에 있어서, 각각의 젭 및 제2트랜지스터는 바이폴라 트랜지스터를 구성하며, 상기 제1트랜지스터의 제1 및 제2활성영역은 각각 상기 제1트랜지스터용 제베이스전극 및 제1에미터영역을 구성하며, 상기 제1트랜지스터의 제1 및 제2전극은 각각 상기 제1트랜지스터의 제1베이스전극 및 제1에미터전극을 구성하며,상기 제2트랜지스터의 제1 및 제2활성영역을 각각 상기 제2트랜지스터용 제2베이스전극 및 제2에미터영역을 구성하며,상기 제2트랜지스터의 제1 및 제2전극은 각각 상기 제2트랜지스터용 제2베이스전극 및 제2에미터전극을 구성하는 것을 특징으로 하는 바이폴라 트랜지스터장치.
  10. 제9항에 있어서, 상기 제1트랜지스터가 NPN트랜재스터를 구성하며, 제2트랜지스터가 PNP트랜지스터를 구성하고, 상기 제1 및 제2트랜지스터가 상보형 바이폴라장치를 형성하는 것을 특징으로 하는 바이폴라 트랜지스터장치.
  11. 제10항에 있어서, 상기 하단 및 상단 전기전도층의 한쪽이 P형 폴리실리콘층을 형성하고, 상기 하단 및 상단 전기전도층의 다른 한쪽이 N형 폴리실리콘층을 구성하는 것을 특징으로 하는 바이폴라 트랜지스터장치.
  12. 제8항에 있어서, 상기 제1하단 및 상단 전기전도 단면부의 한쪽은 그 내부에 형성된 내측개구를 구성하며, 상기 제1하단 및 상단 전기전도 단면부의 다른 한쪽은 상기 내측개구에 형성되고 상기 제1트랜지스터의 제1 및 제2활성영역의 한쪽과 인접하여 언결된 중심소구분을 구성하며, 상기 제2하단 및 상단 전기전도 단면부의 한쪽은 상기 제2하단 및 상단 전기전도 단면부의 다른쪽내에 위치되는 것을 특징으로 하는 바이폴라 트랜지스터장치.
  13. 제12항에 있어서, 상기 하단 절연층이 상기 제1하단 절연단면부는 그 내부에 제1개구가 함께 형성되어있고, 상기 하단 절연층의 상기 제2하단 절연단면부는 제2개구와 함께 형성되어 있으며, 상기 제1하단 전기전도 단면부는 상기 제1하단 절연단면부의 상기 제1개구에 형성된 하단 소구분과 상기 내측개구와 함게 형성된 하단 소구분을 구성하며, 상단 소구분은 상기 하단 절연단면부에 형성되어 있으며, 상기 제1상단 전기전도 단면부는 상기 제1하단 전기전도 단면부의 상기 내측개구내에 형성된 상기 중심 소구분과, 상기 제1하단 전기전도 단면부의 상기 하단 소구분과 상기 제1상단 전기전도 단면부의 상기 중심 소구분사이에 형성된 무전도성 사이드월에 의해 상기 제1전기전도 단면부의 상기 하단 소구분으로부터 측면으로 분리되어진 상기 중심 소구분을 구성하며, 상기 제1하단 절연단면부에 의해 외주 소구분은 상기 제1하단 전기전도 단면부의 상기 상단 소구분으로부터 수직으로 분리되며, 상기 제2하단 전기전도 단면부는 상기 제2하단 절연단면부의 상기 제2개구내에 형성된 하단 소구분을 구성하며, 상단 소구분은 상기 제2하단 절연단면부에 형성되며, 상기 제2상단 전기전도 단면부는 상기 제2트랜지스터의 상기 활성영역의 한쪽과 연결되어 있는 하단 소구분과 상기 제2하단 절연단면부에 의해 상기 제2하단 전기전도 단면부의 상기 하단 소구분으로부터 측면으로 분리된 하단 소구분을 구성하며, 상기 제2전기전도 단면부의 상기 중심 소구분과 상기 제2하단 전기전도 단면부의 상기 상단 소구분사이에 형성된 부전도성 사이드월에 의해 상기 제2하단 전기전도 단면부의 상기 상단 소구분으로부터 측면으로 분리된 중심 소구분을 구성하며, 상기 제2상단 절연단면부에 의해 상기 제2하단 전기전도 단면부의 상기 상단 소구분으로부터 수직으로 분리되는 상단 소구분을 구성하는 것을 특징으로 하는 바이폴라 트랜지스터장치.
  14. 제13항에 있어서, 상기 제1상단 전기전도 단면부는 상기 제1하단 전기전도 단면부에 의해 둘러싸여 있으며, 상기 제2하단 전기전도 단면부는 상기 제2상단 전기전도 단면부에 의해 둘러싸여 있으며, 상기 장치는 또한 상기 상단 전기전도막위에 형성된 제3절연막의 제2단면부와 제2단면부와, 상기 제3절연막위에 형성된 제3전기전도막의 제1단면부와 제2단면부와 상기 제3전기전도막의 상기 제1단면부와 전기적으로 연결된 상기 트랜지스터의 제3활성영역과, 상기 제3전기전도막의 상기 제2단면부와 연결된 상기 제2트랜지스터의 제3활성영역을 구성하는 것을 특징으로 하는 바이폴라 트랜지스터장치.
  15. 제14항에 있어서, 상기 하단 전기전도막은 제2전기전도형의 고도로 도핑된 폴리크리스탈린 반도체막을 구성하며, 상기 상단 전기전도막은 제1전기전도형의 고도로 도핑된 폴리크리스탈린 반도체막을 구성하고, 상기 제1 및 제2트랜지스터의 한쪽은 NPN트랜지스터를 구성하고, 상기 제1 및 제2트랜지스터의 다른 쪽은 PNP트랜지스터를 구성하며, 각각의 상기 제1 및 제2트랜지스터의 상기 제1, 제2 및 제3활성영역은 각각 상기 반도체기판내에 형성된 베이스, 에미터, 컬렉터영역을 구성하며, 상기 제1트랜재스터의 상기 베이스영역은 상기 제1트랜지스터의 상기 컬렉터영역내에 형성되어 있고 상기 반도체기판의 상기 상단표면으로부터 상기 제1트랜지스터의 상기 컬렉터영역내로 확장되고, 상기 제1트랜지스터의 상기 에미터영역은 상기 제1트랜지스터의 상기 베이스영역내에 형성되어 있고 상기 반도체기판의 상기 상단표면으로부터 상기 제1트랜지스터의 상기 컬렉터영역내로 확장되고, 상기 제1트랜지스터의 상기 에미터영역은 상기 제1하단 전기전도 단면부의 상기 중심소구분아래에 형성되고, 베이스 접촉영역이 상기 제1하단 전기전도 소구분의 상기 중심 소구분아래에 형성되고, 상기 제1트랜지스터의 상기 베이스영역내에 형성되며, 상기 제2트랜지스터의 상기 에미터영역은 상기 제2하단 전기전도 단면부의 상기 하단 소구분의 아래에 위치되며, 베이스 접촉영역은 상기 제2상단 전기전도 단면부의 상기 하단 소구분아래에 형성되고 상기 제2트랜지스터의 상기 베이스영역내에 형성되며, 상기 장치는 또한 상기 제1컬렉터영역내과 상기 제2전기전도형의 밑에 놓인 층 사이에 형성된 상기 제1전기전도형의 고도로 도핑된 제1매복층과, 상기 제2컬렉터영역과 상기 밑에 놓인 층 사이에 형성된 상기 제2전기전도형의 고도로 도핑된 제2매복층과, 상기 컬렉터 전극아래를 상기 제1매복층으로 확장하는 제1전기전도형의 고도로 도핑된 제1컬렉터 접촉영역과, 상기 제2컬렉터 전극아래를 상기 제2매복층으로 확장하는 상기 제2전기전도형의 고도로 도핑된 제2컬렉터 접촉영역으로 구성되는 것을 특징으로 하는 바이폴라 트랜지스터장치.
  16. 반도체기판의 상단표면위에 하단 절연막을 형성하는 단계와, 상기 하단 절연막내의 제1개구를 형성하는 단계와, 상기 하단 절연막위와 상기 제1개구내에 하단 전기전도막을 형성하는 단계와, 상기 하단 전기전도막의에 상단 절연막을 형성하는 단계와, 상기 하단 전기전도막의 제1하단 전기전도 단면부 및 상기 상단 절연막의 상단 절연단면부를 구성하는 제1다층단면부를 상기 하단 전기전도막과 상기 상단 절연막을 선택적으로 제거함으로서 형성하며, 상기 제1하단 전기전도 단면부가 상기 하단 절연막의 상기 제1개구내에서 상기 반도체기판의 상기 상단표면과 접촉되어지는 단계와, 상기 제1다층 단면부의 부전도성 사이드월을 형성하는 단계와, 상기 제1다층 단면부의에 상단 전기전도막의 제1상단 전기전도 단면부를 형성하며, 상기 하단 전기전도막의 상기 제1하단 전기전도 단면부와 상기 상단 전기전도막의 상기 상단 전기전도 단면부가 서로 상기 제1상단 절연단면부와 상기 부전도성 사이드월에 의해 전기적으로 분리되어지며, 상기 제1상단 전기전도 단면부가 상기 반도체 기판의 상기 상단표면과 접촉되어지며, 상기 제1하단 및 상단전기전도 단면부의 한쪽이 상기 제1하단 및 상단 전기전도 단면부의 다른 한쪽의 내측에 위치되는 단계로 구성되는 것을 특징으로 하는 바이폴라 트랜지스터장치를 위한 제조방법.
  17. 제16항에 있어서, 상기 제1다층단면부 형성단계는 또한 상기 제1다층단면부내에 내측개구를 형성하는 단계를 포함하며, 상기 부전도성 사이드월 형성단계는 또한 상기 내측개구와 상기 다층단면부 둘레에 제3절연막을 형성하고, 비등열적 에칭법(anisotropic etching)으로 상기 제3절연막을 선택적으로 에칭하고 상기 사이드월은 에칭되지 않은 상태로 유지하며, 상기 제1상단 전기전도 단면부 형성단계에 의해 형성된 상기 제1상단전기전도 단면부가 상기 제1다층단면부의 상기 내측개구내에 위치되게 되는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터장치를 위한 제조방법.
  18. 제17항에 있어서, 상기 제1다층단면부 형성단계는 또한 상기 하단 전기전도막과 상기 상단 절연막을 선택적으로 에칭시켜버리는 단계와, 외측 사이드월 표면에 의해 경계지워지고 상기 제1다층단면부의 내측 사이드월에 의해 명시된 내측개구내에 형성되어 있는 상기 제1단층다면부를 에칭되지 않는 상태로 유지하는 단계를 포함하며, 상기 제6단계에 의해 형성된 상기 부전도성 사이드월은 상기 제1다층단면부의 상기 외측 사이드월표면을 피복하는 외측 부전도성 사이드월과, 상기 제1다층단면부의 상기 내측 사이드월 표면을 피복하는 내측부전도성 사이드월을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터장치의 제조방법.
  19. 제18항에 있어서, 상기 제조공정이 또한 상기 제1하단 및 상단 전기전도 단면부에서 상기 반도체기판내로 각각 불순물을 확산시키는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터장치의 제조방법.
  20. 제19항에 있어서, 상기 하단 전기전도막이 제2전기전도형의 도핑된 반도체막을 구성하며, 상기 상단 전기전도막이 상기 제2전기전도형과 반대로 제1전기전도형의 도팡된 반도체막을 구성하고, 상기 불순물 확산단계가 또한 상기 제1하단 전기전도 단면부아래를 상기 반도체기판내로 확장시키는 상기 제2전기정도형의 확산영역을 형성하기 위한 열처리단계를 포함하며, 상기 제1상단 전기전도 단면부아래를 상기 반도체 기판내로 확장시키는 상기 제1전기전도형의 확산영역을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터장치의 제조방법.
  21. 제18항에 있어서, 상기 하단 절연막내의 제1개구 형성단계가 또한 상기 하단 절연막내에 상기 제1개구 및 제2개구를 형성하기 위해 에칭하는 단계를 포함하며, 상기 제1다층단면부 형성단계가 또한 상기 하단 전기전도막의 제2하단 전기전도 단면부와 상기 상단 절연막의 제2상단 절연단면부를 포함하는 제2다층단면부 형성단계를 포함하며, 상기 하단 전기전도막과 상기 상단 절연막을 선택적으로 제거시킴으로서, 상기 제2하단 전기전도 단면부가 상기 하단 절연막의 상기 제2개구내에서 상기 반도체기판의 상기 상단표면과 접촉되어 있으며, 상기 부전도성 사이드월 형성단계가 또한 상기 제2다층단면부의 부전도성 사이드월이 상기 제1다층단면부의 부전도성 사이드월과 동시에 형성되는 작용과, 상기 하단 절연막내에 상기 제2다층단면도의 외측에 위치한 외측개구를 형성하는 작용을 포함하며, 상기 제1상단 전기전도 단면부 형성단계가 또한 상기 제2다층단면부위와 상기 외측 개구내에 상기 상단 전기전도막의 제2상단 전기전도 단면부 형성작용을 포함하며, 상기 하단 전기전도막의 상기 제2하단 전기전도 단면부와 상기 상단 전기전도막의 상기 제2하단 전기전도 단면부가 상기 제2상단 절연단면부와 상기 제2다층단면부의 상기 부전도성 사이드원에 의해 서로 전기적으로 분리되어 있으며, 상기 제2하단 전기전도 단면부가 상기 상단 전가전도 단면부가 상기 하단 절연막의 상기 외측개구내에서 상기 반도체기판의 상기 상단표면과 접촉되어 있는 것을 특징으로 하는 바이폴라 트랜지스터장치의 제조방법.
  22. 제21항에 있어서, 상기 제1하단 및 상단 전기전도 단면부의 한쪽이 제1바이폴라 트랜지스터의 베이스전극을 구성하고, 상기 제1하단 및 상단 전기전도 단면부의 다른 한쪽이 상기 제1바이폴라 트랜지스터의 에미터전극을 구성하며, 상기 제2하단 및 상단 전기전도 단면부의 한쪽이 제2바이폴라 트랜지스터의 베이스전극을 구성하고, 상기 제2하단 및 상단 전기전도 단면부의 다른 한쪽이 상기 제2바이폴라 트랜지스터의 에미터전극을 구성하며, 상기 제1 및 제2바이폴라 트랜지스터의 한쪽이 NPN트랜지스터를 이루고, 상기 제1 및 제2바이폴라 트랜지스터의 다른 한쪽이 PNP트랜지스터를 이루는 것을 특징으로 하는 바이폴라 트랜지스터 장치의 제조방법.
  23. 제22항에 있어서, 상기 제조공정이 또한 상기 기판이 상기 상단표면으로부터 상기 반도체기판 내측으로 확장하는 상기 제1전기전도형의 제1컬렉터영역과, 상기 상단표면으로부터 상기 반도체기판 내측으로 확장하는 상기 제2전기전도형의 제2커렉터영역과, 상기 반도체기판의 상기 상단 표면으로부터 상기 제2컬렉터영역내로 확장하는 제1전기전도형의 제2베이스영역을 구성하기 위해 상기 하단 절연막 형성단계에 앞서 상기 반도체기판을 준비하는 단계를 포함하며, 상기 제1다층단면부 형성단계뒤에 상기 제1다층단면부의 상기 내측개구를 통해 상기 반도체기판의 상기 상단표면으로부터 상기 제1컬렉터 영역내로 확장하는 상기 제2전기전도형의 제1베이스영역 형성단계를 포함하며, 상기 제조공정이 또한 상기 제1상단 전기전도 단면부로부터 불순물을 확산시킴으로써 제1전기전도형의 제1에미터영역을 형성하는 단계와, 상기 제2하단 전기전도 단면부로부터 불순물을 확산시킴으로써 제2전기전도형의 제2에미터영역을 형성하는 단계를 포함하며, 상기 하단 전기전도막이 제2전기전도형의 도핑된 폴리크리스탈린(다결정) 반도체막이며, 상기 상단 전기전도막이 제1전기전도형의 도핑된 폴리크리스탈린(다결정) 반도체막이고, 상기 제8단계가 상기 제1하단 전기전도 단면부아래에서 상기 반도체기판 내측으로 확장하는 상기 제2전기전도형의 확산영역과, 상기 제1상단 전기전도 단면부로부터 상기 반도체기판내로 확장하는 상기 제1전기전도형의 확산영역을 형성하는 열처리공정을 포함하며, 상기 제조공정이 또한 상기 상단 전기전도막위에 형성된 최상단의 절연막위에 형성된 최상단의 전기전도막으로 제1 및 제2컬렉터전극을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터장치의 제조방법.
  24. P형 반도체기판내에 N+형 영역이 형성되는 단계와, 상기 반도체기판내에 제1P형영역이 형성되는 단계와, 상기 반도체기판위에 N형 애피텍셜층이 형성되는 단계와, 상기 반도체기판내에 형성된 상기 P+형 영역위에 상기 애피텍셜층내의 P+형 영역이 형성되는 단계와, 상기 반도체 기판내에 형성된 상기 N+형 영역위에 상기 애피텍셜층내의 N+형 영역이 형성되는 단계와, 상기 애피텍셜층의 상기 P형 영역내에 제2P+형 영역이 상기 반도체기판의 상기 제1P+형 영역에 인접하여 형성되는 단계와, 상기 애피텍셜층의 선결된 부분과, 상기 애피텍셜층의 상기 N+형 영역과, 상기 애피텍셜층의 상기 P형 영역과, 상기 제2P+형 영역을 선택적으로 제거하는 단계와, 상기 P형 영역의 노출된 상단부분내에 베이스층을 형성하는 단계와, 실질적으로 상기 애피텍셜층과 상기 P+형 기판의 외부 가장자리를 향한 위치에 P+형 절연벽을 형성하는 단계와, 상기 제1N+형층과 상기 제2N+형 영역과 상기 베이스층 및 제2P+형 영역의 상기 노출된 표면부분의 상기 제1절연층의 첨두에 제2절연층을 형성하는 단계와, 상기 애피텍셜층과 상기 베이스층의 선결된 부분을 노출시키기 위해 상기 제2절연층의 일부를 선택적으로 제거하는 단계와, 상기 애피텍셜층가 상기 베이스층의 상기 노출부와 제2절연층위에 제1전기 전도층을 형성하는 단계와, 상기 제1전기전도층의 첨두에 제3절연층을 형성하는 단계와, 상기 제1전기전도층의 제1단면부와 상기 제3절연층의 제1단면부를 구성하는 제1구조와, 제1전기전도층의 제2단면부와 제3절연층의 제2단면부를 구성하는 제2구조를 형성하기 위해 상기 제1전기전도층과 상기 제3절연층의 선결된 부분을 선택적으로 제거하는 단계를 포함하며, 상기 제1전도층의 제1단면부가 상기 애피텍셜층에 전기적으로 연결되고, 상기 제1전기전도층의 제2단면부가 상기 베이스층에 전기적으로 연결되고, 상기 베이층과 상기 N+형 영역과 상기 P+형 영역의 선결된 부분을 노출시키기 위해 상기 제2절연층의 선결된 부분을 선택적으로 제거하는 단계와, 상기 애피텍셜층의 상기 노출부위에 확산층을 형성하는 단계와, 상기 제1전기전도층과 상기 제3절연층의 상기 제1 및 제2단면부에 인접하여 사이드월 스페이스층을 형성하는 단계와, 상기 제1절연층과 상기 N+형 영역과 상기 P+형 영역과 상기 사이드월 스페이스층과 상기 제3절연층의 상기 노출부의 첨두에 제2전기전도층을 형성하는 단계와, 상기 제3절연층의 상기 제1단면부의 첨두에 상기 제2전기전도층의 제1단면부를 형성하고, 또 상기 제3절연층의 상기 제2단면부의 첨두에 상기 제2전기전도층의 그 단면부를 형성시키기 위해 상기 제2전기전도층의 선결된 부분을 선택적으로 제거하는 단계를 포함하며, 상기 제2전기전도층의 제1단면부가 상기 애피텍셜층의 상기 확산층에 전기적으로 연결되어 있으며, 상기 제2전기전도층의 제2단면부가 상기 애피텍셜층의 상기 P형영역의 상기 베이스층에 전기적으로 연결되어 있는 것을 특징으로 하여 구성되는 바이폴라 트랜지스터장치를 제조하기 위한 방법.
    ※참고사항:최초출원 내용에 의하여 공개하는 것임.
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