KR950702748A - Dram 셀용 기억 캐패시터 제조방법(process for producing storage capacitors for dram cells) - Google Patents
Dram 셀용 기억 캐패시터 제조방법(process for producing storage capacitors for dram cells)Info
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Abstract
DRAM셀용 기억 캐패시터를 제조하기 위하여 기억 노드 배열(91)의 네가티브 패턴에 따라 증작된 SiO2의 모형 (81)은 SiO2와 폴리 실리콘의 보조층을 이용하여 형성된다. 상기 기억 노드(91)는 모형(81)의 측벽과 모형(81)의 내측 영역을 도포하며 모형(81)의 표면이 그 상부영역에서 노출되는 방식으로 전체 표면에 대하여 도핑된 폴리실리콘 층을 증착하여 구성함에 의하여 형성된다. 모형(81)을 제거한후, 기억 유전체와 셀 플레이트를 형성한다. 상기 방법은 스택크드 캐패시터 DRAM셀의 제조에 이용될 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 SiO2에 대한 전체 영역에 대하여 표면을 제공하는 기판에 대한 단면도.
제2도는 제1보조층을 증착한 후 기판의 도면.
제3도는 제2보조층을 증착한 후 기판의 도면.
Claims (10)
- DRAM셀용 기억 캐패시터 제조 방법에 있어서, 폴리 실리콘의 제1보조층(4)은 SiO2에 대한 전체 표면에 대하여 제공된 기판(1)의 전체 펴면에 대하여 증착되고, 제1보조층(4)은 기억 캐패시터의 배열에 따라 구성되므로 인접한 기억 캐패시터의 기억 노드(91)간에 각각의 경우에서 연장되는 개구부(6)를 가지고, SiO2의 제2보조층(8)은 전체 표면에 대하여 증착되는바, 이러한 방법에서 제1보조층(4)의 개구부(6)는 SiO2로 충전되고, 제2보조층(8)이 제1보조층(4)에 대하여 선택적으로 백-에칭되므로 제1보조층(4)의 표면은 노출되며 SiO2의 모형(81)은 개구부(6)의 좌측 뒤에 있고, 제1보조층(4)은 SiO2에 대하여 선택적으로 완전히 제거되고, 도핑된 폴리 실리콘층(9)은, 모형(81)의 내측 영역과 모형(81)의 측벽이 기억 노드로 도포되며 모형(81)의 표면은 각각의 경우에 모형(81)의 상부 영역에서 노출되는 것과 같은 방식으로 기억 노드(91)를 형성하도록 구성하며 전체 표면에 대하여 증착되고, -모형(81)은 기억 노드(91)에 대하여 선택적으로 제거되고, -기억 유전체(11)은 전체 표면에 대하여 만들어지며 전도성 층은 셀 플레이트(12)로서 만들어지는 것을 특징으로 하는 DRAM셀용 기억 캐패시터 제조 방법.
- 제1항에 있어서, 기억 노드(91)를 형성하기 위하여 도핑된 폴리실리콘층(9)의 증착에 앞서, 기판(1)의 표면에서 SiO2(3)에서 증착된 전기적 전도성 구조(2)와 접속된 기억 노드(91)를 경유하며 기판(1)의 접촉 홀의 표면의 SiO2(3)에서 개구되는 것을 특징으로 하는 DRAM셀용 기억 캐패시터 제조 방법.
- 제1항 또는 제2항에 있어서, 기억 노드(91)를 형성하기 위한 도핑된 폴리 실리콘층(5)의 증착후에 포토레지스터층은 도핑된 폴리 실리콘층(9)을 완전히 도포하도록 중착되고, -포토 레지스터층은 도핑된 폴리 실리콘층(9)에 도포된 모형(81)의 상부부분만이 노출되도록 개발 및 백-에칭되고, -비등방성 건식 에칭방법에서, 도핑된 폴리 실리콘층(5)은 SiO2에 대하여 선택적으로 구성하는바, 이러한 방법에서 모형의 수평영역은 노출되는 것을 특징으로 하는 DRAM셀용 기억 캐패시터 제조 방법.
- 제1항 내지 제3항중 어느 한 항에 있어서, -제2보조층(8)의 증착전에 제1보조층(4)을 구성한후 Si3N4층(7)은 제1보조층(4)에서 개구부(6)의 폭의 반보다 더 얇게 증착되고, -제2보조층(8)의 백-에칭동안에 Si3N4층의 표면은 제1보조층(4)의 영역에서 노출되고, -Si3N4에칭 방법은 폴리 실리콘에 대하여 선택적으로 실행되는바, 이러한 방법에서 제1보조층(4)의 표면은 노출되고, -기억 노드(91)를 형성한후 모형(81)은 Si3N4에 대하여 선택되는 SiO2에칭 방법에 의하여 제거되고, -Si3N4에칭 방법은 그후에 실리콘에 대하여 선택적으로 실행되는바, 이러한 방법은 나머지 Si3N4층(7)을 제거하는 것을 특징으로 하는 DRAM셀용 기억 캐패시터 제조 방법.
- 제1항 내지 제4항중 어느 한 항에 있어서, 제1보조층(4)은 건식 에칭 방법에서 포토레지스터 마스크(5)를 이용하여 구성되는 것을 특징으로 하는 DRAM셀용 기억 캐패시터 제조 방법.
- 제1항 내지 제5항중 어느 한 항에 있어서, 제2보조층(8)은 일정한 증착에 의하여 형성되는 것을 특징으로 하는 DRAM셀용 기억 캐패시터 제조 방법.
- 제1항 내지 제6항중 어느 한 항에 있어서, 기억 유전체(11)는 열 SiO2, Si3N4와 열 SiO2의 다중층으로 형성되는 것을 특징으로 하는 DRAM셀용 기억 캐패시터 제조 방법.
- 제1항 내지 제7항중 어느 한 항에 있어서, 셀 플레이트(12)는 도핑된 폴리 실리콘으로 부터 형성되는 것을 특징으로 하는 DRAM셀용 기억 캐패시터 제조 방법.
- 제1항 내지 제8항중 어느 한 항에 있어서, 제1보조층(4)을 증착하기에 앞서, 스택크드 캐패시터 DRAM셀용 비트라인및 워드라인을 가지는 트랜지스터를 기판에서 만드는 것을 특징으로 하는 DRAM셀용 기억 캐패시터 제조 방법.
- ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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