KR930009022A - 반도체장치의 층간접속방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 제1도전층상에 제2도전층이 씌어진 형태로 형성된 하부 도전층, 상기 하부도전층상의 층간절연층이 형성된 접촉장, 및 상기 접촉창을 통해 하부도전층과 연결되는 상부 도전층으로 구성된 반도체장치의 층접속구조를 제조하는데 있어서, 상기 접촉창을 형성하기 위한 공정은, 제1에칭가스를 사용하여 접촉창이 형성될 영역의 상기 층간절연층을 제거하는 제1공정, 및 제2에칭가스를 사용하여 접촉창이 형성될 영역의 상기 제2도전층을 제거하는 제2공정으로 진행되는 것을 특징으로 하는 반도체장치의 층간접속방법을 제공한다. 따라서, 접촉창내에 비휘발성 혼합물이 생성되는 것을 방지하여 접촉저항을 균일하게 하였을 뿐만 아니라, 하부도전층의 표면상태를 고르게 함으로써 소자의 신뢰성을 향상시켰다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2C도는 본 발명의 방법에 의한 반도체장치의 층간접속 방법을 설명하기 위한 단면도들.
Claims (25)
- 제1도전층상에 제2도전층이 씌어진 형태로 형성된 하부도전층, 상기 하부도전층 상의 층간절연층에 형성된 접촉장, 및 상기 접촉창을 통해 하부도전층과 연결되는 상부도전층으로 구성된 반도체장치의 층간접속구조를 제조하는데 있어서, 상기 접촉창을 형성하기 위한 공정은, 제1에칭가스를 사용하여 접촉창이 형성될 영역의 상기 층간절연층을 제거하는 제1공정; 및 제2에칭가스를 사용하여 접촉창이 형성될 영역의 상기 제2도전층을 제거하는 제2공정으로 진행되는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제1항에 있어서, 상기 제1도전층을 구성하는 물질로, 알루미늄합금이나 순수알루미늄중 어느 한 물질을 사용하는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제1항에 있어서, 상기 제2도전층을 구성하는 물질로, 반사율이 낮은 물질을 사용하는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제3항에 있어서, 제2도전층을 구성하는 상기 물질로 티타늄 나이트라이드를 사용하는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제4항에 있어서, 제2도전층을 구성하는 상기 물질은 300Å~600Å 정도의 두께로 형성되는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제1항에 있어서, 상기 제1에칭가스로 불소계 혼합기체를 사용하는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제6항에 있어서, 상기불소계 혼합기체로 CHF3/CF4/He 혼합기체 또는 CH4/CHF3/O3혼합기체중 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제1항에 있어서, 상기 제2에칭가스로 상기 제1도전층을 구성하는 물질과 결합하였을때 비휘발성 혼합물을 생성하지 않는 가스를 사용하는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제8항에 있어서, 상기 제2에칭가스로 염소계 혼합기체를 사용하는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제9항에 있어서, 상기 염소계 혼합기체로 BCl3/Cl2/He 혼합기체를 사용하는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제1항에 있어서, 층간절연층을 제거하는 상기 제1공정은, 상기 제2도전층이 소정의 두께로 제거될때까지 계속 진행되는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제11항에 있어서, 상기 소정의 두께는, 초기 제2도전층의 두께의 50% 미만인 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제1항에 있어서, 제2도전층을 제거하는 상기 제2공정은, 상기 제1도전층이 소정의 두께로 제거될때까지 계속 진행되는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제13항에 있어서, 상기 소정의 두께는 약 200Å~500Å 정도인 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제1항에 있어서, 상기 제1공정 및 제2공정은 멀티챔버(multi-chamber)로 진행되는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제1항에 있어서, 상기 제1공정은, 상기 층간절연층, 제1도전층 및 제2도전층을 구성하는 물질들 중 어느 한 물질의 식각율을 1로 했을때, 상기 어느 한 물질을 제외한 다른 물질들은 0.7~1.3 정도의 식각율로 제거되도록 BCl3/Cl3의 비율, 가스압력 및 RF 파워등을 조절하여 진행하는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 하부도전층, 접촉창 및 상부도전층으로 구성되는 반도체장치의 층간접속구조를 형성하는데 있어서, 반도체기판에 알루미늄합금이나 순수알루미늄으로된 제1도전층을 형성하는 공정; 상기 제1도전층 전면에 반사율이 낮은 물질로 된 제2도전층을 형성하는 공정; 상기 제1 및 제2도전층을 패터닝함으로써 상기 하부도전층을 형성하는 공정; 결과물전면에 절연물질을 도포함으로써 층간절연층을 형성하는 공정; 불소계 혼합기체를 사용하여 상기 하부도전층 상의 층간절연층을 부분적으로 제거함으로써 상기 접촉창을 형성하는 공정; 염소계 혼합기체를 사용하여 상기 접촉창을 통해 표면으로 노출된 제2도전층을 제거하는 공정; 및 결과물전면에 제3도전층을 증착/패터닝함으로써 상기 상부도전층을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제17항에 있어서, 상기 제2도전층을 구성하는 물질로 티타늄 나이트라이드를 사용하는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제17항에 있어서, 상기 불소계 혼합기체는 CHF3/CF4/He 혼합기체 또는 CH4/CHF3/O3혼합기체중 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제17항에 있어서, 상기 염소계 혼합기체로 BCl3/Cl2/He 혼합기체를 사용하는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제17항에 있어서, 층간절연층을 부분적으로 제거함으로써 접촉창을 형성하는 상기 공정은, 상기 제2도전층이 정의 두께로 제거될때까지 계속 진행되는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제21항에 있어서, 상기 소정의 두께는 초기 제2도전층 두께의 50% 미만인 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제17항에 있어서, 접촉창을 통해 표면으로 노출된 제2도전층을 제거하는 상기 공정은, 상기 제1도전층이 소정의 두께로 제거될때까지 계속 진행되는 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제23항에 있어서, 상기 소정의 두께는 약 200Å~500Å 정도인 것을 특징으로 하는 반도체장치의 층간접속방법.
- 제23항에 있어서, 제2도전층을 제거하는 상기 공정은, 상기 층간절연층, 제1도전층 및 제2도전층을 구성하는 물질들 중 어느 한 물질을 식각율을 1로 했을 때, 상기 어느 한 물질을 제외한 다른 물질들은 0.7~1.3 정도의 식각율로 제거되도록 BCl3/Cl2의 비율, 가스압력 및 RF 파워등을 조절하여 진행하는 것을 특징으로 하는 반도체장치의 층간접속방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (5)
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---|---|---|---|
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GB9124550A GB2260643B (en) | 1991-10-16 | 1991-11-20 | Method for interconnecting layers in a semiconductor device |
JP3309268A JPH07101708B2 (ja) | 1991-10-16 | 1991-11-25 | 半導体装置の層間接続方法 |
DE4139462A DE4139462C2 (de) | 1991-10-16 | 1991-11-29 | Verfahren zur Verbindung von Schichten in einer Halbleitervorrichtung |
US07/803,448 US5234864A (en) | 1991-10-16 | 1991-12-06 | Method for interconnecting layers in a semiconductor device using two etching gases |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100432146B1 (ko) * | 1995-03-31 | 2004-08-30 | 소니 가부시끼 가이샤 | 알루미늄계금속막의에칭방법 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3146561B2 (ja) * | 1991-06-24 | 2001-03-19 | 株式会社デンソー | 半導体装置の製造方法 |
JP2755035B2 (ja) * | 1992-03-28 | 1998-05-20 | ヤマハ株式会社 | 多層配線形成法 |
US5486492A (en) * | 1992-10-30 | 1996-01-23 | Kawasaki Steel Corporation | Method of forming multilayered wiring structure in semiconductor device |
EP0608628A3 (en) * | 1992-12-25 | 1995-01-18 | Kawasaki Steel Co | Method for manufacturing a semiconductor device having a multi-layer interconnection structure. |
JPH07201986A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
US5514247A (en) * | 1994-07-08 | 1996-05-07 | Applied Materials, Inc. | Process for plasma etching of vias |
US5892282A (en) * | 1995-05-31 | 1999-04-06 | Texas Instruments Incorporated | Barrier-less plug structure |
KR100424835B1 (ko) * | 1995-05-31 | 2004-06-26 | 텍사스 인스트루먼츠 인코포레이티드 | 장벽을갖지않는반도체구조및이러한구조에서의금속간접속형성방법 |
US5882086A (en) * | 1997-03-24 | 1999-03-16 | Bremner; Clifford P. | Floating head cutter mechanism for removing traffic markings |
US5935876A (en) * | 1997-06-10 | 1999-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Via structure using a composite dielectric layer |
US6271117B1 (en) * | 1997-06-23 | 2001-08-07 | Vanguard International Semiconductor Corporation | Process for a nail shaped landing pad plug |
US6127276A (en) * | 1998-06-02 | 2000-10-03 | United Microelectronics Corp | Method of formation for a via opening |
US6277757B1 (en) * | 1999-06-01 | 2001-08-21 | Winbond Electronics Corp. | Methods to modify wet by dry etched via profile |
US20080213991A1 (en) * | 2007-03-02 | 2008-09-04 | Airdio Wireless Inc. | Method of forming plugs |
AU2013202805B2 (en) | 2013-03-14 | 2015-07-16 | Gen-Probe Incorporated | System and method for extending the capabilities of a diagnostic analyzer |
JP2014232788A (ja) * | 2013-05-29 | 2014-12-11 | 豊田合成株式会社 | 電極、mis型半導体装置および電極の製造方法 |
WO2018160979A1 (en) | 2017-03-03 | 2018-09-07 | Gen-Probe Incorporated | Evaporation-limiting inserts for reagent containers and related methods of use |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4325984B2 (en) * | 1980-07-28 | 1998-03-03 | Fairchild Camera & Inst | Plasma passivation technique for the prevention of post-etch corrosion of plasma-etched aluminum films |
JPS5916978A (ja) * | 1982-07-20 | 1984-01-28 | Tokyo Denshi Kagaku Kabushiki | 金属被膜の選択的エツチング方法 |
US4412885A (en) * | 1982-11-03 | 1983-11-01 | Applied Materials, Inc. | Materials and methods for plasma etching of aluminum and aluminum alloys |
JPH061769B2 (ja) * | 1983-08-10 | 1994-01-05 | 株式会社日立製作所 | アルミナ膜のパターニング方法 |
US4717449A (en) * | 1984-04-25 | 1988-01-05 | Honeywell Inc. | Dielectric barrier material |
JPS61147532A (ja) * | 1984-12-21 | 1986-07-05 | Toshiba Corp | 反応性イオンエツチング方法 |
FR2598256B1 (fr) * | 1986-04-30 | 1988-07-08 | Thomson Csf | Procede de gravure seche selective de couches de materiaux semi-conducteurs iii-v, et transistor obtenu par ce procede. |
DE3615519A1 (de) * | 1986-05-07 | 1987-11-12 | Siemens Ag | Verfahren zum erzeugen von kontaktloechern mit abgeschraegten flanken in zwischenoxidschichten |
JPS63104425A (ja) * | 1986-10-09 | 1988-05-09 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | バイアの形成方法 |
EP0282820A1 (de) * | 1987-03-13 | 1988-09-21 | Siemens Aktiengesellschaft | Verfahren zum Erzeugen von Kontaktlöchern mit abgeschrägten Flanken in Zwischenoxidschichten |
US4981550A (en) * | 1987-09-25 | 1991-01-01 | At&T Bell Laboratories | Semiconductor device having tungsten plugs |
JPH02140923A (ja) * | 1988-11-22 | 1990-05-30 | Oki Electric Ind Co Ltd | アルミニウム合金膜のエッチング方法 |
JPH02237135A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2695960B2 (ja) * | 1989-03-10 | 1998-01-14 | 株式会社日立製作所 | 試料処理方法 |
JPH02270347A (ja) * | 1989-04-11 | 1990-11-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH03120827A (ja) * | 1989-10-04 | 1991-05-23 | Sony Corp | エツチング方法 |
JPH04266022A (ja) * | 1991-02-21 | 1992-09-22 | Sony Corp | 半導体装置の製法 |
-
1991
- 1991-10-16 KR KR1019910018232A patent/KR940008323B1/ko not_active IP Right Cessation
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100432146B1 (ko) * | 1995-03-31 | 2004-08-30 | 소니 가부시끼 가이샤 | 알루미늄계금속막의에칭방법 |
Also Published As
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GB2260643A (en) | 1993-04-21 |
GB9124550D0 (en) | 1992-01-08 |
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