JPH04266022A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH04266022A JPH04266022A JP2748591A JP2748591A JPH04266022A JP H04266022 A JPH04266022 A JP H04266022A JP 2748591 A JP2748591 A JP 2748591A JP 2748591 A JP2748591 A JP 2748591A JP H04266022 A JPH04266022 A JP H04266022A
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Landscapes
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、超ＬＳＩ等の半導体装
置の製法に関し、特に金属クラウンの発生しないコンタ
クトホールの形成に係わる。
置の製法に関し、特に金属クラウンの発生しないコンタ
クトホールの形成に係わる。
【０００２】
【従来の技術】半導体集積回路の製造プロセス、特に超
ＬＳＩ製造プロセスではパターン寸法が益々細くなり、
ドライエッチングによる加工精度も以前より厳しくなっ
てきている。リソグラフィー技術においても下地の段差
が大きいとコンタクトホールを形成する際のパターニン
グが困難になる等の問題があり、平坦化又は平滑化（以
後、総称して平坦化という）処理が必須となってきてい
る。通常、平坦化は、段差を有する表面上にレジスト膜
を塗布形成し、エッチバックして行われる。そして、配
線の接続は、このように平坦化した表面にレジストマス
クを形成し、ドライエッチング例えばＲＩＥ（反応性イ
オンエッチング）によってコンタクトホールを形成し、
次いで、コンタクトホールを含んで全面に配線材料を蒸
着等により形成し（例えばＡｌ膜を形成するか、或はブ
ランケットタングステン（Ｗ）を形成しエッチバックし
て又は選択タングステンＣＶＤによりコンタクトホール
内にタングステン埋込み層を形成してからＡｌ膜を全面
に形成し）、その後、パターニングして下地導電膜、例
えばＡｌ（又はＡｌ合金）膜に接続する上層配線を形成
するようになされる。
ＬＳＩ製造プロセスではパターン寸法が益々細くなり、
ドライエッチングによる加工精度も以前より厳しくなっ
てきている。リソグラフィー技術においても下地の段差
が大きいとコンタクトホールを形成する際のパターニン
グが困難になる等の問題があり、平坦化又は平滑化（以
後、総称して平坦化という）処理が必須となってきてい
る。通常、平坦化は、段差を有する表面上にレジスト膜
を塗布形成し、エッチバックして行われる。そして、配
線の接続は、このように平坦化した表面にレジストマス
クを形成し、ドライエッチング例えばＲＩＥ（反応性イ
オンエッチング）によってコンタクトホールを形成し、
次いで、コンタクトホールを含んで全面に配線材料を蒸
着等により形成し（例えばＡｌ膜を形成するか、或はブ
ランケットタングステン（Ｗ）を形成しエッチバックし
て又は選択タングステンＣＶＤによりコンタクトホール
内にタングステン埋込み層を形成してからＡｌ膜を全面
に形成し）、その後、パターニングして下地導電膜、例
えばＡｌ（又はＡｌ合金）膜に接続する上層配線を形成
するようになされる。
【０００３】
【発明が解決しようとする課題】しかし乍ら、上述の平
坦化により、ドライエッチングで新たな問題点が発生し
つつある。例えばＲＩＥでは、反応性イオンの入射エネ
ルギーを利用している為、オーバーエッチング時の下地
金属膜のスパッタが問題となる。即ち、図７Ａに示すよ
うに、素子が形成された半導体基板１上にＳｉＯ２ 等
の絶縁膜２、下地Ａｌ（又はＡｌ−Ｓｉ等のＡｌ合金）
膜３、例えばプラズマＣＶＤによるＳｉＮ膜等の絶縁膜
４が順次形成され、平坦化後、レジストマスク５を介し
てＲＩＥによって絶縁膜４にコンタクトホール６を形成
すると、オーバーエッチング時に下地Ａｌ（又はＡｌ合
金）膜３がスパッタされ、蒸発、発散してホール内壁面
にＡｌクラウンと呼ばれるＡｌ被着物７が形成される。 このＡｌクラウン７は、ひどい場合には図７Ｂに示すよ
うにレジストマスク５を除去しても残り、爾後の配線プ
ロセスに支障を来すものである。
坦化により、ドライエッチングで新たな問題点が発生し
つつある。例えばＲＩＥでは、反応性イオンの入射エネ
ルギーを利用している為、オーバーエッチング時の下地
金属膜のスパッタが問題となる。即ち、図７Ａに示すよ
うに、素子が形成された半導体基板１上にＳｉＯ２ 等
の絶縁膜２、下地Ａｌ（又はＡｌ−Ｓｉ等のＡｌ合金）
膜３、例えばプラズマＣＶＤによるＳｉＮ膜等の絶縁膜
４が順次形成され、平坦化後、レジストマスク５を介し
てＲＩＥによって絶縁膜４にコンタクトホール６を形成
すると、オーバーエッチング時に下地Ａｌ（又はＡｌ合
金）膜３がスパッタされ、蒸発、発散してホール内壁面
にＡｌクラウンと呼ばれるＡｌ被着物７が形成される。 このＡｌクラウン７は、ひどい場合には図７Ｂに示すよ
うにレジストマスク５を除去しても残り、爾後の配線プ
ロセスに支障を来すものである。
【０００４】このＡｌクラウン７はオーバーエッチング
を減少させると、少なくなるが、図８に示すように平坦
化後に、段差上部のＡｌ（又はＡｌ合金）膜パターン３
Ａと段差下部のＡｌ（又はＡｌ合金）膜パターン３Ｂに
達するコンタクトホール６Ａ及び６Ｂを同時にＲＩＥで
形成すると、加工する絶縁膜４の膜厚が異なるために、
浅いコンタクトホール６Ａほど過剰なオーバーエッチン
グとなり、浅いコンタクトホール６ＡでのＡｌクラウン
７の発生は防止できない。
を減少させると、少なくなるが、図８に示すように平坦
化後に、段差上部のＡｌ（又はＡｌ合金）膜パターン３
Ａと段差下部のＡｌ（又はＡｌ合金）膜パターン３Ｂに
達するコンタクトホール６Ａ及び６Ｂを同時にＲＩＥで
形成すると、加工する絶縁膜４の膜厚が異なるために、
浅いコンタクトホール６Ａほど過剰なオーバーエッチン
グとなり、浅いコンタクトホール６ＡでのＡｌクラウン
７の発生は防止できない。
【０００５】特に、ＲＩＥによるコンタクトホール６の
形成ではイオン性（即ち反応性イオンの入射エネルギー
）が強いほど高精度のコンタクトホールが得られるが、
反面、イオン性が強いためにＡｌクラウンが発生する。 また、このようなＡｌクラウン７は、程度が軽ければ、
レジストマスク５の除去時、又は後処理時に偶然除去さ
れる事もあるが、除去されたＡｌクラウン７はダストと
なり、半導体装置製造に悪影響を及ぼすものである。こ
のように、Ａｌクラウン７の問題は、平坦化等で加工す
る絶縁膜４の膜厚が場所によって異なる場合、本質的に
発生するもので、その解決法が望まれていた。
形成ではイオン性（即ち反応性イオンの入射エネルギー
）が強いほど高精度のコンタクトホールが得られるが、
反面、イオン性が強いためにＡｌクラウンが発生する。 また、このようなＡｌクラウン７は、程度が軽ければ、
レジストマスク５の除去時、又は後処理時に偶然除去さ
れる事もあるが、除去されたＡｌクラウン７はダストと
なり、半導体装置製造に悪影響を及ぼすものである。こ
のように、Ａｌクラウン７の問題は、平坦化等で加工す
る絶縁膜４の膜厚が場所によって異なる場合、本質的に
発生するもので、その解決法が望まれていた。
【０００６】一方、図９に示すように、リソグラフィー
工程での露光時に下地Ａｌ面からの反射を防止して精度
のよい露光パターンを得るために、Ａｌ（又はＡｌ合金
）膜３上に反射防止膜となる非晶質シリコン膜８を形成
する方法が知られているが、この非晶質シリコン膜８を
利用してドライエッチング時のスパッタを防ぎＡｌクラ
ウン発生を防止する方法が考えられるが、この場合、爾
後の熱処理工程で非晶質シリコンがＡｌと相互溶解し、
Ｓｉノジュール発生の原因となりやすく、直ちに利用で
きない。
工程での露光時に下地Ａｌ面からの反射を防止して精度
のよい露光パターンを得るために、Ａｌ（又はＡｌ合金
）膜３上に反射防止膜となる非晶質シリコン膜８を形成
する方法が知られているが、この非晶質シリコン膜８を
利用してドライエッチング時のスパッタを防ぎＡｌクラ
ウン発生を防止する方法が考えられるが、この場合、爾
後の熱処理工程で非晶質シリコンがＡｌと相互溶解し、
Ｓｉノジュール発生の原因となりやすく、直ちに利用で
きない。
【０００７】本発明は、上述の点に鑑み、所謂金属クラ
ウンのないコンタクトホールの形成を可能にした半導体
装置の製法を提供するものである。
ウンのないコンタクトホールの形成を可能にした半導体
装置の製法を提供するものである。
【０００８】
【課題を解決するための手段】本発明は、下地金属膜１
３のコンタクト部に対応する部分上に選択的にスパッタ
防止膜１４を形成する工程と、スパッタ防止膜１４を含
む全面上に絶縁膜１６を形成する工程と、絶縁膜１６に
ドライエッチングによりコンタクトホール１８を形成す
る工程を有することを特徴とする。
３のコンタクト部に対応する部分上に選択的にスパッタ
防止膜１４を形成する工程と、スパッタ防止膜１４を含
む全面上に絶縁膜１６を形成する工程と、絶縁膜１６に
ドライエッチングによりコンタクトホール１８を形成す
る工程を有することを特徴とする。
【０００９】
【作用】本発明は、下地金属膜１３のコンタクト部に対
応する部分上に選択的にスパッタ防止膜１４を形成する
ので、ドライエッチングにより絶縁膜１６にコンタクト
ホール１８を形成する際に、スパッタ防止膜１４で下地
金属膜１３のスパッタが防止され、金属クラウンの発生
が阻止される。また、スパッタ防止膜１４はコンタクト
部に対応する部分のみに形成されるので、或は必要に応
じてその後、コンタクト部のスパッタ防止膜が除去され
ることにより、スパッタ防止膜１４の量は少なく、爾後
の熱処理でのスパッタ防止膜と下地金属膜との相互溶解
による悪影響は低減される。
応する部分上に選択的にスパッタ防止膜１４を形成する
ので、ドライエッチングにより絶縁膜１６にコンタクト
ホール１８を形成する際に、スパッタ防止膜１４で下地
金属膜１３のスパッタが防止され、金属クラウンの発生
が阻止される。また、スパッタ防止膜１４はコンタクト
部に対応する部分のみに形成されるので、或は必要に応
じてその後、コンタクト部のスパッタ防止膜が除去され
ることにより、スパッタ防止膜１４の量は少なく、爾後
の熱処理でのスパッタ防止膜と下地金属膜との相互溶解
による悪影響は低減される。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１１】本例においては、図１Ａに示すように素子
が形成された半導体基板１１上に絶縁膜１２を介して下
地配線となるＡｌ（又はＡｌ合金）膜１３を形成すると
共に、このＡｌ（又はＡｌ合金）膜１３上にスパッタ防
止膜として例えば厚さ３００Å程度の非晶質シリコン膜
１４を被着形成し、所定パターンのレジストマスクを介
して例えばＲＩＥ等のドライエッチングにより非晶質シ
リコン膜１４及びＡｌ（又はＡｌ合金）膜１３を選択エ
ッチングしてＡｌ（又はＡｌ合金）膜１３による下地配
線を形成する。しかる後、同図示のようにコンタクト部
に対応する部分の非晶質シリコン膜１４上にレジストマ
スク１５を形成する。
が形成された半導体基板１１上に絶縁膜１２を介して下
地配線となるＡｌ（又はＡｌ合金）膜１３を形成すると
共に、このＡｌ（又はＡｌ合金）膜１３上にスパッタ防
止膜として例えば厚さ３００Å程度の非晶質シリコン膜
１４を被着形成し、所定パターンのレジストマスクを介
して例えばＲＩＥ等のドライエッチングにより非晶質シ
リコン膜１４及びＡｌ（又はＡｌ合金）膜１３を選択エ
ッチングしてＡｌ（又はＡｌ合金）膜１３による下地配
線を形成する。しかる後、同図示のようにコンタクト部
に対応する部分の非晶質シリコン膜１４上にレジストマ
スク１５を形成する。
【００１２】次に、レジストマスク１５を介して、以下
の条件によって非晶質シリコン膜１４を選択エッチング
して図１Ｂに示すようにコンタクト部上にのみ残す。エ
ッチング条件としては、反応ガスとしてＣＦ４ ：Ｏ２
を７０ＳＣＣＭ：５ＳＣＣＭの流量比で供給し、圧力
５０ｍＴｏｒｒ、電力６００Ｗに設定して行う。その後
、例えばＣＶＤＳｉＯ２ 膜等による絶縁膜１６を形成
し、絶縁膜１６上にコンタクトホール形成用のレジスト
マスク１７を形成する。ここでは、図示せざるも表面の
段差を平坦化するために、レジスト膜を塗布形成した後
、エッチバックが行われ、絶縁膜１６が平坦化されてい
る。
の条件によって非晶質シリコン膜１４を選択エッチング
して図１Ｂに示すようにコンタクト部上にのみ残す。エ
ッチング条件としては、反応ガスとしてＣＦ４ ：Ｏ２
を７０ＳＣＣＭ：５ＳＣＣＭの流量比で供給し、圧力
５０ｍＴｏｒｒ、電力６００Ｗに設定して行う。その後
、例えばＣＶＤＳｉＯ２ 膜等による絶縁膜１６を形成
し、絶縁膜１６上にコンタクトホール形成用のレジスト
マスク１７を形成する。ここでは、図示せざるも表面の
段差を平坦化するために、レジスト膜を塗布形成した後
、エッチバックが行われ、絶縁膜１６が平坦化されてい
る。
【００１３】次に、図２Ｃに示すようにレジストマスク
１７を介して例えばＲＩＥ等により絶縁膜１６を選択エ
ッチングし、コンタクトホール１８を形成する。このＲ
ＩＥでは、絶縁膜１６としてＣＶＤＳｉＯ２ 膜を用い
た場合には、反応ガスとしてＣＨＦ３ ：Ｏ２ を７５
ＳＣＣＭ：８ＳＣＣＭの流量比で供給し、圧力を５０ｍ
Ｔｏｒｒ、電力を０．５Ｗ／ｃｍ２ に設定する。通常
、この条件ではＳｉに対して選択比が高いので（１０程
度以上）、エッチングが非晶質シリコン膜１４上で止ま
る。 従って、下地配線のＡｌ（又はＡｌ合金）膜１３はプラ
ズマに晒されずスパッタによるＡｌクラウンは原理的に
発生しない。
１７を介して例えばＲＩＥ等により絶縁膜１６を選択エ
ッチングし、コンタクトホール１８を形成する。このＲ
ＩＥでは、絶縁膜１６としてＣＶＤＳｉＯ２ 膜を用い
た場合には、反応ガスとしてＣＨＦ３ ：Ｏ２ を７５
ＳＣＣＭ：８ＳＣＣＭの流量比で供給し、圧力を５０ｍ
Ｔｏｒｒ、電力を０．５Ｗ／ｃｍ２ に設定する。通常
、この条件ではＳｉに対して選択比が高いので（１０程
度以上）、エッチングが非晶質シリコン膜１４上で止ま
る。 従って、下地配線のＡｌ（又はＡｌ合金）膜１３はプラ
ズマに晒されずスパッタによるＡｌクラウンは原理的に
発生しない。
【００１４】次に、必要であれば、図２Ｄに示すように
コンタクトホール１８に臨む非晶質シリコン膜１４のみ
を図１Ｂの工程で述べたエッチング条件で処理して除去
する。このとき、最終的に残る非晶質シリコン膜１４の
量は非常に少なくなるため、爾後の熱処理等によってＡ
ｌ（又はＡｌ合金）膜１３とＳｉとの相互溶解によって
生ずるＳｉノジュールの影響は無視し得るほど低減する
。
コンタクトホール１８に臨む非晶質シリコン膜１４のみ
を図１Ｂの工程で述べたエッチング条件で処理して除去
する。このとき、最終的に残る非晶質シリコン膜１４の
量は非常に少なくなるため、爾後の熱処理等によってＡ
ｌ（又はＡｌ合金）膜１３とＳｉとの相互溶解によって
生ずるＳｉノジュールの影響は無視し得るほど低減する
。
【００１５】次に、図３Ｅに示すように、コンタクトホ
ール１８内を含む全面に配線材料例えばＡｌ（又はＡｌ
合金）膜を蒸着等により被着形成し、次いでパターニン
グして下地配線のＡｌ（又はＡｌ合金）膜１３に接続す
るＡｌ系上層配線１９を形成する。
ール１８内を含む全面に配線材料例えばＡｌ（又はＡｌ
合金）膜を蒸着等により被着形成し、次いでパターニン
グして下地配線のＡｌ（又はＡｌ合金）膜１３に接続す
るＡｌ系上層配線１９を形成する。
【００１６】或は、図示せざるも、図２Ｃの工程の後、
非晶質シリコン膜１４が残った状態で選択タングステン
ＣＶＤによりコンタクトホール１８内にタングステン埋
込み層を形成し、しかる後、タングステン埋込み層に接
するようにＡｌ（又はＡｌ合金）膜を形成し、パターニ
ングしてタングステン埋込み層を介して下地配線のＡｌ
（又はＡｌ合金）膜１３に接続するＡｌ系の上層配線を
形成する。
非晶質シリコン膜１４が残った状態で選択タングステン
ＣＶＤによりコンタクトホール１８内にタングステン埋
込み層を形成し、しかる後、タングステン埋込み層に接
するようにＡｌ（又はＡｌ合金）膜を形成し、パターニ
ングしてタングステン埋込み層を介して下地配線のＡｌ
（又はＡｌ合金）膜１３に接続するＡｌ系の上層配線を
形成する。
【００１７】上述の製法によれば、下地配線であるＡｌ
（又はＡｌ合金）膜１３のコンタクト部上に選択的にス
パッタ防止膜である非晶質シリコン膜１４を形成してお
くことにより、ＲＩＥにより絶縁膜１６をエッチングし
てコンタクトホール１８を形成する際に、非晶質シリコ
ン膜１４でエッチングが止まり、下地配線であるＡｌ（
又はＡｌ合金）膜１３がスパッタされることがない。 従って従来のＡｌクラウンの発生がなくなり、結果とし
てＡｌクラウンのないコンタクトホール１８を形成する
ことができる。その後、コンタクトホール１８に臨む非
晶質シリコン膜１４をエッチング除去することにより最
終的に残る非晶質シリコン膜１４の量は非常に少なくな
り、爾後の熱処理においてＳｉと下地のＡｌ（又はＡｌ
合金）との相互溶解によって生じるＳｉノジュールの発
生は無視し得るほど小さくＳｉノジュールに基因する配
線抵抗の増大も生じない。このように、Ａｌクラウンの
ないコンタクトホールの形成により、その後の上層配線
１９との接続を良好に行うことができる。
（又はＡｌ合金）膜１３のコンタクト部上に選択的にス
パッタ防止膜である非晶質シリコン膜１４を形成してお
くことにより、ＲＩＥにより絶縁膜１６をエッチングし
てコンタクトホール１８を形成する際に、非晶質シリコ
ン膜１４でエッチングが止まり、下地配線であるＡｌ（
又はＡｌ合金）膜１３がスパッタされることがない。 従って従来のＡｌクラウンの発生がなくなり、結果とし
てＡｌクラウンのないコンタクトホール１８を形成する
ことができる。その後、コンタクトホール１８に臨む非
晶質シリコン膜１４をエッチング除去することにより最
終的に残る非晶質シリコン膜１４の量は非常に少なくな
り、爾後の熱処理においてＳｉと下地のＡｌ（又はＡｌ
合金）との相互溶解によって生じるＳｉノジュールの発
生は無視し得るほど小さくＳｉノジュールに基因する配
線抵抗の増大も生じない。このように、Ａｌクラウンの
ないコンタクトホールの形成により、その後の上層配線
１９との接続を良好に行うことができる。
【００１８】尚、本実施例は、共通のレジストマスクで
深いコンタクトホールと浅いコンタクトホールを同時に
ドライエッチングにより形成するときに適するもので、
その際、図６に示すコンタクトホール１８ａ及び１８ｂ
の深さａ、ｂの差（即ち段差）が２倍以内（ｂ≦２ａ）
のときに適用し得る技術である。
深いコンタクトホールと浅いコンタクトホールを同時に
ドライエッチングにより形成するときに適するもので、
その際、図６に示すコンタクトホール１８ａ及び１８ｂ
の深さａ、ｂの差（即ち段差）が２倍以内（ｂ≦２ａ）
のときに適用し得る技術である。
【００１９】また、上例では非晶質シリコン膜１４を全
てのコンタクトホールに対応する部分に形成するように
したが、その他非晶質シリコン膜１４の形成を、Ａｌク
ラウンが発生しない浅いコンタクトホール１８ａに対応
する部分にのみ形成しても良い。
てのコンタクトホールに対応する部分に形成するように
したが、その他非晶質シリコン膜１４の形成を、Ａｌク
ラウンが発生しない浅いコンタクトホール１８ａに対応
する部分にのみ形成しても良い。
【００２０】次に、図４及び図５は、図６に示すコンタ
クトホール１８ａ及び１８ｂの深さａ、ｂの差が２倍を
越えるとき（ｂ＞２ａ）に適した他の実施例である。本
例においては、図４Ａに示すように素子が形成された半
導体基板１１上に段差を有する絶縁膜１２が被着形成さ
れ、この絶縁膜１２の段差上部及び段差下部に夫々下地
配線であるＡｌ（又はＡｌ合金）膜パターン１３ａ及び
１３ｂが形成されている。そして、このＡｌ（又はＡｌ
合金）膜パターン１３ａ、１３ｂ上を覆うように全面に
絶縁膜１５を被着形成し、フォトレジストを塗布しエッ
チバックし、又はＳＯＧ（スピンオングラス）を塗布し
エッチバックして、絶縁膜１５を平坦化する。次いで、
まず浅いコンタクトホール形成用の第１のレジストマス
ク２１を形成する。
クトホール１８ａ及び１８ｂの深さａ、ｂの差が２倍を
越えるとき（ｂ＞２ａ）に適した他の実施例である。本
例においては、図４Ａに示すように素子が形成された半
導体基板１１上に段差を有する絶縁膜１２が被着形成さ
れ、この絶縁膜１２の段差上部及び段差下部に夫々下地
配線であるＡｌ（又はＡｌ合金）膜パターン１３ａ及び
１３ｂが形成されている。そして、このＡｌ（又はＡｌ
合金）膜パターン１３ａ、１３ｂ上を覆うように全面に
絶縁膜１５を被着形成し、フォトレジストを塗布しエッ
チバックし、又はＳＯＧ（スピンオングラス）を塗布し
エッチバックして、絶縁膜１５を平坦化する。次いで、
まず浅いコンタクトホール形成用の第１のレジストマス
ク２１を形成する。
【００２１】次に図４Ｂに示すように、第１のレジスト
マスク２１を介して例えばＲＩＥにより選択エッチング
して浅いコンタクトホール１８ａを形成する。ＲＩＥの
条件としては、反応ガスをＣＨＦ３ ：Ｏ２ を７５Ｓ
ＣＣＭ：８ＳＣＣＭの流量比で供給し、圧力５０ｍＴｏ
ｒｒ、電力１３５０Ｗに設定し、２０％オーバーエッチ
する。この程度のオーバーエッチでは下地のＡｌ（又は
Ａｌ合金）膜パターン１３ａでのスパッタは全く問題な
い。しかる後、第１のレジストマスク２１を削除し、深
いコンタクトホール形成用の第２のレジストマスク２２
を形成する。
マスク２１を介して例えばＲＩＥにより選択エッチング
して浅いコンタクトホール１８ａを形成する。ＲＩＥの
条件としては、反応ガスをＣＨＦ３ ：Ｏ２ を７５Ｓ
ＣＣＭ：８ＳＣＣＭの流量比で供給し、圧力５０ｍＴｏ
ｒｒ、電力１３５０Ｗに設定し、２０％オーバーエッチ
する。この程度のオーバーエッチでは下地のＡｌ（又は
Ａｌ合金）膜パターン１３ａでのスパッタは全く問題な
い。しかる後、第１のレジストマスク２１を削除し、深
いコンタクトホール形成用の第２のレジストマスク２２
を形成する。
【００２２】次に、図５Ｃに示すように、第２のレジス
トマスク２２を介して前述と同条件のＲＩＥにて選択エ
ッチングし、段差下部のＡｌ（又はＡｌ合金）膜パター
ン１３ｂが臨むコンタクトホール１８ｂを形成する。こ
の場合も、オーバーエッチングが少なくてよいため、下
地のＡｌ（又はＡｌ合金）膜パターン１８ｂでのスパッ
タは全く問題ない。そして、第２のレジストマスク２２
を除去することにより、Ａｌクラウンのない深さの異な
るコンタクトホール１８ａ、１８ｂが形成される。
トマスク２２を介して前述と同条件のＲＩＥにて選択エ
ッチングし、段差下部のＡｌ（又はＡｌ合金）膜パター
ン１３ｂが臨むコンタクトホール１８ｂを形成する。こ
の場合も、オーバーエッチングが少なくてよいため、下
地のＡｌ（又はＡｌ合金）膜パターン１８ｂでのスパッ
タは全く問題ない。そして、第２のレジストマスク２２
を除去することにより、Ａｌクラウンのない深さの異な
るコンタクトホール１８ａ、１８ｂが形成される。
【００２３】しかる後、図５Ｄに示すように前述の実施
例と同様にして下地配線のＡｌ（又はＡｌ合金）膜１３
ａ及び１３ｂに接続する例えばＡｌ系の上層配線１９ａ
及び１９ｂを形成する。
例と同様にして下地配線のＡｌ（又はＡｌ合金）膜１３
ａ及び１３ｂに接続する例えばＡｌ系の上層配線１９ａ
及び１９ｂを形成する。
【００２４】かかる実施例によれば、コンタクトホール
１８ａ、１８ｂの形成を深さに応じて２回に分けて別々
に行い、夫々のオーバーエッチングを最適化することに
より、下地のＡｌスパッタを防止することができ、又大
巾に減少することができ、Ａｌクラウンのない異なる深
さのコンタクトホール１８ａ、１８ｂを形成することが
できる。従って、その後、信頼性の高い上層配線１９ａ
、１９ｂを形成することができる。また、この実施例で
は、従来のプロセス技術がそのまま応用できる利点があ
る。
１８ａ、１８ｂの形成を深さに応じて２回に分けて別々
に行い、夫々のオーバーエッチングを最適化することに
より、下地のＡｌスパッタを防止することができ、又大
巾に減少することができ、Ａｌクラウンのない異なる深
さのコンタクトホール１８ａ、１８ｂを形成することが
できる。従って、その後、信頼性の高い上層配線１９ａ
、１９ｂを形成することができる。また、この実施例で
は、従来のプロセス技術がそのまま応用できる利点があ
る。
【００２５】尚、上例では、コンタクトホールの形成を
２回に分けて行ったが、コンタクトホールの深さに応じ
て２回以上に分けて行うことも可能である。
２回に分けて行ったが、コンタクトホールの深さに応じ
て２回以上に分けて行うことも可能である。
【００２６】また、下地のＡｌ系の配線としては、Ａｌ
、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、バリアメタル構造及
び反射防止膜を兼ねる例えば非晶質シリコン膜を有する
構造等、適用可能であり、特にこだわるものではない。
、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、バリアメタル構造及
び反射防止膜を兼ねる例えば非晶質シリコン膜を有する
構造等、適用可能であり、特にこだわるものではない。
【００２７】上記各実施例の技術は、下地配線としてＡ
ｌ系以外のＷ、ＷＳｉｘ等にも応用可能である。
ｌ系以外のＷ、ＷＳｉｘ等にも応用可能である。
【００２８】
【発明の効果】本発明によれば、金属クラウンのないコ
ンタクトホールの形成が可能となり、コンタクトホール
を介して上層配線と下地金属膜とを良好に接続すること
ができる。従って、例えば微細コンタクトホールを必要
とする超ＬＳＩ等の製造に適用して好適ならしめるもの
である。
ンタクトホールの形成が可能となり、コンタクトホール
を介して上層配線と下地金属膜とを良好に接続すること
ができる。従って、例えば微細コンタクトホールを必要
とする超ＬＳＩ等の製造に適用して好適ならしめるもの
である。
【図１】本発明の一例の製造工程図（その１）である。
【図２】本発明の一例の製造工程図（その２）である。
【図３】本発明の一例の製造工程図（その３）である。
【図４】本発明の他例の製造工程図（その１）である。
【図５】本発明の他例の製造工程図（その２）である。
【図６】本発明の説明に供する断面図である。
【図７】従来の説明に供する製造工程図である。
【図８】従来の説明に供する断面図である。
【図９】比較例を示す断面図である。
１ 半導体基板
２ 絶縁膜
３ Ａｌ（又はＡｌ合金）膜
４ 絶縁膜
６ コンタクトホール
７ Ａｌクラウン
１１ 半導体基板
１２ 絶縁膜
１３ Ａｌ（又はＡｌ合金）膜
１４ 非晶質シリコン膜
１５ レジストマスク
１６ 絶縁膜
１８ コンタクトホール
１９ 上層配線
２１ 第１のレジストマスク
２２ 第２のレジストマスク
Claims (1)
- 【請求項１】 下地金属膜のコンタクト部に対応する
部分上に選択的にスパッタ防止膜を形成する工程と、上
記スパッタ防止膜を含む全面上に絶縁膜を形成する工程
と、上記絶縁膜にドライエッチングによりコンタクトホ
ールを形成する工程を有することを特徴とする半導体装
置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2748591A JPH04266022A (ja) | 1991-02-21 | 1991-02-21 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2748591A JPH04266022A (ja) | 1991-02-21 | 1991-02-21 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04266022A true JPH04266022A (ja) | 1992-09-22 |
Family
ID=12222435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2748591A Pending JPH04266022A (ja) | 1991-02-21 | 1991-02-21 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04266022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136274A (ja) * | 1991-10-16 | 1993-06-01 | Samsung Electron Co Ltd | 半導体装置の層間接続方法 |
-
1991
- 1991-02-21 JP JP2748591A patent/JPH04266022A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136274A (ja) * | 1991-10-16 | 1993-06-01 | Samsung Electron Co Ltd | 半導体装置の層間接続方法 |
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