KR920008033B1 - 실리콘 기판과 금속층 사이의 실리콘 카바이드 장벽층 - Google Patents

실리콘 기판과 금속층 사이의 실리콘 카바이드 장벽층 Download PDF

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Abstract

내용 없음.

Description

실리콘 기판과 금속층 사이의 실리콘 카바이드 장벽층
제1a도-제1c도는 NMOS 트랜지스터의 제조단계들을 나타내는 단면도.
제2도는 실리콘 기판에 있는 탄화 실리콘층의 심도에 따른 탄소(C)농도 분포도.
제3도는 탄화 실리콘층을 갖는 실리콘 기판과 탄화 실리콘층을 갖지 않는 실리콘 기판에서의 심도에 따라 인(P) 농도 분포도.
제4a도-제4c도는 바이폴라 트랠지스터의 제조단계들을 나타내는 단면도.
본 발명은 반도체 장치와 그의 제조방법에 관한 것으로, 특히 실리콘 기판과 금속층 사이에 형성되는 실리콘 카바이드 장벽층에 관한 것이다.
대부분의 반도체 집적회로(IC)들은 도핑영역, 즉 불순물이 확산되거나 이온이 주입된 영역이 전기적으로 전도성을 띠는 영역이 되게 하거나, pn 접합 등을 형성하기 위해 형성되어 있는 실리콘 웨이퍼 또는 기판을 사용하여 만들어지며, 실리콘 기판에 있는 도핑영역에 전기적으로 연결 또는 접촉하는 배선이나 상호접속을 형성하기 위하여 알루미늄이 보통 사용되고 있다. IC의 밀도와 동작속도를 증가시키기 위해서는 도핑영역이 매우 작고 얕게 만들어져야 한다. 예를들면, 전형적인 NMOS 트랜지스터에는 약 0.3-0.35㎛의 깊이와 약 1-2㎛의 채널길이를 갖는 소오스와 드레인 도핑영역이 있다.
채널깊이를 예를 들면, 약 0.7-0.8㎛로 짧게하기 위해서는 소오스와 드레인 영역의 깊이가 0.1㎛이하로 되어야 한다. 왜냐하면, 짧아진 채널길이에 따라 소오스와 드레인의 임계전압 VTH가 현저하게 감소되기 때문이다.
이것은 특히 결정 결함을 통하여 실리콘 기판으로 알루미늄이 이상 확산되는 문제를 야기시킴에 따라, 도핑영역과 실리콘 기판사이에 형성된 pn접합이 파괴된다. 이러한 알루미늄의 이상 확산은 IC의 제조시에 종종 사용되어야만 하는 비교적 저온에서도 쉽게 일어나며, 결과적으로 실리콘 기판에 얕은 도핑영역을 갖는 신뢰할만한 장치를 얻기 어렵다.
실리콘 기판으로의 알루미늄 이상확산을 억제하기 위하여, 텅스텐, 몰리브데늄등으로 이루어진 장벽 금속층을 실리콘 기판과 알루미늄 전극 또는 배선층 사이에 삽입하는 것이 제안되었으나, 이러한 금속 장벽층은 만족스럽지 못하다. 왜냐하면, 사용된 장벽 금속이 비록 반응성은 알루미늄보다 작지만 여전히 실리콘과 반응하기 때문이다. 더욱이, 장벽 금속층은 일반적으로 스퍼터링 또는 증발에 의하여 형성되나, 비록 대부분의 전극 또는 전극들이 실리콘 기판상에 형성된 절연층의 개구부, 즉 계단부(step portion)를 통하여 실리콘 기판과 접촉되어 있을지라도 스퍼터링과 증발은 기판의 계단부 이상이 양호한 피복률(coverage)을 제공하지 않는다.
이러한 장벽 금속층의 불량 피복률은 때때로 문제점들를 야기시킨다.
그러므로, 실리콘 기판으로 알루미늄 확산을 억제하고, 계단부에 양호한 피복률로 접착될 수 있는 장벽이 필요하다.
또한, 고신뢰도를 갖으면서 일반적으로 100nm이하의 깊이를 가지는 얕은 도핑영역을 형성하기는 어렵다. 그러므로, 고신뢰도를 갖는 얕은 도핑영역을 실리콘 기판에 형성하기 위한 공정 또한 필요하다.
실리콘을 실리콘 카바이드로 변환시키기 위하여 실리콘을 탄소함유 분위기에서 1000℃로 가열하는 공정은 이미 공지되어 있다.
또한, 1500-1700℃에서 실란, 프로판, 수소로부터 실리콘 카바이드를 기판상에 증착하는 공정도 이미 공지되어 있다.(참조 : H, Matunami ＂SILICON CARBIDE FILMS＂, THIN FILMS FROM FREE ATOMS AND PARTICLES, 1985, aCADEMIC PRESS iNC, PP 301-324). 실리콘 카바이드에 인(P)을 도핑함으로써, 실리콘 카바이드가 전도체로 될 수 있다는 것 또한 공지되어 있다. (참조 : F. Mienoeta, ＂Selective Doped Polysilicon Growth＂, Journal of the Electrochemical Society, Vo. 134, No. 11, Nov. 1987, pp 2862-2867). 그러나 이들 공정은, 장벽층으로써 금속과 실리콘 사이의 실리콘 카바이드층 형성에 관련되지 않으며, 실리콘 카바이드층이 실리콘으로의 금속확산을 억제하기 위한 장벽층으로 사용될 수 있음을 알려주지는 않는다.
본 발명에 따라, 상단 표면(top surface)이 있는 반도체 기판과, 실리콘 기판의 상단 표면 부근의 실리콘기판에 있는 도핑영역과, 실리콘 기판의 도핑영역 안 또는 위에 있는 실리콘 기판의 상단 표면에 인접되어 형성된 실리콘 카바이드층과, 실리콘 카바이드층 위에 형성되고, 실리콘 기판에 있는 도핑영역과 전기적으로 접속되어 있는 금속층들로 이루어지는 구조를 가지는 반도체 장치가 제공된다.
본 발명자들은, 놀랍게도 실리콘 카바이드층이 실리콘 기판으로의 금속확산을 효과적으로 억제하고, 격지상수, 도핑제(동일 농도의 동일 도핑제는 동일 전도형과 동일 전도율을 제공한다)가 제공하는 전도율, 열팽창 계수 5.8×10-6(1000℃)등을 포함하는 실리콘의 특성 또는 성질과 유사하여 실리콘 기판과 금속층 사이에 삽입하기 알맞기 때문에, 실리콘 카바이드층 실리콘 기판과 금속층 사이의 장벽층으로 사용할 수 있다는 것을 발견하였다.
이러한 실리콘 카바이드의 장벽층은 실리콘 기판의 상단 표면을 탄화시킴으로써 또는 기상증착법(CVD)으로 실리콘 기판상에 실리콘 카바이드층을 증착함으로써 형성될 수 있다.
이렇게하여, 본 발명의 실시예로서, 상단 표면이 있는 실리콘기판과, 그의 상단 표면 부근의 실리콘 기판에 형성된 탄화 실리콘층과, 실리콘 기판의 상단표면에 인접된 탄화 실리콘층에 형성된 도핑영역과, 탄화실리콘층 위에 형성되고, 도핑영역에 전기적으로 접속된 금속층들로 이루어지는 구조를 가지는 반도체 장치가 제공된다.
대응해서, 그 위에 상기 실리콘 기판의 상단 표면을 노출시키는 개구가 있는 마스크를 가지는 실리콘 기판을 제조하는 단계와, 상기 개구 아래의 그의 상단 표면에 인접된 상기 실리콘 기판에 탄화 실리콘층을 형성하기 위하여 탄소함유 가스 분위기에서 상기 실리콘 기판을 열처리하는 단계와, 상기 탄화 실리콘층의 적어도 일부로 상기 실리콘 기판에 불순물을 도핑하는 단계와, 상기 탄화 실리콘층 위에 상기 도핑영역이 전기적으로 접속되는 금속층을 형성하는 단계들로 이루어지는 반도체 장치의 제조공정이 제공된다.
본 발명의 이러한 실시예에서, 본 발명자는 또한 실리콘 카바이드층에서 도핑계의 확산계수가 실리콘에서 보다 현저하게 작기 때문에, 실리콘 기판의 상단 표면에 인접된 실리콘 카바이드층을 사용하여 그 실리콘 카바이드층을 통하여 실리콘 기판으로 도핑계를 확산시킴으로써 바람직한 얕은 확산 또는 도핑영역을 쉽게 형성할 수 있다는 것을 발견 하였다.
본 발명의 또 다른 실시예에서, 상단 표면이 있는 실리콘 기판과, 그의 상단 표면에 인접된 실리콘 기판에 형성된 도핑영역과, 실리콘 기판의 상단 표면위에 형성되고, 실리콘 기판의 도핑영역에 접촉되어 있는 도핑된 실리콘 카바이드층과 실리콘 카바이드층 위에 형성되고, 실리콘 기판에 있는 도핑영역에 전기적으로 접속되어 있는 금속층들로 이루어지는 구조를 가지는 반도체 장치가 제공된다.
대응해서, 그의 상단 표면에 인접된 실리콘 기판에 도핑영역을 갖는 실리콘 기판을 제조하는 단계와, 실리콘 기판 위에, 그리고 도핑영역과 접촉하게 도핑된 실리콘 카바이드층을 증착하는 단계와, 상기 도핑된 실리콘 카바이드층을 통하여 상기 실리콘 기판에 있는 상기 도핑 영역에 전기적으로 접속되어 있는 금속층을 상기 도핑된 실리콘 카바이드층 위에 형성하는 단계들로 이루어지는 상기와 같은 구조를 갖는 반도체 장치의 제조공정이 제공된다.
제1a도는 본 발명에 따른 반도체 장치의 한예로서 NMOS 트랜지스터를 설명한다. 제1a도에서, 참조번호 11은 P-형 실리콘 기판(붕소가 2×10-5츠-3의 농도로 도핑됨), 12는 소자 격리용 필드 산화층, 13A와 13B는 탄화 실리콘층, 14A와 14B는 각각 n+ -형 소오스 영역과 드레인 영역, 15는 게이트 산화막, 16은 도핑된 폴리실리콘의 게이트 전극, 17은 PSG절연층, 18은 접촉개구, 19는 알루미늄의 배선층을 각각 나타낸다.
이러한 NMOS 트랜지스터 제조공정을 제1a도 내지 제1c도에 의거하여 서술할 것이다.
제1b도에 있어서, P-형 실리콘 기판 11에는 소자격리용 두꺼운 산화층 12가 제공된다. 얇은 산화층 21은 소자 또는 FET가 형성되는 영역위에 형성된다. 폴리실리콘은 게이트 전극 16을 형성하기 위해서 그의 표면에서 증착되고, 패턴화되고, 산화된다.
소오스와 드레인이 형성되는 얇은 산화층 21은 부분은 에칭되어 제거된다.
기판이 수소를 포함하는 아세틸렌, 에틸렌, 프로판 등의 탄화수소 가스 흐름하에서 약 700℃에서부터 실리콘의 용융점 이하 까지의 온도로 열처리됨에 따라, 실리콘 기판 11의 노출된 표면 부분 14A와 14B가 탄화된다. 탄화시키기 위한, 열처리 분위기는 탄화되어야 하는 실리콘 기판의 표면위에 있는 바람직하지 않은 반응 생성물을 제거하기 위해서, 바람직하게는 가스흐름의 형태인 가스상 탄화수소가 필요하다. 일반적으로, 실리콘 기판의 표면이 충분히 깨끗하여 수소사 이론상으로는 불필요할지라도, 수소의 혼합물은 실리콘 기판의 표면을 세척하거나 실리콘 기판의 표면상에 있는 바람직하지 않은 산화물 또는 금속을 제거하기 위해서 바람직하게 사용된다. 비록, 수소가 환경에 따라 제로로 감소될 수 있을지라도, 탄화수소 대 수소의 유량비는 전형적으로 100 : 0.1-10이다. 가스의 유량은 한정되지 않지만, 예를들어 10-100cc/min이 될 수 있다. 온도는 실리콘과 반응하는 탄화수소에 대해서 충분히 높은면 특별히 한정되지는 않지만, 실리콘의 용융점보다는 낮아야 한다.
탄화수소가 실리콘과 반응할 온도는 보통 700℃이상이나 플라즈마 등을 사용함으로써 낮아질 수 있다. 일반적으로, 보다 높은 온도는 반응을 가속시키지만, 탄화층의 두께는 증가한다. 사용되는 압력은 한정되지 않으며, 감압, 대기압, 초고압중의 어느것이든 사용될 수 있다.
한 예로서, 700cc/min의 유량과 100 : 1의 H2/C3H8의 체적비를 갖는 수소와 프로판(C3H8) 의 가스 흐름하에서, 제1a도에 도시된 바와같은 실리콘 기판을 약 900℃와 400pa에서 20분 동안 열처리함으로써, 약 10nm의 두께를 갖는 탄화 실리콘층 13A와 13B가 얻어진다. 일반적으로, 탄화 실리콘층의 두께가 200nm까지는 괜찮고, 10nm이하이면 더욱 좋다.
따라서, 제2도는 형성된 탄화 실리콘층 13A와 13B에서의 탄소 농도 분포도로서, SIMS측정에 의하여 얻은 것이다. 제2도로부터 완전한 실리콘 카바이드(sic)가 층 13A와 13B에 형성되고, 층 13A와 13B의 외부의 실리콘 기판으로 탄소 원자들이 거의 확산되지 않음을 알 수 있다.
제1c도에 있어서, PSG층 17은 실리콘 기판의 전면에 증착되며, 100℃로 30분 동안 열처리된다.
이러한 열처리는 PSG층 17에서의 인(P)이 실리콘 카바이드층 13A, 13B와 P-형 실리콘 기판 11로 확산되도록하여, 약 100nm의 깊이를 가지는 n-형 확산 또는 도핑영역을 형성시키며, 고농도의 인(P)을 가지는 N+-형 확산 또는 도핑영역은 탄화 실리콘층 13A와 13B, 즉 10nm이하의 깊이를 갖는 탄화 실리콘층 13A와 13B내에만 형성된다.
또한, 탄화 실리콘층, 즉 실리콘 카바이드층에서 상기 인(P) 확산은 실리콘에서의 인의 확산에 비하여 매우 느리다. 결과적으로, 얕은 깊이의 실리콘 카바이드층에서 인의 확산은 쉽게 제어된다. 상기 예에서, 확산층 14A와 14B의 깊이는 약 100nm이다. 일반적으로, 약 100nm이하의 깊이를 갖는 확산층은 얕은 확산층이다. 그러나, 필요하면 확산층 14A와 14B의 깊이는 확산 조건을 변화시킴으로써 10-80nm정도로 더얕게 만들어질 수도 있다.
약 10-200nm의 깊이를 갖는 확산층이 일반적으로 이용될 수 있다. 또한, 확산응 14A와 14B의 깊이는 탄화층이 깊이 이내로, 예를들면 10nm이하로 감소시킬 수 있다.
제3도는 깊이에 따른 확산층 14A와 14B의 인의 농도 분포도이다(실선), 제3도에서, 실리콘 기판이 탄화 실리콘층을 포함하지 않는 경우에, 실리콘 기판의 표면 부근의 인의 농도 감소가 작을지라도, 탄화 실리콘층에서는 인의 농도가 현저히 감소되는 것을 볼 수 있다(점선). 탄화 실리콘층에서 인의 농도의 큰 경사는 탄화 실리콘층에서 인의 확산 속도가 느린 것으로부터 기인하며, 따라서 확산층의 깊이는 얕게 유지되는 것이 바람직하다. 상기 예에서, 확산층 14A와 14B의 깊이는 0.7-0.8㎛만큼 짧은 채널길이를 고정하고, 확산층의 주의에 형성된 pn접합을 실리콘 기판에, 즉 탄화 실리콘층 아래에 있도록 하기 위하여 충분히 얕게 만들어져야 한다. 이것은 탄화 실리콘층에서의 pn접합이 사용될 수 있을지라도, 실리콘 기판에서의 pn접합의 특성이 탄화 실리콘층에서 보다 더 좋기 때문이다.
비록 상기 예에서는 인(P)이 사용되었지만, 비소(AS)등에 탄화실리콘에 n-형 확산층을 형성하기 위해서 사용될 수 있고, 붕소(B)등이 탄화 실리콘에 P-형 확산층을 형성하기 위해서 사용될 수 있다. 또한, 이온 주입에 의하여 도핑영역을 탄화 실리콘에 형성할 수도 있다.
동일 불순물의 확산이 실리콘 카바이드와 실리콘에 동일형의 도전율을 주는 것은 탄화 실리콘상의 실리콘 카바이드의 장점이다.
제1a도에 있어서, 접촉개구 18이 PSG층 17에 형성되고, 알루미늄 배선층 19가 접촉개구 18을 포함하는 PSG층 17상에 형성되어, 알루미늄 배선층이 소오스 드레인 14A와 14B의 확산층과 접촉된다.
따라서, 얕은 소오스, 드레인 영역과 짧은 채널길이를 갖는 NMOS트랜지스터가 제조된다. IC 제조공정에서, 열처리는 종종 NMOS의 제조가 완성된 후에도 피할 수 없다. 예를들면, 약 900-100℃에서의 열처리는 패턴화된 PSG층의 계단부를 만들기 위해서 수행된다. 또 다른 예에서, 절연층으로 알루미늄 배선층위에 PSG층을 형성하는 것은 약 420℃에서의 열처리가 필요하다.
종래에는 이들 열처리가 실리콘 기판과 접촉되어 있는 배선층의 알루미늄이 결정 결합 등을 통하여 실리콘 기판으로 확산되도록 야기시켰다. 결과적으로, 그의 표면에 인접되어 있는 실리콘 기판에 형성되고, 약 100nm이하의 깊이를 갖는 확산층은 확산층을 통하여 실리콘 기판으로 통과하는 알루미늄의 이상 확산에 의하여 손상되거나 파괴된다.
그러므로, 종래에는 확산층에 대해서 최소한 약 250nm의 깊이가 요구되었다. 이에 반하여, 본 발명에 따르면, 상술된 바와같은 즉 약 900-1000℃ 또는 약 420℃의 열처리 하에서도 약 100nm의 깊이를 갖는 확산층 14A와 14B는 손상되지 않는다. 왜냐하면, 알루미늄의 탄화 실리콘층 13A와 13B로 확산하기가 어렵기 때문이다.
그러므로, 탄화 실리콘층 13A와 13B는 실리콘 기판 11로의 알루미늄 확산에 대항하는 장벽으로서 작용한다.
본 발명의 또 다른 예를 제4a도-제4c도에 의거하여 서술한 것이다. 이 예는 얕은 에미터와 CVD에 의하여 형성된 실리콘 카바이드의 장벽층을 갖는 바이폴라 트랜지스터에 관한 것이다.
제4a도에 있어서, n- -형 에피택셜층 22는 실리콘 기판 21상에 형성되고 n+-형 확산영역 23은 실리콘 기판 21과 에피택셜층 22 사이에 매립된다. 애피텍셜층 22는 P+ -형 도핑 격리 영역 24에 의하여 소자-형성 영역으로 분할되어진다.
n+ -형 도핑 영역 25는 콜렉터 접촉영역이고, P-형 도핑영역 26은 베이스 영역이다. 개구 28을 갖는 절연층 27은 에피택셜층 22의 상단면 위에 형성된다. 마스크로서 절연층 27을 사용하면, 약 100nm의 깊이를 갖는 n+ -형 에미터 영역 29를 형성하기 위해서, 비소 이온들이 개구 28을 통하여 에피택셜층 22로 주입된다. 베이스 영역 26은 약 200nm의 깊이를 갖는다.
제4b도에 있어서, n+ -형 도핑 실리콘 카바이드층 30은 CVD에 의하여 형성된다. 예를들면, 실리콘기판 또는 실리콘 웨이퍼는 가스를 8×1031/min의 속도로 배출시키는 수정 반응용기에 있는 혹연 서셉터(susceptor)위에 탑재된다. 수소(7 1/min), siH4(100cc/min), C2H2(40-60cc/min), PH3(5-10 cc/min)등의 가스 혼합물이 반응용기에 공급되며, 400pa의 반응용기 압력에서 8KHz와 30kw의 워크 코일(work coil)에 의하여 서셉터를 가열하므로써 800-900℃로 웨이퍼를 가열한다. 이들 조건하에서, 5×1020/㎠의 캐리어 농도로 인을 도핑시킨 실리콘 카바이드는 30nm/min의 비로 증착되며, n+ -형 도핑 실리콘 카바이드의 장벽층 30은 개구 28안과 절연층 27상에 형성되며, 30-50nm의 두께와 1-3×10-3Ω·cm의 특정 저항을 갖는다.
제4c도에 있어서, 베이스와 코렉터 전극용 접촉개구를 형성한 후에 에미터, 베이스, 콜렉터 전극들 31, 32, 33은 알루미늄으로 형성한다.
이렇게 제조된 바이폴라 트랜지스터는 비록 얕은 에미터 영역 28을 가질지라도 모든 열처리로부터 견딜수 있다. 왜냐하면, CVD로 형성된 실리콘 카바이드의 장벽층 30이 에미터 영역 28 또는 실리콘으로의 이상확산을 억제하기 위한 장벽으로 작용하기 때문이다.
이 예에서, 도핑 실리콘 카바이드층 30은 도핑 실리콘 카바이 층을 증착하기 위한 어느 공정에 의해서도 형성될 수 있다. 이러한 공정은 일반적으로 실란등의 실리콘원 가스와, 탄화수소 등의 탄소원 가스 및 포스핀, 아신, 보란 등의 도핑가스와 함께 고온에서 화학반응을 포함한다. 실리콘 카바이드의 증착은 CVD공정에 의해서는 형성되고, 스퍼터링 또는 증발에 의해서는 형성되지 않는 장점이 있다.
그러므로, 증착된 실리콘 카바이드층은 계단부 위에서 예를들면, 접촉 개구에서 양호한 피복률을 가지며, 그리고 실리콘 카바이드는 실리콘과 거의 유사한 성질, 예를들면 열팽창 계수를 가지며, 도핑 실리콘 카바이드의 장벽층은 알루미늄등의 실리콘 기판에 있는 도핑 영역 사이의 접촉 특성에 악영향을 주지 않는다. 더욱이, 에미터 영역 28은 확산 뿐만 아니라 이온 주입에 의해서도 형성될 수 있으며, 이온 주입은 그의 증착후 실리콘 카바이드 장벽층 30은 통해서도 실행된다. 또한, 바이폴라 트랜지스터를 제조하는 경우에 다양한 변형도 가능하다는 것은 명백하다.
본 발명의 실리콘 카바이드 장벽층은, 장벽층이 에미터 또는 콜렉터층 보다 더 얇고, 접촉 개구에 형성되고, 실리콘 기판에 형성된 도핑 영역에 접촉하고, 상기 도핑영역이 실리콘 기판의 상단면에 인접되게 선택적으로 형성되고, 상기 실리콘이 장벽층과 접촉되는 상기 도핑영역으로부터 분리된 실리콘 기판의 상단면에 인접되어 있는 또 다른 도핑 영역을 갖는다는 사실이, 실리콘 카바이드층이 실리콘 기판상에 증착되는 수직바이폴라 트랜지스터의 에미터 또는 콜렉터의 도핑된 실리콘 카바이드층과 다르다.
비록 본 발명이 NMOS트랜지스터와 바이폴라 트랜지스터의 예들에 의거하여 서술되었을지라도, 본 발명은 실리콘 또는 실리콘에 있는 도핑영역과 결정 결합을 통하여 실리콘으로 이상확산되는 알루미늄, 텅스텐 또는 어떤 다른 금속의 금속층 사이의 어떤 접촉에도 적용할수 있다.

Claims (22)

  1. 상단면이 있는 실리콘 기판(11); 그의 상단면에 인접되어 있는 실리콘 기판에 형성된 탄화실리콘층(13A, 13B); 실리콘 기판의 상단면에 인접되어 있는 탄화 실리콘층 내에 형성된 도핑영역(14A, 14B); 및 탄화 실리콘층 상에 형성되고, 도핑영역에 전기적으로 접속된 금속층(19)으로 이루어지는 구조를 갖는 반도체장치.
  2. 제1항에 있어서, 상기 탄화 실리콘층(13A, 13B)이 20nm까지의 깊이를 갖는 반도체 장치.
  3. 제1항에 있어서, 상기 도핑영역(14A, 14B)이 실리콘 기판(11)의 상단면에서부터 실리콘 기판에 있는 상기 탄화 실리콘층 아래에까지 확장하는 반도체 장치.
  4. 제2항에 있어서, 상기 도핑영역(14A, 14B)이 200nm이하의 깊이를 가지며, 상기 탄화 실리콘층(13A, 13B)의 상기 깊이보다 큰 반도체 장치.
  5. 제1항에 있어서, 상기 도핑영역(14A, 14B)이 상기 탄화 실리콘층(13A, 13B)의 상기 깊이보다 더 얕은 깊이를 갖는 반도체 장치.
  6. 제1항에 있어서, 상기 금속층(19)의 금속이 알루미늄과 텅스텐의 그룹으로부터 선택되는 반도체 장치.
  7. 제1항에 있어서, 상기 도핑영역(14A, 14B)이 전계 효과 트랜지스터에서 소오스 또는 드레인인 반도체 장치.
  8. 제1항에 있어서, 상기 도핑영역(14A, 14B)에 도핑된 불순물이 아세닉붕소 및 알루미늄으로 구성되는 그룹으로부터 선택되는 반도체 장치.
  9. 상단면이 있는 반도체 기판(22); 그의 상단면에 인접되어 있는 실리콘 기판에 형성된 도핑영역(28); 실리콘 기판의 상단면 상에 형성되고, 실리콘 기판의 도핑영역과 접촉되는 도핑된 실리콘 카바이드층(30); 및 실리콘 카바이드층 상에 형성되고, 실리콘 기판에 있는 도핑영역에 전기적으로 접속되는 금속층(31)으로 이루어지는 구조를 갖는 반도체 장치.
  10. 제9항에 있어서, 상기 도핑된 실리콘 카바이드층(30)이 10-100nm의 두께를 갖는 반도체 장치.
  11. 제9항에 있어서, 상기 도핑된 실리콘 카바이드층(30)에 도핑된 불순물이 아세닉, 인 및 붕소로 이루어지는 그룹으로부터 선택되는 반도체 장치.
  12. 제9항에 있어서, 실리콘 기판에 있는 상기 도핑영역(28)이 10-200nm의 깊이를 갖는 반도체 장치.
  13. 제9항에 있어서, 상기 금속층(31)의 금속이 알루미늄과 텅스텐의 그룹으로부터 선택되는 반도체 장치.
  14. 제9항에 있어서, 상기 구조가 상기 실리콘 기판(22)상에 형성되고, 상기 실리콘 기판의 상기 도핑영역(28)위에 개구를 갖는 절연층(27)을 더 포함하며, 상기 절연층(27)은 상기 개구에 측벽을 가지고, 상기 도핑된 실리콘 카바이드층(30)은 상기 개구에 있는 상기 절연층(27)의 측벽상 뿐만 아니라 상기 개구에 있는 상기 도핑영역(28)위에 형성되는 반도체 장치.
  15. 상기 실리콘 기판의 상단면을 노출시키는 개구가 있는 마스크를 갖는 실리콘 기판(11)을 제조하는 단계와, 상기 개구 아래에 있는 그의 상단면에 인접된 상기 실리콘 기판(11)에 탄화층(14A, 14B)을 형성하기 위해서, 탄소 함유 가스 분위기에서 상기 실리콘 기판(11)을 열처리하는 단계와, 최소한 상기 탄화 실리콘층(13A, 13B)의 일부분에서 상기 실리콘 기판(11)에 불순물을 도핑하는 단계와, 그것이 상기 도핑영역(14A, 14B)과 전기적으로 접속되도록 상기 탄화 실리콘층(13A, 13B)상에 상기 금속층(19)을 형성하는 단계들로 이루어지며, 제2항에 설명된 구조를 갖는 반도체 장치의 제조방법.
  16. 제15항에 있어서, 상기 탄소 함유 가스 분위기가 탄화 수소와 수소의 가스혼합물의 흐름에 의하여 형성되는 반도체 장치의 제조방법.
  17. 제15항에 있어서, 상기 탄화 실리콘층(13A, 13B)이 20nm까지의 깊이로 형성되는 반도체 장치의 제조방법.
  18. 제15항에 있어서, 상기 도핑이 불순물들의 확산에 의해서 수행되는 반도체 장치의 제조방법.
  19. 제16항에 있어서, 상기 도핑이 이온주입에 의하여 수행되는 반도체 장치의 제조방법.
  20. 그의 상단면에 인접되어 있는 실리콘 기판에 도핑영역(28)을 갖는 실리콘 기판(22)을 제조하는 단계와, 도핑영역(28)과 접촉되도록 실리콘 기판(22)상에 도핑된 실리콘 카바이드층(30)을 증착하는 단계와, 상기 도핑된 실리콘 카바이드층(30)을 통하여 상기 실리콘 기판에 있는 상기 도핑영역(28)과 전기적으로 접속되도록 상기 도핑된 실리콘 카바이드층(30)상에 금속층(31)을 형성하는 단계들로 이루어지며, 9항에 설명된 구조를 갖는 반도체 장치의 제조방법.
  21. 제20항에 있어서, 상기 도핑된 실리콘 카바이드층(30)의 상기 증착이 CVD공정에 의하여 수행되는 반도체 장치의 제조방법.
  22. 제20항에 있어서, 상기 도핑된 실리콘 카바이드층(30)의 증착이 상기 도핑영역(28)뿐만 아니라 절연층(27)을 갖는 상기 실리콘 기판(22)상에서 수행되며, 상기 절연층(27)이 상기 실리콘기판(22)상에 형성되며 상기 도핑영역(28)위에 개구를 가지는 반도체 장치의 제조방법.
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