KR910016055A - 이산화규소 rie 에칭법 - Google Patents

이산화규소 rie 에칭법 Download PDF

Info

Publication number
KR910016055A
KR910016055A KR1019910002417A KR910002417A KR910016055A KR 910016055 A KR910016055 A KR 910016055A KR 1019910002417 A KR1019910002417 A KR 1019910002417A KR 910002417 A KR910002417 A KR 910002417A KR 910016055 A KR910016055 A KR 910016055A
Authority
KR
South Korea
Prior art keywords
sccm
rie
chamber
chf
gases
Prior art date
Application number
KR1019910002417A
Other languages
English (en)
Inventor
더블유. 그로에첼 데이비드
테일러 브래들리
알. 헨리 존
오비나타 나오미
Original Assignee
제임스 조셉 드롱
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=23910758&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR910016055(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 제임스 조셉 드롱, 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 제임스 조셉 드롱
Publication of KR910016055A publication Critical patent/KR910016055A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C15/00—Surface treatment of glass, not in the form of fibres or filaments, by etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Inorganic Chemistry (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Geochemistry & Mineralogy (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음

Description

이산화규소 RIE 에칭법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 설명하는 흐름도.

Claims (20)

  1. 규소에 대해 고선택도 및 거의 수직 접촉각으로 특징지어지는 산화규소를 에칭시키기위한 RIE방법에 있어 RIE 챔버내에 플라즈마를 약 400 내지 1000와트의 전력레벨로 유지시키면서 약 15 내지 185sccm의 불활성 기체와 15 내지 60sccm의 CHF3를 RIE 챔버내로 흘리는 단계로 이루어짐을 특징으로 하는 RIE 방법.
  2. 제1항에 있어서, 상기 불활성 기체와 CHF3를 RIE챔버내로 흘리는 단계가 불활성 기체 : CHF3의 비를 약 1 : 1 내지 10 : 1로 유지시키면서 상기 가스들을 RIE 챔버내로 흘리는 단계를 더 포함함을 특징으로 하는 방법.
  3. 제2항에 있어서 상기 RIE 챔버내로의 가스들의 전체 흐름이 약 200sccm을 초과하지 않음을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 불활성 기체가 헬륨과 아르곤으로 이루어지는 그룹으로부터 선택됨을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 불활성 기체가 아르곤으로 이루어짐을 특징으로 하는 방법.
  6. 제3항에 있어서, 상기 에칭단계중 RIE 챔버내의 압력이 약 10 내지 120밀리토르로 유지됨을 특징으로 하는 방법.
  7. 제3항에 있어서, 상기 RIE 챔버내 웨이퍼의 온도가 상기 에칭단계중 약 15내지 25℃로 유지됨을 특징으로 하는 방법.
  8. 제3항에 있어서, 상기 웨이퍼가 상기 에칭단계중 120 가우스 이하의 장세기와 웨치퍼 평면에 평행한 방향에 자기 모우먼트를 갖는 자장에 들어감을 특징으로 하는 방법.
  9. 제3항에 있어서, 상기 챔버내로 상기 가스들을 흘리는 단계가 챔버내로 약 1 내지 10sccm 양의 CF4를 흘리는 단계를 더 포함함을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 챔버내로의 CF4가스의 양이 약 2 내지 6sccm임을 특징으로 하는 방법.
  11. 산화규소층 평면에 대해 80°이상의 접촉각으로 규소에 대해 고선택도로 특징지어지는 산화규소층에 있는 하나이상의 개구부를 에칭시키는 RIE 방법에 있어서, (a) 불활성기체, CHF3및 CF4를 각각 약 30 내지 140sccm의 불활성기체, 15 내지 60sccm의 CHF3및 1 내지 10sccm의 CF4의 범위로 그리고 상기 가스들의 전체양이 약 200sccm를 넘지않도록 상기 불활성 기체, CHF3및 CF4의 흐름을 유지시키면서 RIE 챔버내로 흘리는 단계; 및 (b) 상기 가스흐름단계중 RIE 챔버내에 약 400 내지 1000와트 전력레벨의 플라즈마를 유지시키는 단계로 이루어짐을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 RIE 챔버내로 상기 가스들을 흘리는 단계가 불활성 기체와 CHF3사이의 비를 약 2 : 1 내지 5 : 1로 유지시키면서 상기 가스들을 RIE챔버내로 흘리는 단계를 더 포함함을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 불활성 기체를 헬륨과 아르곤으로 이루어지는 그룹으로부터 선택함을 특징으로 하는 방법.
  14. 제12항에 있어서, 상기 웨이퍼가 사기 에칭단계중 120 가우스 이하의 장세기와 웨이퍼 평면에 평행한 방향에 자가 모우먼트를 갖는 자장에 들어감을 특징으로 하는 방법.
  15. 제12항에 있어서, 상기 RIE 챔버내로의 CF4양이 약 2 내지 6sccm임을 특징으로 하는 방법.
  16. 산화규소층 평면에 대해 80°이상의 접촉각과 규소에 대해 고선택도로 특징지어지는 산화규소층에 있는 하나이상의 개구부를 에칭시키는 RIE 방법에 있어서, (a) 아르곤, CHF3및 CF4를, 각각 약 30 내지 140sccm의 아르곤, 15 내지 60sccm의 CHF3및 2 내지 6sccm의 CF4의 범위로 그리고 상기 가스들의 전체양이 200sccm을 넘지않도록 그리고 아르곤과 CHF3가스 사이의 비를 약 2 : 1 내지 5 : 1로 유지시키면서 RIE챔버내로 흘리는단계; (b) 상기 가스흐름단계중 RIE챔버내에 약 400 내지 1000와트 전력레벨의 플라즈마를 유지시키는 단계; 및 (c) 상기 가스들을 상기 RIE 챔버내로 게속흘리고 RIE 챔버내에 상기 플라즈마를 유지시켜 기초 규소층이 생길때 까지 산화규소를 에칭시키는 단계로 이루어짐을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 웨이퍼가 상기 에칭단계중 120 가우스 이하의 장세기와 웨이퍼 평면에 평행한 방향에 자기 모우먼트를 갖는 저장에 들어감을 특징으로 하는 방법.
  18. 제16항에 있어서, 상기 에칭단계중 RIE 챔버내의 압력이 약 10 내지 120 밀리토르로 유지됨을 특징으로 하는 방법.
  19. 제16항에 있어서, 상기 에칭단계중 RIE 챔버내의 온도가 약 15 내지 25℃로 유지됨을 특징으로 하는 방법.
  20. 산화 규소층 평면에 대해 80°이상의 접촉각으로 그리고 규소에 대해 고선택도로 특징지어지는 산화규소층에 있는 하나이상의 개구부를 에칭시키는 RIE 방법에 있어서, (a) 아르곤, CHF4및 CF4를, 각각 약 30 내지 140sccm의 아르곤, 15 내지 60sccm의 CHF3및 2 내지 6sccm의 CF4의 범위로 그리고 상기 가스들의 전체양이 약 200sccm를 넘지않도록 그리고 아르곤과 CHF3가스 사이의 비를 2 : 1 내지 5 : 1로 유지시키면서 RIE 챔버내로 흘리는 단계; (b) 상기 가스 흐름단계중 RIE 챔버내에 약 400 내지 1000와트 전력레벨의 플라즈마를 유지시키는 단계; (c) 120가우스 이하의 장세기와 웨이퍼 평면에 평행한 방향에 자기 모우먼트를 갖는 자장에 상기 웨이퍼를 들어가게 하는 단계; 및 (d) 상기 가스들을 상기 RIE 챔버내로 계속 흘리고 RIE 챔버내에 상기 플라즈마를 유지시켜 기초 규소층이 생길때 까지 상기 자장에 들어간 산화규소를 에칭시키는 단계로 이루어짐을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910002417A 1990-02-16 1991-02-13 이산화규소 rie 에칭법 KR910016055A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/481,135 US5021121A (en) 1990-02-16 1990-02-16 Process for RIE etching silicon dioxide
US07/481,135 1990-02-16

Publications (1)

Publication Number Publication Date
KR910016055A true KR910016055A (ko) 1991-09-30

Family

ID=23910758

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910002417A KR910016055A (ko) 1990-02-16 1991-02-13 이산화규소 rie 에칭법

Country Status (4)

Country Link
US (1) US5021121A (ko)
EP (1) EP0442488A3 (ko)
JP (1) JP2519839B2 (ko)
KR (1) KR910016055A (ko)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5213659A (en) * 1990-06-20 1993-05-25 Micron Technology, Inc. Combination usage of noble gases for dry etching semiconductor wafers
US5022958A (en) * 1990-06-27 1991-06-11 At&T Bell Laboratories Method of etching for integrated circuits with planarized dielectric
US5160407A (en) * 1991-01-02 1992-11-03 Applied Materials, Inc. Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
US5176790A (en) * 1991-09-25 1993-01-05 Applied Materials, Inc. Process for forming a via in an integrated circuit structure by etching through an insulation layer while inhibiting sputtering of underlying metal
JP2913936B2 (ja) * 1991-10-08 1999-06-28 日本電気株式会社 半導体装置の製造方法
US5658425A (en) * 1991-10-16 1997-08-19 Lam Research Corporation Method of etching contact openings with reduced removal rate of underlying electrically conductive titanium silicide layer
US5242538A (en) * 1992-01-29 1993-09-07 Applied Materials, Inc. Reactive ion etch process including hydrogen radicals
US5880036A (en) * 1992-06-15 1999-03-09 Micron Technology, Inc. Method for enhancing oxide to nitride selectivity through the use of independent heat control
US6258497B1 (en) 1992-07-29 2001-07-10 International Business Machines Corporation Precise endpoint detection for etching processes
US5466636A (en) * 1992-09-17 1995-11-14 International Business Machines Corporation Method of forming borderless contacts using a removable mandrel
US5468340A (en) * 1992-10-09 1995-11-21 Gupta; Subhash Highly selective high aspect ratio oxide etch method and products made by the process
US5468339A (en) * 1992-10-09 1995-11-21 Advanced Micro Devices, Inc. Plasma etch process
US5286338A (en) * 1993-03-01 1994-02-15 At&T Bell Laboratories Methods for making microlens arrays
US5431799A (en) * 1993-10-29 1995-07-11 Applied Materials, Inc. Collimation hardware with RF bias rings to enhance sputter and/or substrate cavity ion generation efficiency
JP2993339B2 (ja) * 1993-12-03 1999-12-20 ヤマハ株式会社 半導体装置の製造方法
US6040247A (en) * 1995-01-10 2000-03-21 Lg Semicon Co., Ltd. Method for etching contact
US6039851A (en) * 1995-03-22 2000-03-21 Micron Technology, Inc. Reactive sputter faceting of silicon dioxide to enhance gap fill of spaces between metal lines
JP2956524B2 (ja) * 1995-04-24 1999-10-04 日本電気株式会社 エッチング方法
US5814186A (en) * 1995-08-28 1998-09-29 Advanced Micro Devices, Inc. SOG etchant gas and method for using same
US5631197A (en) * 1995-08-30 1997-05-20 Taiwan Semiconductor Manufacturing Company, Ltd Sacrificial etchback layer for improved spin-on-glass planarization
US5626716A (en) * 1995-09-29 1997-05-06 Lam Research Corporation Plasma etching of semiconductors
US5650040A (en) * 1995-11-30 1997-07-22 Micron Technology, Inc. Interfacial etch of silica to improve adherence of noble metals
US6001699A (en) * 1996-01-23 1999-12-14 Intel Corporation Highly selective etch process for submicron contacts
US5814563A (en) * 1996-04-29 1998-09-29 Applied Materials, Inc. Method for etching dielectric using fluorohydrocarbon gas, NH3 -generating gas, and carbon-oxygen gas
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
US5863376A (en) * 1996-06-05 1999-01-26 Lam Research Corporation Temperature controlling method and apparatus for a plasma processing chamber
TW343360B (en) * 1996-07-31 1998-10-21 Applied Materials Inc Plasma reactor process for high photoresist selectivity and improved polymer adhesion
JP3651160B2 (ja) * 1997-01-31 2005-05-25 ソニー株式会社 半導体装置の製造方法
EP0871213A3 (en) * 1997-03-27 1999-03-03 Siemens Aktiengesellschaft Method for producing vias having variable sidewall profile
US5924000A (en) * 1997-09-19 1999-07-13 Vanguard International Semiconductor Corporation Method for forming residue free patterned polysilicon layer containing integrated circuit structures
US6074957A (en) * 1998-02-26 2000-06-13 Micron Technology, Inc. Methods of forming openings and methods of controlling the degree of taper of openings
US6117786A (en) * 1998-05-05 2000-09-12 Lam Research Corporation Method for etching silicon dioxide using fluorocarbon gas chemistry
US6020268A (en) * 1998-07-13 2000-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic field controlled spacer width
US6117788A (en) * 1998-09-01 2000-09-12 Micron Technology, Inc. Semiconductor etching methods
US6080676A (en) * 1998-09-17 2000-06-27 Advanced Micro Devices, Inc. Device and method for etching spacers formed upon an integrated circuit gate conductor
US6136712A (en) * 1998-09-30 2000-10-24 Lam Research Corporation Method and apparatus for improving accuracy of plasma etching process
US6297163B1 (en) 1998-09-30 2001-10-02 Lam Research Corporation Method of plasma etching dielectric materials
US6281132B1 (en) 1998-10-06 2001-08-28 Advanced Micro Devices, Inc. Device and method for etching nitride spacers formed upon an integrated circuit gate conductor
US6335292B1 (en) * 1999-04-15 2002-01-01 Micron Technology, Inc. Method of controlling striations and CD loss in contact oxide etch
US6093079A (en) * 1999-07-27 2000-07-25 House; William P. Toy vehicle track
US6617257B2 (en) 2001-03-30 2003-09-09 Lam Research Corporation Method of plasma etching organic antireflective coating
US7311852B2 (en) * 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
US6630407B2 (en) 2001-03-30 2003-10-07 Lam Research Corporation Plasma etching of organic antireflective coating
US6864041B2 (en) * 2001-05-02 2005-03-08 International Business Machines Corporation Gate linewidth tailoring and critical dimension control for sub-100 nm devices using plasma etching
US6746961B2 (en) 2001-06-19 2004-06-08 Lam Research Corporation Plasma etching of dielectric layer with etch profile control
JP4304904B2 (ja) * 2002-02-07 2009-07-29 株式会社島津製作所 エタロンの製造方法
US7045466B2 (en) * 2002-06-27 2006-05-16 Cornell Research Foundation, Inc. Three dimensional high aspect ratio micromachining
JP2004246994A (ja) * 2003-02-14 2004-09-02 Fuji Electric Holdings Co Ltd マスタディスクの製造方法
KR20050070837A (ko) * 2003-12-31 2005-07-07 동부아남반도체 주식회사 금속 옥사이드 반도체 소자의 플라즈마 손상방지를 위한식각방법
DE102004049233A1 (de) * 2004-10-09 2006-04-20 Schott Ag Verfahren zur Mikrostrukturierung von Substraten aus Flachglas
JP4701776B2 (ja) * 2005-03-25 2011-06-15 東京エレクトロン株式会社 エッチング方法及びエッチング装置
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US8372756B2 (en) 2008-08-29 2013-02-12 Air Products And Chemicals, Inc. Selective etching of silicon dioxide compositions
US8445296B2 (en) * 2011-07-22 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for end point determination in reactive ion etching
SG11202007304WA (en) * 2018-02-05 2020-08-28 Lam Res Corp Amorphous carbon layer opening process

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57159026A (en) * 1981-03-27 1982-10-01 Toshiba Corp Dry etching method
JPS58143528A (ja) * 1982-02-22 1983-08-26 Hitachi Ltd ドライエツチング法
JPS6043844A (ja) * 1983-08-22 1985-03-08 Toshiba Corp 半導体装置の製造方法
US4511430A (en) * 1984-01-30 1985-04-16 International Business Machines Corporation Control of etch rate ratio of SiO2 /photoresist for quartz planarization etch back process
JPS61121440A (ja) * 1984-11-19 1986-06-09 Matsushita Electric Ind Co Ltd ドライエツチング方法
US4711698A (en) * 1985-07-15 1987-12-08 Texas Instruments Incorporated Silicon oxide thin film etching process
JPS6273724A (ja) * 1985-09-27 1987-04-04 Hitachi Ltd 半導体装置の製造法
US4668338A (en) * 1985-12-30 1987-05-26 Applied Materials, Inc. Magnetron-enhanced plasma etching process
US4680087A (en) * 1986-01-17 1987-07-14 Allied Corporation Etching of dielectric layers with electrons in the presence of sulfur hexafluoride
US4698128A (en) * 1986-11-17 1987-10-06 Motorola, Inc. Sloped contact etch process
US4842683A (en) * 1986-12-19 1989-06-27 Applied Materials, Inc. Magnetic field-enhanced plasma etch reactor
EP0282820A1 (de) * 1987-03-13 1988-09-21 Siemens Aktiengesellschaft Verfahren zum Erzeugen von Kontaktlöchern mit abgeschrägten Flanken in Zwischenoxidschichten
FR2619578A1 (fr) * 1987-08-18 1989-02-24 Air Liquide Procede de gravure ionique reactive a basse tension d'autopolarisation par addition de gaz inertes
JP2603989B2 (ja) * 1988-03-18 1997-04-23 株式会社日立製作所 半導体装置の製造方法
US4836885A (en) * 1988-05-03 1989-06-06 International Business Machines Corporation Planarization process for wide trench isolation
US4904341A (en) * 1988-08-22 1990-02-27 Westinghouse Electric Corp. Selective silicon dioxide etchant for superconductor integrated circuits
DE69024719T2 (de) * 1989-08-14 1996-10-02 Applied Materials Inc Gasverteilungssystem und Verfahren zur Benutzung dieses Systems
JPH03101227A (ja) * 1989-09-14 1991-04-26 Sumitomo Metal Ind Ltd エッチング方法及びその装置

Also Published As

Publication number Publication date
US5021121A (en) 1991-06-04
EP0442488A3 (en) 1991-10-16
EP0442488A2 (en) 1991-08-21
JP2519839B2 (ja) 1996-07-31
JPH056875A (ja) 1993-01-14

Similar Documents

Publication Publication Date Title
KR910016055A (ko) 이산화규소 rie 에칭법
US4511430A (en) Control of etch rate ratio of SiO2 /photoresist for quartz planarization etch back process
US4255230A (en) Plasma etching process
US7319075B2 (en) Etchant with selectivity for doped silicon dioxide over undoped silicon dioxide and silicon nitride, processes which employ the etchant, and structures formed thereby
EP0202907A2 (en) In-situ photoresist capping process for plasma etching
ATE404992T1 (de) Herstellungsmethode von öffnungen mit hohem aspektverhältnis
JP2758754B2 (ja) プラズマエッチング方法
US4293375A (en) Method of manufacturing a device and device manufactured according to the method
US6069087A (en) Highly selective dry etching process
JPH05259269A (ja) 素子分離領域の形成方法
US5082524A (en) Addition of silicon tetrabromide to halogenated plasmas as a technique for minimizing photoresist deterioration during the etching of metal layers
US6455232B1 (en) Method of reducing stop layer loss in a photoresist stripping process using a fluorine scavenger
KR19980028825A (ko) 감광막 식각방법
JPS62142326A (ja) エツチング方法
JPH05217954A (ja) ドライエッチング終点検出方法
JPH04221825A (ja) 選択ドライエッチング方法
WO2000026954A1 (en) Method of reducing stop layer loss in a photoresist stripping process using hydrogen as a fluorine scavenger
KR970053955A (ko) 반도체 장치의 제조방법
JPH06124924A (ja) 窒化シリコン膜のドライエッチング方法
JPH03241740A (ja) 半導体装置の製造方法
KR100223869B1 (ko) 반도체 소자의 제조 방법
JP3167310B2 (ja) ドライエッチング方法
KR970023735A (ko) 반도체장치의 콘택 형성방법
KR0186182B1 (ko) 고밀도 플라즈마를 이용한 절연막 식각방법
JPS61232620A (ja) 半導体基板エツチング方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid