KR910013448A - 게터링 장치 및 방법 - Google Patents

게터링 장치 및 방법 Download PDF

Info

Publication number
KR910013448A
KR910013448A KR1019900021736A KR900021736A KR910013448A KR 910013448 A KR910013448 A KR 910013448A KR 1019900021736 A KR1019900021736 A KR 1019900021736A KR 900021736 A KR900021736 A KR 900021736A KR 910013448 A KR910013448 A KR 910013448A
Authority
KR
South Korea
Prior art keywords
substrate
layer
silicon
germanium
germanium silicon
Prior art date
Application number
KR1019900021736A
Other languages
English (en)
Other versions
KR100257364B1 (ko
Inventor
제이. 린드버그 케이쓰
고프파쓰 그레그
디. 스미스 제리
Original Assignee
엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔. 라이스 머레트, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 엔. 라이스 머레트
Publication of KR910013448A publication Critical patent/KR910013448A/ko
Application granted granted Critical
Publication of KR100257364B1 publication Critical patent/KR100257364B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

내용 없음.

Description

게터링 장치 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 기판으로서 실리콘 박막의 실시예를 도시한 가공물의 확대 단면도,
제2도는 기판상에 게르마늄 실리콘 층을 부수적 실시예로 도시한, 제1도의 가공물의 확대 단면도,
제3도는 게르마늄 실리콘 층상에 증착된 실리콘 층을 도시한 제2도의 가공물의 확대 단면도.

Claims (22)

  1. 반도체 기판내에 분산된 금속 원자들을 갖고 있는 반도체 기판, 및 금속원자들을 상기 기판에서 상기 희생층부분으로 유인하기 위해 상기 기판 상에 증착된 희생층을 포함하는 것을 특징으로 하는 게터링 장치.
  2. 제1항에 있어서, 상기 희생층으로부터 상기 기판으로의 입자오염을 감소시키기 위해 상기 희생층 상에 증착된 밀봉층을 더 포함하는 것을 특징으로 하는 장치.
  3. 제1항에 있어서, 상기 희생층이 4족 화합물을 포함하는 것을 특징으로 하는 장치.
  4. 제1항에 있어서, 상기 희생층이 게르마늄 실리콘을 포함하는 것을 특징으로 하는 장치.
  5. 제1항에 있어서, 상기 기판으로부터 상기 희생층으로 금속원자를 유인하는 것이 상기 기판의 온도를 약 300℃ 내지 약 1400℃ 사이로 증가시킴으로써 개시되는 것을 특징으로 하는 장치.
  6. 제2항에 있어서, 상기 밀봉층이 실리콘을 포함하는 것을 특징으로 하는 장치.
  7. 제1항에 있어서, 상기 기판이 실리콘으로 구성되는 것을 특징으로 하는 장치.
  8. 제1항에 있어서, 상기 희생층의 두께가 약 0.1 내지 약 25 미크론 사이에 있는 것을 특징으로 하는 장치.
  9. 제2항에 있어서, 상기 밀봉층의 두께가 2 내지 약 5 미크론 사이에 있는 것을 특징으로 하는 장치.
  10. 실리콘 기판으로부터 금속 원자들을 게터링하기 위한 장치에 있어서, 실리콘 기판상에 증착된 게르마늄 실리콘층, 및 상기 게르마늄 실리콘 층을 밀봉하기 위해 상기 게르마늄 실리콘 층상에 증착된 실리콘층을 포함하고 상기 기판과 상기 게르마늄 실리콘 층이 가열에 의해 금속원자의 유동을 상기 기판으로부터 상기 게르마늄 실리콘/실리콘 인터페이스의 미스핏 전위로 유도하도록 격자구조 미스핏 전위를 갖는 것을 특징으로 하는 장치.
  11. 제10항에 있어서, 상기 게르마늄 실리콘층이 실리콘 내에 약 01. 내지 약 25% 사이의 게르마늄 함량을 갖는 것을 특징으로 하는 장치.
  12. 제10항에 있어서, 상기 게르마늄 실리콘 층이 약 01. 내지 약 25미크론 사이의 두께를 갖는 것을 특징으로 하는 장치.
  13. 제10항에 있어서, 상기 기판이 약 300 내지 1400℃ 사이에서 가열되는 것을 특징으로 하는 장치.
  14. 기판상에 희생층을 증착하는 단계, 금속 원자들이 상기 공정의 디바이스로부터 상기 기판으로 이동하도록 상기 기판상에 디바이스를 제조하는 단계 및 금속 원자들이 상기 기판으로부터 게르마늄 실리콘/실리콘 인터페이스의 미스핏 전위로 이동하도록 상기 기판을 가열하는 단계를 포함하는 것을 특징으로 하는 게터링 방법.
  15. 제14항에 있어서, 상기 기판과 상기 밀봉층 사이에 상기 게르마늄 실리콘 층을 정하기 위해 밀봉층을 상기 게르마늄 실리콘 층에 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 금속분자들이 게르마늄 실리콘/실리콘 인터페이스의 상기 미스핏 전위로 이동한 후 상기 기판으로부터 상기 게르마늄 실리콘층 및 상기 밀봉층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제14항에 있어서, 상기 기판을 가열하는 상기 단계가 약 300 내지 1400℃ 사이에서 상기 기판의 온도를 증가시키는 것을 특징으로 하는 방법.
  18. 제14항에 있어서, 상기 희생층을 증착하는 상기 단계가 상기 미스핏 전위층을 형성하기 위해 게르마늄 실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제14항에 있어서, 상기 미스핏 전위층을 증착하는 상기 단계가 상기 희생층을 형성하기 위해 4족 화합물을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 오염된 실리콘 기판에서 금속원자들을 게터링하는 방법에 있어서, 기판의 제1표면상에 게르마늄 실리콘층을 증착하는 단계, 상기 실리콘 층과 기판사이의 상기 게르마늄 실리콘층을 밀봉하기 위해 상기 게르마늄 실리콘 층상에 실리콘 층을 증착하는 단계, 표준 공정 중에 오염에 의해서 발생되는 금속 원자들이 기판을 오염시키도록 상기 기판의 제2표면상에 전자 부품들을 제조하는 단계, 및 상기 기판에 실제로 금속 원자가 없도록 금속 원자를 기판으로부터 상기 게르마늄 실리콘 층 부근으로 이동하도록 상기 기판을 가열하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 상기 기판으로부터 상기 게르마늄 실리콘 층 및 상기 실리콘 층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 제20항에 있어서, 상기 기판을 가열하는 상기 단계가 약 300 내지 1400℃ 사이의 온도까지 증가하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900021736A 1989-12-27 1990-12-26 게터링 장치 및 방법 KR100257364B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/457,441 US5229306A (en) 1989-12-27 1989-12-27 Backside gettering method employing a monocrystalline germanium-silicon layer
US457441 1989-12-27

Publications (2)

Publication Number Publication Date
KR910013448A true KR910013448A (ko) 1991-08-08
KR100257364B1 KR100257364B1 (ko) 2000-05-15

Family

ID=23816747

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900021736A KR100257364B1 (ko) 1989-12-27 1990-12-26 게터링 장치 및 방법

Country Status (4)

Country Link
US (1) US5229306A (ko)
EP (1) EP0434984A3 (ko)
JP (1) JP3351801B2 (ko)
KR (1) KR100257364B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE43450E1 (en) 1994-09-29 2012-06-05 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor thin film
US5789284A (en) 1994-09-29 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor thin film
US6331457B1 (en) * 1997-01-24 2001-12-18 Semiconductor Energy Laboratory., Ltd. Co. Method for manufacturing a semiconductor thin film
JP3295346B2 (ja) 1997-07-14 2002-06-24 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法及びそれを用いた薄膜トランジスタ
JP3830623B2 (ja) 1997-07-14 2006-10-04 株式会社半導体エネルギー研究所 結晶性半導体膜の作製方法
US6268641B1 (en) * 1998-03-30 2001-07-31 Kabushiki Kaisha Toshiba Semiconductor wafer having identification indication and method of manufacturing the same
US6898362B2 (en) 2002-01-17 2005-05-24 Micron Technology Inc. Three-dimensional photonic crystal waveguide structure and method
TW583049B (en) * 2001-07-20 2004-04-11 Getters Spa Support with integrated deposit of gas absorbing material for manufacturing microelectronic, microoptoelectronic or micromechanical devices
US6987037B2 (en) 2003-05-07 2006-01-17 Micron Technology, Inc. Strained Si/SiGe structures by ion implantation
US6929984B2 (en) 2003-07-21 2005-08-16 Micron Technology Inc. Gettering using voids formed by surface transformation
US7153753B2 (en) 2003-08-05 2006-12-26 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
JP2006332221A (ja) * 2005-05-25 2006-12-07 Fuji Electric Holdings Co Ltd 半導体ウェハの不純物除去方法および半導体装置の製造方法
JP2016009730A (ja) * 2014-06-23 2016-01-18 株式会社東芝 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3997368A (en) * 1975-06-24 1976-12-14 Bell Telephone Laboratories, Incorporated Elimination of stacking faults in silicon devices: a gettering process
US4357183A (en) * 1980-08-13 1982-11-02 Massachusetts Institute Of Technology Heteroepitaxy of germanium silicon on silicon utilizing alloying control
US4608096A (en) * 1983-04-04 1986-08-26 Monsanto Company Gettering
DD226430A1 (de) * 1984-08-02 1985-08-21 Erfurt Mikroelektronik Getterfaehige mehrschichtanordnung und verfahren zu ihrer herstellung
JPS63291897A (ja) * 1987-05-26 1988-11-29 Nec Corp 単結晶膜の成長方法
US4962051A (en) * 1988-11-18 1990-10-09 Motorola, Inc. Method of forming a defect-free semiconductor layer on insulator
US4975387A (en) * 1989-12-15 1990-12-04 The United States Of America As Represented By The Secretary Of The Navy Formation of epitaxial si-ge heterostructures by solid phase epitaxy

Also Published As

Publication number Publication date
KR100257364B1 (ko) 2000-05-15
EP0434984A3 (en) 1993-03-03
JP3351801B2 (ja) 2002-12-03
US5229306A (en) 1993-07-20
EP0434984A2 (en) 1991-07-03
JPH0437140A (ja) 1992-02-07

Similar Documents

Publication Publication Date Title
KR910013448A (ko) 게터링 장치 및 방법
KR940007977A (ko) 에피택셜 웨이퍼 및 그 제조방법
KR870011702A (ko) 비결정 실리콘 전계효과 트랜지스터의 백 채널표면 안정화 방법
KR930001313A (ko) 알루미늄·게르마늄합금막의 게르마늄의 제거방법
KR920010774A (ko) 반도체장치의 제조방법
Liu et al. Investigation of piezoresistive effect in p-channel metal–oxide–semiconductor field-effect transistors fabricated on circular silicon-on-insulator diaphragms using cost-effective minimal-fab process
KR980006236A (ko) 반도체 장치 및 그의 형성방법
JPH01313930A (ja) 半導体基板の処理方法
KR910015005A (ko) 반도체 디바이스 제조 방법
CN113782421B (zh) 一种碳薄膜制作方法和设备
US3007819A (en) Method of treating semiconductor material
JPS5533084A (en) Method of fabricating semiconductor device
KR970052321A (ko) 반도체 위에 금속박막 형성방법
KR970052785A (ko) 반도체 소자 제조방법
KR850007717A (ko) 반도체 기판물질의 개량된 게터링(Gettering) 공법
KR900002449A (ko) 반도체 소자의 콘택 배선방법
KR960005848A (ko) 반도체소자의 제조방법
KR950021090A (ko) 반도체 소자의 콘택홀 형성방법
KR970003667A (ko) 반도체 소자의 도전층 형성방법
JPH02194520A (ja) 半導体基板の接合方法および接合装置
KR940012528A (ko) 반도체 소자 제조방법
KR970063477A (ko) 마스크를 이용한 고에너지 이온주입방법
KR960026165A (ko) 반도체 소자 콘택홀 형성방법
KR950032728A (ko) 다이아몬드 박막의 일방향 성장방법
KR910013511A (ko) 반도체 소자의 소자분리 산화막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080110

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee