KR100257364B1 - 게터링 장치 및 방법 - Google Patents
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Abstract
차후에 오염되는 실리콘 기판(12)로 부터 금속원자들(28)을 게터링 하는 방법이 기술되어 있다. 평활하게 되거나 폴리쉬된 제1표면(16)은 거기에 증착된 게르마늄 실리콘 박층(20)을 갖고 있다. 실리콘 층(24)는 기판(12)와 실리콘층(24)사이의 층(20)을 밀봉하기 위해 게르마늄 실리콘 층(20)상으로 증착된다. 전자 부품들(26)은 실리콘 기판(12)의 제2 표면(14)상에 제조되는데, 그것은 표준 공정시에 오염의 결과로서 금속원자(28)들이 기판(12)을 오염시키게 한다. 표준 디바이스 공정중에, 기판(12)가 가열되기 때문에, 오염 결과인 기판(12)내의 금속원자(28)들은, 기판으로부터 게르마늄 실리콘(20)실리콘 인터페이스의 미스핏 전위로 확산한다.
Description
제1도는 기판상의 실리콘 박막의 구현을 도시한 가공물의 확대 단면도.
제2도는 기판상에 게르마늄 실리콘 층의 다음 구현을 도시한, 제1도의 가공물의 확대 단면도.
제3도는 게르마늄 실리콘 층상에 증착된 실리콘 층을 도시한 제2도의 가공물의 확대 단면도.
제4도는 기판에 접속된 전자부품을 도시한 제3도의 가공물의 확대 단면도.
제5도는 본 발명에 따른 기판의 정면으로부터 기판의 후면까지 게터링한 후의 금속 원자들을 도시한 제4도의 가공물의 확대 단면도.
제6도는 게르마늄 실리콘 층 및 실리콘 층이 기판으로부터 제거된 후의 가공물을 도시한 제5도의 가공물의 확대 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 집적 회로 가공물 12 : 실리콘 기판
14 : 제2표면(정면) 16 : 제1표면(후면)
20 : 희생층 24 : 실리콘 층
26 : 전자 부품 28 : 금속 원자
본 발명은 일반적으로 게터링(gettering)에 관한 것으로, 특히 실리콘 기판상의 농동 디바이스로부터 실리콘 기판내의 금속 원자들을 분리시키기 위한 게터링에 관한 것이다.
통상적으로 게터링으로공지된 실리콘 기판내의 금속 원자를 능동 디바이스로 부터 분리시키고자 할 때 몇가지 문제점에 봉착해왔다. 집적 회로 생산 과정에서, 전자 부품들이 기판상에 조립될 때 금속 원자들이 종종 실리콘 기판내로 이동해 들어간다. 불행히도, 제조 공정 중에, 이러한 금속 원자들은 기판을 통해 이동해 들어간다. 만일 상당히 많은 수의 금속 원자가 능동 디바이스로 이동하면, 집적 회로의 유효성은 현저하게 감소될 수 있다. 능동 디바이스 내에서의 이러한 금속 원자들에 의해 발생되는 문제점들은 집적 회로의 전기적 단락으로부터 감소된 소수 캐리어 수명(life time)에 의한 부적절한 디바이스 성능에까지 달할 수 있다.
과거에는, 게터링 공정이 여러 방법들 중 한 방법으로서 이들 금속 원자들을 능동 디바이스로부터 분리하거나 게터하기 위해 집적 회로 산업에서 사용되어 왔다. 이러한 방법은 실리콘 기판의 후면을 손상시킨다. 표면을 손상시킴으로써, 기판의 후면 상에 격자 전위(lattice dislocation)가 형성된다. 금속 원자들은 격자 전위로 이동하여 거기서 포획된다. 불행히도, 후면의 손상은 대개 불균일하여, 기판의 표면에 자유 실리콘 입자들을 축적하게 하여 기판 표면의 오염을 일으킨다.
금속 원자들을 게터링 하는 다른 방법은 기판 후면상에 폴리실리콘층을 증착하는 것이다. 실리콘 표면에 인접한 폴리실리콘 층을 형성함으로써, 격자구조의 전위가 층들의 인터페이스에 형성되고, 실리콘 기판으로부터 금속 원자들을 포획한다. 금속 원자들은 또한 폴리실리콘 결정입자 경계(grain boundary)에서 포획된다.
폴리실리콘 층을 증착하는 부수적인 공정 단계를 필요로 하기 때문에, 이 증착은 비용이 많이 들고 시간을 더 소모하게 된다. 게다가, 폴리실리콘 층이 쉽게 식각되어 결과적으로 게터링 물질을 제거하게 된다는 것을 알 수 있다.
그러므로, 최종 집적회로 제품을 만들기 위해 제조 과정 중에 능동 디바이스로이동할 수 있는 금속 원자들의 손상 효과를 제거하는 개선된 게터링 공정에 대한 필요성이 대두되어 왔다. 또한, 실리콘 기판의 표면을 오염시키지 않고, 기판내의 금속 원자들의 효과적인 게터링을 보장하기 위해 균일하게 증착되는 게터링 공정에 대한 필요성이 대두되어 왔다. 최종적으로 쉽게 제조되고 회수할 수 있는 게터링 기술에 대한 필요성이 대두되어 왔다.
본 발명의 한 특징은 기판내의 금속 원자들을 집적 회로의 능동 디바이스로부터 분리시키기 위한 게터링 장치를 포함하고 있다. 초기에, 연속층이 기판 양단에 형성되도록 희생층(sacrificial layer)으로서 작용하는 게르마늄 실리콘 층이 실리콘 기판상에 증착된다. 기판의 제1표면은 게르마늄 실리콘 층의 증착을 위해 균일한 접촉면을 제공하도록 연마될 수 있다. 그러나, 이것은 필요하지 않다. 격자구조 미스핏(misfit) 전위가 실리콘 기판과 게르마늄 실리콘 층 사이의 인터페이스를 따라 생성된다. 미스핏 게르마늄 실리콘 층이 실리콘 기판상에 증착된 후, 실리콘 층은 기판과 실리콘 층 사이의 게르마늄 층을 밀봉하는 게르마늄 층 상에 선택적으로 증착될 수 있다. 이 게르마늄 실리콘 층의 밀봉은 미스핏 전위의 부가층을 제공할 것이고, 전체 집적 회로 제조를 통해 게터링 장치를 유지하기 위해 희생층으로 작용할 것이다.
일단 이 복합층이 형성되면, 전자 부품들은 집적회로를 형성하기 위해 기판상에서 제조된다. 전자 부품들이 기판 상에서 제조될 때, 금속 원자들은 실리콘 기판내로 이동한다. 본 발명은 실리콘 기판의 후면상에 게르마늄 실리콘 층[전형적으로, 실리콘 내에 약 0.1% 내지 25% 게르마늄과 약 0.1 미크론(micron) 내지 25 미크론 두께]의 증착에 의해 웨이퍼 후면 상에 미스핏 전위를 발생시키기 위한 방법을 포함한다. 선택적 실리콘 층이 게르마늄/실리콘 층 상으로 증착될 수 있지만, 반드시 그럴 필요는 없다. 실리콘 웨이퍼 상의 전형적 디바이스 제조 공정은 약 300℃ 내지 1400℃사이의 온도를 필요로 한다. 이 온도에서 금속 원자들은 실리콘 웨이퍼내에서 운동성이 좋아지고 게르마늄 실리콘/실리콘 인터페이스에서의 미스핏 전위로 이동해서 영구적으로 포획된다.
일단 게르마늄 실리콘 층은 금속원자들을 게터하면 게르마늄 실리콘 층 및 실리콘 층이 제거된다. 실리콘 층과 게르마늄 실리콘층을 제거하는 것은 선택적이지만, 일반적으로 특정 응용분야에 대한 요구 사항을 묶어 기술되어 있다.
본 발명은 실리콘 기판에서 금속 원자들을 게터링하기 위한 종래의 방법에 대하여 여러가지 기술적인 장점을 제시하고 있다. 이 장점들은 공정 중에 발생되는 금속 클러스터(cluster)들 및 실리콘 기판 표면상의 입자 오염을 효과적으로 줄이는 것을 포함하고 있다. 또한, 본 발명은 전체 기판의 적절한 게터링을 보장하기 위해 희생 층을 균일하게 증착하는 기술적 장점을 제공한다. 마지막으로 본 발명은 종래의 기술보다 완제품에 대한 가격에서도 더 효과적이고 더 쉽게 구현될 수 있다.
보다 효과적으로 본 발명을 설명하기 위해 도면을 참조하여, 설명한다.
도 1를 참조하면, 집적회로 가공물은 확대 단면도로 도시되는데 일반적으로 참조 번호(10)으로 표시된다. 가공물(10)은 양호하게 실리콘으로 만들어지고 약 550 미크론의 두께를 갖는다. 가공물(10)에는 제2표면(14)와 제1표면(16)이 있다. 제1표면(16)은 거친 연부를 제거하는 래핑 공정(lapping process)에 처음 노출된다. 일단 래핑 공정이 완료되면, 다음 공정으로 폴리싱(polishing) 공정이 제1표면(16)에 대하여 준비된다.
도 2를 참조하면, 가공물(10)은 층(20)을 균일하게 피복시키기 위해 실리콘(2% 게르마늄) CVD(22; chemical vapor deposition)에 노출된다. 층(20)은 약 1 내지 2 미크론 두께의 게르마늄 실리콘 조성물이고, 이것은 실리콘 및 실리콘 게르마늄의 격자 파라미터 차이로 인해 실리콘/실리콘 게르마늄 인터페이스에 미스핏 전위를 발생시키도록 작용한다. 이 층(20)은 약 0.1 미크론과 약 25 미크론 사이에서 두께가 변할 수 있다. 이 층(20)은 제1표면(16)에 층(12 및 20)의 인터페이스 사이에서 격자구조 미스핏 전위를 발생한다. 그후 이들 격자구조 전위들은 본 발명에 따라 기판(12)로 부터 금속 원자들을 게터링하기 위해 사용된다.
다른 실시예에서, Si(2% Ge)는 실리콘과 주석의 혼합물로 교체될 수 있다. 게르마늄과 주석 원자들이 인터페이스에서 격자 구조 미스핏 전위를 발생시키기 위해 사용되고, 다른 4족 화합물들도 필요한 격자 구조 미스핏 전위를 발생시키는 경우 게르마늄 및 주석 대신에 사용될 수 있다는 것을 알 수 있다.
도 3를 참조하면, 밀봉층(24)는 게르마늄 실리콘 층(20)상에 증착된다. 밀봉층(24)는 양호하게도 CVD 공정에 의해 증착되는 순수 실리콘과 같은 실리콘 조성물이다. 밀봉층(24)는 게르마늄 원자들이 층(20)으로 부터 이탈하지 않고 차후 공정중에 기판(12)를 오염시키지 않도록 하기 위해 사용된다. 층(24)는 양호하게도 약 2 미크론 내지 5 미크론의 범위의 두께로 증착된다. 이 때에, 가공물(10)은 차후공정을 위해 웨이퍼로 보내지거나 디바이스들을 제조하기 위한 공정 설비의 첫 단부로 보내질 수 있다.
도 4를 참조하면, 본 발명을 사용하는 다음 공정 단계를 알 수 있다. 공정중에, 여러 전자 부품들(26)은 종래의 기술에 의해 정면(14)상에서 제조된다. 부품들(26)이 정면(14)상에서 제조될 때, 금속 원자들(28)은 이동하며 고온에서는 실리콘 기판(12)의 격자 구조를 통해 분산한다. 금속 원자들이 실리콘층(14)내로 이동할 때, 금속 원자들은 온도가 상당히 증가되는 경우에 공정 중에 클레스터들을 형성한다. 금속 원자들(28)의 클러스터링은 집적 회로를 단락시키거나, 표면 오염시키는 등 차후 공정을 어렵게 만들 수 있다. 능동 디바이스내에 배치되어 있는 단일 금속 원자들은 디바이스 성능의 저하를 야기하는 소수 캐리어 수명을 또한 줄일 수 있다.
도 5에 의하면, 실리콘 기판(12)로 부터 금속 원자들(28)을 게터링하는 방법을 알 수 있다. 기판(12)가 약 300℃와 약 1400℃사이의 전형적인 공정 온도로 가열될 때, 금속 원자들은 실리콘 격자를 통해 임의로 이동한다. 이동하는 금속 원자가 게르마늄 실리콘/실리콘 인터페이스의 미스핏 전위와 마주치는 경우, 그것은 영구적으로 포획된다. 전위에서의 금속 원자들의 포획은, 기판내 금속 원자들의 농도 기울기(concentration gradient), 및 게르마늄 실리콘/실리콘 인터페이스로부터 발생하는 인터페이스층(16)에서 미스핏 전위로의 금속 원자들의 순수한 유동 또는 이동을 야기한다.
본 발명에 따르면, 희생층(20)은 특정 선택 위치에 미스핏 전위의 형성을 유도하고, 기판(12)가 가열되는 경우에 그 특정 위치로 금속 원자들(28)을 이동시키기 위해 증착된다. 도 5에 도시된 바와 같이, 금속 원자들(28)이 희생층(20)으로 이동되면 정면(14)에 도달하는 금속 원자들의 농도는 감소된다. 정면(14)와 떨어진 금속 원자(28)의 위치는 정면(14)의 기판(12) 내부의 금속 클러스터링의 가능성을 줄인다. 금속 클러스터링이 감소하면 집적 회로의 단락 및 표면의 오염의 가능성도 감소한다. 정면 부근의 금속 원자들이 감소하면 디바이스 성능을 향상시키는 소수 캐리어 수명이 증가한다.
본 발명은 기판(12) 상의 균일한 게터링 효율을 형성하는데에 어려움이 있었던 종래의 기술을 극복하는 기술적 특징으로 가지고 있다. 불균일한 게터링 효율을 가짐으로써, 높은 농도의 금속 원자들(28)이 기판을 투과하여 표면에 확산되어서, 동작상의 문제를 일으킬 수 있다.
이제, 도 6를 참조하면, 희생층(20) 및 밀봉층(24)가 제거된 것을 볼 수 있다. 이 층(20 및 24)의 제거는 선택적이지만, 패키징 영역내의 증가된 공간에 대해서 실행될 수 있다. 기판(12)의 두께가 감소하고 층(20 및 24)를 제거해도 가공물(10)의 기능도에는 문제가 없다. 일단 희생층(20) 및 밀봉층(24)가 가공물(10)에서 제거되면, 금속 원자들(28)도 가공물(10)에서 제거되어서, 고온으로 실시할 경우 금속 원자들의 차후 클러스터링의 가능성도 제거된다.
본 발명과 그 장점은 다음에 기술된 실시예를 고찰함으로써 쉽게 이해될 수 있다.
[실시예]
게터링 장치는 실리콘 웨이퍼의 후면을 래핑 및 폴리싱함으로써 처음에 준비되었다. 표면이 균일하게 평활화된 후, 후면은 게르마늄 소오스를 수용하기 위한 후면을 준비하도록 순수 실리콘 원자 소오스에 노출되었다. 실리콘(2% 게르마늄) 증기는 약 200리터(liter)의 체적을 갖는 반응 챔버를 통해 순환되었다.
반응기는 응용 재료 기술(Applied Material Technology) 모델 AMT-7810이었다. 반응기에는 수소 소오스 및 Si(2% Ge) 소오스를 완전히 혼합하기 위해 사용전 혼합 챔버(premix chamber)가 제공되었다.
챔버에 대한 가스의 비율은 각각 분당 약 200리터의 수소 및 분당 약 0.8리터의 2% 게르마늄을 함유한 유동성 실리콘이었다. 챔버의 온도는 약 1000℃였고, 챔버의 압력은 약1대기압이었다. 실리콘 기판상에 증착된 게르마늄 실리콘층의 최종두께는 약 1.5미크론이었다. 실리콘층은 약4미크론으로 게르마늄 실리콘층상에 균일하게 증착되었다.
금속 불순물들은 실리콘 기판의 후면상에 의도적으로 칠해졌다. 후면상에 금속 불순물들을 갖는 기판은 약 1000℃의 온도로 약 20초 동안 용융로 내에 놓아두어졌다. 실리콘 웨이퍼의 정면을 검사할 때, 헤이즈(haze)는 관찰되지 않았다. 헤이즈가 없다는 것은 금속 원자들이 게르마늄 실리콘 표면으로 이동했다는 것과 실리콘 기판을 가열한 후 최소한의 오염이 기존의 정면에 도달했다는 것을 나타내었다.
요약하면, 본 발명은 유익한 게터링 공정이 두 실리콘층 사이에 끼워진 희생층으로 사용되는 게르마늄 실리콘층을 사용하는 것을 기술하고 있다. 본 발명의 게터링 공정은 균일성, 금속 클러스터의 감소, 표면상의 오염 감소, 및 보다 균일한 게터링이라는 점에서 상당히 유익하다.
본 발명의 양호한 실시예 및 그 장점이 상세한 설명에 기술 되었지만, 본 발명은 이에 제한되지 않고, 단지 특허 청구 범위의 원리 및 범위에 의해서만 제한된다.
Claims (7)
- 게터링 방법에 있어서, 단결정 실리콘 기판 상에 단결정 게르마늄-실리콘 희생층(sacrificial monocrystalline germanium-silicon layer)을 증착하여 경계면에서 미스핏 전위(misfit location)를 생성하는 단계와, 상기 기판의 반대 표면 상에 디바이스를 제조하는 단계 - 상기 디바이스의 제조로부터 발생하는 금속 원자는 상기 기판으로 이동함 - 와, 상기 기판을 가열하여 상기 금속 원자가 상기 기판으로부터 상기 게르마늄-실리콘과 상기 실리콘의 경계면의 상기 미스핏 전위로 이동하도록 하는 단계를 포함하는 게터링 방법.
- 제1항 있어서, 상기 게르마늄-실리콘 희생층 상에 밀봉층(sealing layer)을 증착하여 상기 게르마늄-실리콘 희생층을 상기 기판과 상기 밀봉층 사이에 한정하는 단계를 더 포함하는 게터링 방법.
- 제2항에 있어서, 상기 금속 원자가 상기 게르마늄-실리콘/실리콘 경계면의 상기 미스핏 전위로 이동한 후 상기 기판으로부터 상기 게르마늄-실리콘 희생층과 상기 밀봉층을 제거하는 단계를 더 포함하는 게터링 방법.
- 제1항에 있어서, 상기 기판을 가열하는 단계는 상기 기판의 온도를 300℃와 1400℃사이로 상승시키는 게터링 방법.
- 오염된 단결성 실리콘 기판으로부터 금속 원자를 게터링하기 위한 방법에 있어서, 상기 기판의 제1표면에 단결성 게르마늄-실리콘 층을 증착하여 경계면에서 미스핏 전위를 생성하는 단계와, 상기 게르마늄-실리콘 층 상에 실리콘층을 증착하여 상기 게르마늄-실리콘층을 상기 기판과 상기 실리콘층 사이에서 밀봉하는 단계와, 상기 기판의 반대 표면에 디바이스를 제조하는 단계-통상적인 처리 단계 동안의 오염으로부터 생기는 금속 원자가 상기 기판을 오염시킴-와, 상기 기판을 가열하여 금속 분자가 상기 기판으로부터 상기 게르마늄-실리콘 층의 근처로 이동하게 함으로써 상기 기판이 실질적으로 금속 분자를 갖지 않도록 하는 단계를 포함하는 게터링 방법.
- 제5항에 있어서, 상기 기판으로부터 상기 게르마늄-실리콘 층과 상기 실리콘층을 제거하는 단계를 더 포함하는 게터링 방법.
- 제5항에 있어서, 상기 기판을 가열하는 단계는 온도를 300℃와 140℃사이로 상승시키는 게터링 방법.
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