KR910010302A - 스트로브 분리 타이밍을 보장하는 장치 및 방법 - Google Patents

스트로브 분리 타이밍을 보장하는 장치 및 방법 Download PDF

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Abstract

내용 없음

Description

스트로브 분리 타이밍을 보장하는 장치 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 포함하는 컴퓨터 시스템의 비디오 보조시스템의 블럭 다이어그램.
제3A도 내지 제3E도는 비디오 DAC에서 칼라 데이타를 기록 또는 판독하기 위한 명령내의 연속적인 판독/기록 스트로브 신호 사이의 타이밍 관계를 나타내는 타이밍 다이어그램.
제6도는 양호한 실시예에 따라서 본 발명을 실행하는 제2A도의 비디오 인터페이스에 포함된 인터페이스의 회로 다이어그램.

Claims (30)

  1. MPU의 주변 장치 사이의 전송 싸이클에서 판독 또는 기록 스트로브 신호를 파형형성하기 위하여 마이크로 프로세서 장치(MPU)와 주변 장치 사이에 삽입되며 MPU 및 주변 장치 사이의 전송 싸이클중 선택된 싸이클을 연장하도록 MPU와 상호 작용하는 인터페이스에 있어서, MPU로부터 제1 및 제2판독 또는 기록 스트로브 신호를 수신하는 입력과 상기 신호를 주변 장치에 통과시키는 출력을 갖는 제1게이트와, 제1판독 또는 기록 스트로브 신호를 제1게이트의 출력에 의해 주변 장치에 통과시킨 다음 예정된 시간 주기동안 게이트를 디세이블링 하는 제1수단과, 예정된 시간 주기동안 제2판독 또는 기록 스트로브 신호 발생을 감지하며 그것에 응답하고 제2판독 기록 스트로브 신호에 연결된 전송 싸이클을 연장하도록 MPU에 명령할 목적으로 MPU에 대기 신호를 제공하는 제2수단을 구비하는 인터페이스.
  2. 제1항에 있어서, 제1수단은, 제1게이트를 통해 제1판독 또는 기록 스트로브 신호를 통과시킨 것에 응답하여 인에블되는 카운터를 포함하는 인터페이스.
  3. 제2항에 있어서, 상기 제1수단은, 카운터가 인에이블된 후 카운터에 의해 카운트된 클럭 신호1)와, 예정된 시간 주기동안 제1게이트를 디세이블하는 마스크 신호를 발생하도록 카운터의 예정된 카운트 출력과 카운터의 인에이블먼트에 응답하는 제2게이트 2)를 포함하는 인터페이스.
  4. 제3항에 있어서, 제2수단은, 데이타 입력을 갖는 래츠 1)와, 마스크 신호에 응답하여 예정된 시간 주기 동안 데이타 입력을 인에이블하는 제3 게이트2)와 래츠의 출력에 응답하여 대기 신호를 발생하는 대기 상태 발생기3)를 포함하는 인터페이스.
  5. 제4항에 있어서, 상기 전송 싸이클은 어드레스, 데이타 및 제어 신호를 포함하고 상기 제어 신호를 포함하고 상기 제어 신호는 판독 및 기록 스트로브 신호를 포함하고, 제3게이트는 MPU와 주변 장치 사이에서 전송 싸이클을 표시하는 어드레스 신호를 수신하는 최소한 하나의 입력을 가지며, 상기 어드레스 신호는 제3게이트가 인에이블될때 래츠의 데이타 입력에 통과되는 인터페이스.
  6. 제5항에 있어서, 래츠는, 제3게이트가 인에이블될때 상기 어드레스 신호가 래츠의 출력에 나타나는 것을 허용하도록 래츠의 데이타 입력에 어드레스 신호를 제공하는 시간에 연관된 제어 신호중 최소한 한 신호를 수신하는 클럭 입력을 포함하는 인터페이스.
  7. 제6항에 있어서, 제1수단은, 제1게이트의 출력을 샘플링 하며, 주변 장치가 제1 또는 제2판독 또는 기록 스트로브 신호를 수신하는지 아닌지를 표시하는 대기 상태 발생기에 시간-지연된 준비 신호를 제공하는 메모리 어레인지먼트를 포함하는 인터페이스.
  8. 제7항에 있어서, 대기 상태 발생기는 시간-지연된 준비 신호를 수신하며, 래츠의 출력에서 어드레스 신호에 응답하여 시간-지연된 준비 신호를 MPU에 통과시키도록 인에이블되는 게이팅 수단을 포함하며, 준비 신호는 제1 또는 제2판독 또는 기록 스트로브 신호가 주변 장치에 의해 수신되지 않은 것을 표시할때 대기 상태를 삽입시킴으로써 전송 싸이클을 연장하도록 MPU에 명령 신호로 작용하는 인터페이스.
  9. 마이크로프로세서(MPU)를 갖는 컴퓨터 시스템에 사용하는 비디오 보조시스템에 있어서, 상기 비디오 보조 시스템은, 칼라 메모리를 갖는 비디오 디지탈-대-아날로그 변환기(DAC)와, 비디오 프레임 메모리와, 비디오 메모리를 비디오 DAC에 인터페이스하는 그래픽 제어기와, MPU와 비디오 DAC 사이의 연속적인 전송 싸이클에서 메모리로부터 연속적인 판독 또는 기록 스트로브 신호를 수신하기 위해 MPU와 비디오 DAC 사이에서의 인터페이스를 포함하며, 상기 인터페이스는, a)MPU로부터의 신호를 수신하며 판독 또는 기록 스트로브 신호를 포함하는 입력 라인과, b)판독 또는 기록 스틀브 신호를 파형형성하며, 최소한 하나의 예정된 간격에 의해 분리되는 연속적인 파형형성된 판독 또는 기록 스트로브 신호를 제공하는 제1수단과, c)파형형성된 판독 또는 기록 스트로브 신호를 비디오 DAC에 전달하는 출력 라인과, d)연속적인 판독 또는 기록 스트로브 신호가 예정된 간격보다 적게 분리된다면 MPU가 제2의 연속적인 전송 싸이클을 연장하도록 하는 제2수단을 포함하는 비디오 보조시스템.
  10. 제9항에 있어서,파형형성 수단은 입력 라인의 하나에서 MPU의 연속적인 제1 및 제2판독 또는 기록 스트로브 신호를 수신하며 상기 신호를 출력 라인의 하나에 통과시키는 제1게이트와, 게이트가 제1판독 또는 기록 스트로브 신호를 비디오 DAC로 통과시킨 다음에 예정된 간격 동안 게이트를 디세이블하는 수단을 포함하는 비디오 보조시스템.
  11. 제10항에 있어서, 제2수단은, 데이타 입력을 갖는 래츠 1)와, 게이트가 제1판독 또는 기록 스트로브 신호를 통과시킨 다음 예정된 시간 주기동안 데이타 입력을 인에이블링하는 제2게이트 2)와, 래츠의 출력에 응답하여 제2판독 또는 기록 스트로브 신호에 연결된 전송 싸이클을 연장하도록 MPU를 명령하기 위하여 MPU에 대기 신호를 제공하는 대기 신호 발생기 3)를 포함하는 비디오 보조시스템.
  12. 제11항에 있어서, 전송 싸이클은 어드레스, 데이타 및 제어 신호를 포함하고, 상기 제어신호는 판독 및 기록 스트로브 신호를 포함하고, 제2게이트는 MPU와 주변 장치 사이에서 수행되는 전송 싸이클을 표시하는 입력 라인중 한 라인에서 어드레스 신호를 수신하며, 상기 어드레스 신호는 제2게이트가 인에이블 될 때 래츠의 데이타 입력으로 통과되는 비디오 보조시스템.
  13. 제12항에 있어서, 래츠는, 제2게이트가 인에이블될때 상기 어드레스 신호가 래츠의 출력에 나타나는 것을 허용하도록 래츠의 데이타 입력에 어드레스 신호를 제공하는 시간에 연관된 제어 신호중 최소한 한 신호를 수신하는 클럭 입력을 포함하는 비디오 보조시스템.
  14. 제13항에 있어서, 파형형성 수단은, 제1게이트의 출력을 샘플링하며. 주변 장치가 제1 또는 제2판독 또는 기록 스트로브 신호를 수신하는지 아닌지를 표시하는 대기 상태 발생기에 시간-지연된 준비신호를 제공하는 메모리 어레인지먼트를 포함하는 비디오 보조시스템.
  15. 제14항에 있어서, 대기 상태 발생기는, 시간-지연된 준비 신호를 수신하며, 래츠의 출력에서 어드레스 신호에 응답하여 시간-지연된 준비 신호를 MPU에 통과시키도록 인에이블되는 제3게이트를 포함하고, 상기 준비 신호는 제1 또는 제2판독 또는 기록 스트로브 신호가 주변 장치에 의해 수신되지 않은 것을 표시할 때 대기 상태를 삽입시킴으로써 전송 싸이클을 연장하도록 MPU에 명령 신호로 작용하는 비디오 보조시스템.
  16. 컴퓨터 시스템에서 중앙 처리 장치(CPU)와 함께 사용하는 주변 장치 보조시스템에 있어서, 어드레스 입력 라인과, 데이타 입력 및 출력 라인과, 판독 및 기록 스트로브 라인을 포함하는 제어입력 라인과, CPU와 함께 전송 싸이클을 수행하기 위해 선택된 어드레스 및 제어 입력 라인에 응답하여 여기서, 데이타는 데이타 라인으로 보조시스템의 메모리 장치와 CPU 사이에서 전송되는 회로망과, 제2전송 싸이클 동안 메모리 장치와 CPU 사이에서 제2 및 그 다음의 판독 또는 기록 스트로브 신호의 수신을 지연시키며, 제1판독 또는 기록 스트로브 신호에 응답하여 제2판독 또는 기록 스트로브 신호를 수신하도록 준비하는 회로망에 필요되는 시간 동안 제2판독 또는 기록 스트로브 신호가 회로망에 의해 수신되는 것을 방지하기 위하여, 제1전송 싸이클 동안 메모리 장치와 CPU사이에서 제1판독 또는 기록 스트로브 신호의 회로망에 의한 수신에 응답하여 예정된 시간 주기동안 판독 및 기록 스트로브 라인을 마스크하는 수단을 구비하는 주변장치 보조 시스템.
  17. 제16항에 있어서, 제1판독 또는 기록 스트로브 신호 다음 예정된 시간 주기 내에서 제2전송 싸이클의 제2판독 또는 기록 스트로브 신호의 초기에 응답하여 CPU에 대기 신호를 제공하는 대기 상태 발생기를 포함하는 주변장치 보조 시스템.
  18. 제17항의 보조 시스템을 포함하는 컴퓨터 시스템에서, CPU는 정상 시간 주기하에서 제2전송 싸이클을 연장하는 대기 신호에 응답한 프로토클을 포함하여, 제2판독 또는 기록 스트로브 신호에 의해 지연된 수신을 보상하는 컴퓨터 시스템.
  19. 정상 전송 싸이클에 따라서 메모리 또는 입력/출력 장치와 중앙 처리 장치(CPU) 사이에서 정보 전송에 사용하는 시스템에 있어서, 예정된 시간 주기내에서 장치가 연속적인 전송 싸이클의 제1 및 제2신호를 수신하는 것을 방지하도록 CPU로부터 장치까지 선택된 라인에서 신호를 파형형성하는 수단과, 예정된 신간 주기내에서 제2신호를 장치에 제공하는 것에서만 응답하여 CPU로 대기 신호를 발생하는 대기 상태 발생기와, 정상 전송 싸이클하에서 전송 싸이클을 연장하는 대기 신호에 응답하는 수단을 포함한 CPU를 포함하는 정보 전송 시스템.
  20. 제19항에 있어서, 파형형성 수단은 예정된 시간 주기동안 마스킹 신호를 발생하도록 제1 또는 제2신호의 장치에 의한 수신에 응답하는 타이밍 회로를 포함하며, 예정된 시간 주기는 장치의 타이밍 매개변수에 비례하는 정보 전송 시스템.
  21. 제20항에 있어서, 상기 파형형성 수단은 CPU로부터 선택된 라인을 수신하는 입력을 포함한 게이트를 구비하며, 상기 게이트는 예정된 시간 주기동안 선택된 라인에서 제2 신호의 장치에 의해 수신을 차단하도록 마스킹 신호에 의해 디세이블되는 정보 전송 시스템.
  22. 컴퓨터 시스템의 중앙 처리 장치(CPU)에 응답하는 장치의 최소한 한 입력이, CPU를 장치에 통신하는 버스의 대역폭을 불필요하게 감소시키는 것 없이 장치의 응답시간에 의해 수용될 수 있는 비율로 연속적인 명령을 수신하는 방법에 있어서, 상기 장치를 위한 제1명령을 상기 버스에서 발생하는 단계와, 상기 장치의 입력에서 상기 버스로부터 상기 명령을 수신하는 단계와, 제1명령을 수신한 후 예정된 시간 주기 동안 장치 입력을 마스킹 하는 단계를 포함하는 연속 명령 수신 방법.
  23. 제22항에 있어서, 예정된 시간 주기 동안 상기 CPU로부터 제2 명령을 발생하는 단계와, 예정된 시간 주기의 종료후까지 장치에 의한 제2명령의 수신을 지연하는 단계와, 제2명령의 지연된 수신을 수용하기 위해 상기 정상 전송 싸이클보다 크도록 제2명령에 연결된 전송 싸이클을 연장하는 단계를 포함하는 연속 명령 수신 방법.
  24. 제23항에 있어서, 제2명령의 지연된 수신을 시작한 후 예정된 시간 주기 동안 장치의 입력을 마스킹하는 단계를 포함하는 연속 명령 수신 방법.
  25. 제24항에 있어서, 상기 예정된 시간 주기의 종료후 상기 CPU로부터 제2 명령을 발생하는 단계와, 정상 전용 싸이클에 따라 상기 장치에서 제2명령을 수신하는 단계를 포함하는 연속 명령 수신 방법.
  26. 제25항에 있어서, 상기 예정된 시간 주기는 상기 장치의 프리차지 시간대 대략 동일한 연속 명령 수신 방법.
  27. 데이타의 확실한 전송을 보장하면서 동시에 처리 및 입/출력 능력을 최적하게 하는 컴퓨터 시스템에 있어서, 대역폭이 고속 정상 전송 싸이클을 제공하는 중앙 처리 장치(CPU) 및 연결된 버스와, 제2판독 또는 기록신호가 연속적인 전송 싸이클에서 제1판독 또는 기록 신호에 따르는 방법을 제한하는 타이밍 매개변수를 가지며 CPU로부터 판독 또는 기록 신호에 응답하는 주변 장치와, 제2판독 또는 기록 신호가 타이밍 매개변수를 방해한다면 연속적인 전송 싸이클의 제2전송 싸이클을 연장하는 수단을 구비하는 컴퓨터 시스템.
  28. 제27항에 있어서, 상기 수단은, 제1판독 또는 기록 신호 다음에 예정된 시간 주기내에서 판독 또는 기록 신호가 장치에 제공되는 것을 방해하여 타이밍 매개변수의 방해를 방지하는 파형형성 회로망을 포함하는 컴퓨터 시스템.
  29. 제28항에 있어서, 상기 수단은 또한, 예정된 시간 주기 내에서 연속적인 명령이 CPU에 의해 장치에 전송될 때 CPU로 대기 상태 신호를 발생하는 대기 상태 발생기를 포함하는 컴퓨터 시스템.
  30. 제29항에 있어서, 파형형성 회로망은, 예정된 시간 주기동안 제2판독 또는 기록 신호의 장치에 마스크를 제공하기 이하여 제1판독 또는 기록 신호의 수신에 따르는 예정된 시간 주기동안 디세이블되며 판독 또는 기록 신호를 수신하는 게이트를 포함하는 컴퓨터 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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