CN1020812C

CN1020812C - 保证选通脉冲间隔定时的装置和方法

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Publication number: CN1020812C
Application number: CN90109036A
Authority: CN
Inventors: 托马斯·F·赖维斯; 斯蒂芬·P·汤普逊
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-11-13
Filing date: 1990-11-09
Publication date: 1993-05-19
Anticipated expiration: 2005-11-09
Also published as: EP0428293A3; AU6464190A; AU640695B2; CN1051801A; EP0428293B1; PT95850A; DE69031206D1; TW230244B; NO904908D0; JPH077377B2; FI905611A0; DE69031206T2; SG43746A1; NZ235802A; EP0428293A2; MY107731A; CA2023998A1; KR910010302A; NO904908L; US5388250A

Abstract

中央处理单元CPU与外设的接口及方法，保证外设现有软件与任意速度CPU兼容，接口可以是连接微处理器和视频数/模转换器的视频接口，接口在外设和CPU间对具有一传输周期的读写选通信号整形，保证外设定时参数不被快速CPU扰乱；整形使第一和相邻第二读写选通脉冲间的定时发生变化时，向CPU提供等待信号，延长第二选通信号传输周期；等待状态仅在需重新隔开相邻选通信号以防止定时参数紊乱时插入一传输周期。

Description

本发明一般涉及计算机系统的设计，特别涉及中央处理单元与如输入/输出和存储装置等外围设备之间的接口。

典型地，在一计算机系统中，中央处理单元如微处理器（MPU）同一外围设备之间的通讯与数据传输周期有关。在一个MPU与一外设的接口中，定时是首先要考虑的重要问题。两个典型的关键定时参数是读和写的存取时间。这两个时间是内地址译码器在存储中寻找正确的字节所需的时间。为适应这些存取时间，已知的做法是产生标准传输周期的等待状态部分。还有通常在MPU和外设之间使用一种交换协议，在传输周期内插入附加等待状态，以保证特定的外设可采用所需的存取时间。为此目的，大多数MPU包括READY输入，在非触发状态，READY输入给一个传输周期增加等待状态，有些其数目可达预设的相邻状态的最大值。

当然，另外一些定时参数同传输周期内MPU与外设之间的数据传输也有关系。但是，传统观点认为这些定时参数在很大程度上已经不需要给予特殊的关注，因为它们与传输周期的标准时间周期不是同一数量级的。所以，已经没有必要对这些参数的紊乱加以预防。

然而，仍然存在着一些特殊情况，外设的特征在于其定时参数与传输周期为同一数量级。例如，IBM个人系统/2 50型、60型或80型（IBM Personal System/2 model 50，60 or 80）的视频子系统中，数-模转换器（DAC）包含一个彩色查寻表（CLUT），它允许在数模转换执行之前，8比特象素值转换为6比特红、绿、兰成分，从而也允许显示超出256K的多达256种的彩色。CLUT能够通过执行对某些输入/输出（I/O）地址的写和读命令而被写入MUP或从MPU中读出。视频DAC的定时参数之一可设置一个时间极限，这个极限是指在前一个读或写选通信号的后沿之后，相隔多长时间产生读或写选通信号的前沿。这一定时参数与象素流和系统时钟之间的异步关系有关。为了保证在一个读或写命令期间象素流不被打断，定时参数要求在一个信号的后沿和下一个信号的前沿之间最小间隔须长达6个象素或点的时钟（如480毫微秒）。

随着速度越来越快的微处理器的发展，指令和传输周期时间也令人难以置信地缩短。随着微处理器速度的提高，除非在相邻传输周期之间插入软件延迟以外，外设诸如前述的视频DAC的定时参数已不适用。但是，当机器速度继续提高、操作系统变得更加高级时，这些软件延迟也不再会是有效的了。

本发明的首要目的是，保证现有的软件和新的硬件系统的兼容性，这些新的硬件系统的运行速度大大高于使用原来设计软件时用的硬件的系统时钟。本发明有关的目的还在于，提供一种计算机系统，它能够在不需要考虑中央处理器（CPU）和外设的有关速度的情况下进行编程。

本发明的另一个目的在于，允许计算机系统内的CPU在其最高速度下运行，而同时保证该CPU与较低速的外设之间的可靠的通讯。

本发明更详细的目的在于，在CPU和外设之间选择最佳的通讯速度，而不会扰乱外设的定时参数（如命令预充电时间the Command Precharge time）。本发明有关的详细目的还在于，在计算机系统中提供一种装置，它仅在需要的时候减慢CPU的指令周期，以防止外设中的定时参数紊乱。

本发明另一详细目的在于，有选择地延长CPU的标准指令周期，而对于低速CPU或已编制了延迟程序的软件则不强制进行。

根据前述目的，本发明在具有至少一个从中央处理器（CPU）中接收信号的输入端的设备中，提供一种不依赖于CPU的装置和方法，对送至该外设输入端的信号整形，使得两个相邻信号之间总是被一个预定时间间隔所分离。通过对信号的分隔，在第一个信号处理完成之前，将不接收第二个信号，从而保证该外设的特性参数不被到达该外设输入端的相邻信号的产生所扰乱。通过对输入信号整形，在预定时间间隔内，CPU为该外设产生的第二个信号被有效地延迟，并且仅在预定时间间隔期满后才为外设所接收。为了计算第二信号的延迟接收，本装置还提供了在预定时间间隔内探测由CPU传输给外设的信号的功能，并对其响应，产生一个供CPU命令它延长与第二信号有关的指令或传输周期的信号，以与外设的信号的延迟接收相适应。在上述方法中，CPU仅仅在可能导致外设出现未知条件的情况（即相邻信号太近）发生时，才降低速度。

较佳地，本发明的装置和方法对与第二信号有关的指令和传输周期的延长量大约等于外设接收该信号的延迟量。在这一方面，由于这种延迟相对于系统时钟是非同步的，所以这种延长的周期也是非同步的。

更具体地，本发明提供一种CPU和包括一个门电路的外围设备之间的接口，该门接收来自CPU的读或写信号并将这些信号以一种计量方式送给外设，指定的相邻信号至少被一种预定的时间间隔所分离。门电路与第一组电路共同实现这一功能，对一组电路在经该门电路将第一读或写选通信号传给外设之后的预定时间间隔期间关闭此门。在这一接口中的第二组电路探测在门电路关闭的时间内第二读或写选通信号的产生，作为响应，向CPU提供一个等待信号，以命令MPU延长与第二读或写选通信号相关的指令或传输周期。

本发明的装置和方法仅仅在必要时才延长指令或传输周期，并且仅仅延长一个能保证外设的时间参数不被扰乱所必须的量。在确保指令和/或传输周期的可靠完整时，本发明仍允许CPU以其最快的速度运行并且只在需要时才减缓一个周期的执行速度。绝对不会对较低速CPU产生不利影响，因为仅仅在要求保证定时参数不被扰乱时，其周期才将被延长。同样，对包括程序延迟的软件也不会产生副作用。

在其较佳实施例中，申请人应用本发明于一种个人计算机的视频子系统中。具体地，下面图示的和详细介绍的较佳实施例将本发明应用于一种视频子系统的显示接口中，在个人计算机的微处理器单元（MPU）和视频数-模转换器（DAC）之间提供一种接口。如上所述，视频DAC的时间参数要求在第一读或写选通信号的后沿和下一个读或写选通信号的前沿之间有一个最小的时间间隔。在此较佳实施例中，本发明只在必要时为了避免参数紊乱，才延长视频DAC和MPU之间的传输周期，保证这一参数得以满足。

虽然申请人是在视频系统中介绍本发明，但是，对于从事计算机系统设计和专门从事外围设备与CPU接口设计的熟练的人员来说，将会体会到并理解到本发明具有很广泛的作用，而并不仅局限于视频子系统。

下面结合附图描述本发明。

图1是结合本发明的一种典型计算机系统的视频子系统的原理框图;

图2A和图2B是视频接口和视频数模转换器（DAC）的原理框图，它们是图1所示的视频子系统的两个主要部件;

图3A-3E是时序原理图，它们表示在一个用于对视频DAC读入或写出彩色数据的指令中相邻的读/写选通信号之间的时序关系;

图4A-AC是时序原理示意图，它们表示在以控制微处理器（MPU）形式的中央处理单元和与本发明相一致的视频子系统之间传输周期的三种可能的序列;

图5是结合本发明采用MPU的微程序设计的流程原理图;

图6是图2A所示的视频接口中的接口原理图，该接口应用于本发明的一个较佳实施例中;和

图7是一个时序原理图，表示CPU和视频子系统之间的两个相邻传输周期内，图6所示的电路中各条重要的输入和输出线上的状态。

在附图中，首先参阅图1和图2A-2C，图示一种包括典型的视频子系统的计算机系统，拥有一个视频接口11，一个位映象存储器13，一个视频数模转换器（DAC）15，当然，一个光栅扫描显示单元如一个彩色阴极射线管（CRT）17。在一种通用的方式中，一个以系统控制微处理器（MPU）19形式的中央处理器通过三态系统总线21与视频子系统通讯。三态系统总线21通过一个已知的总线接口23与视频子系统接口。地址总线和数据总线25和27，以及控制线29分别从总线接口23上被馈至视频接口11和视频DAC15。视频接口11和视频DAC15内部是寄存器，它们被MPU19读出或写入，详述如下。

视频DAC15是一种彩色图象控制器，它相应于到彩色CRT17的彩色输入端产生电信值，作为从位映象存储器13中获取连续象素值的响应，位映象存储器13存储以扫描顺序排列的象素值。视频DAC15包括一个彩色查寻表（CLUT）31，它被设计成能以象素时钟（PIXEL CK）所预定的象素频率，经视频接口11在8-bit象素总线33上接收到来自位映象存储器13的8-bit象素值。CLUT31和一组数模转换器DAC_S35将象素值在输出线37、39和41上转换成模拟电信号，输出线37、39和41分别与彩色CRT17的红、兰和绿枪相连接。CLUT31包含一个RAM存储器，它用于查寻每一个从位映象存储器13中接收到的象素值。换句话说，象素的内容并不直接驱动视频DAC15的一组DAC_S35;相反，它们是存储于CLUT31中的彩色数据的地址。MPU19控制存在CLUT31中关于存储在位映象存储器13中256种可能的象素值的每种彩色值。

进一步考察来自象素数据的模拟彩色信号输出情况，视频DAC15的CLUT31拥有256个地址存储单元，每一占用8比特字代表一种彩色。象素值以象素时钟所确定的象素频率被供给象素总线33。每个象素值是一个8-bit象素字，它被存储在一个象素寄存器42内，并作为地址被应用到CLUT31的256个彩色值存储单元中。每个象素值产生一个18-bit宽的数据值，被提供给总线43，从CLUT31向译码器45传输。每个18-bit数据值由三组6-bit数据组成，每组分别表示红、兰或绿的一个密度值;18-bit数据值经过译码器45被馈给DAC_S35中对应一个DAC。因此，18-bit数据值能够表示红、兰和绿的262，144种彩色密度值中的任何一种。在此方式中，每一象素值选择占据CLUT31的256种彩色值中的一个。视频DAC15中的时序发生器47控制CLUT31，译码器45和DAC_S35的时序操作，因此，模拟输出信号以相同的象素频率被提供在线37、39和41上。另外，一个来自视频接口11普通的BLANK信号使DAC_S35驱动它们的输出端CRT光栅的回扫期间为零。

为了能采用可能的彩色组合的数量的全部优点，MPU19能够使用一个MPU接口49通过数据总线27向CLUT31的一个或更多的存储单元写入不同的彩色值。在这种方式中，CLUT31中的256个存储单元可用来形成一个彩色调色板，通过使用MPU19和MPU接口49，调色板可以选择红、兰和绿的256种不同的组合，每一组合是262，144种不同彩色中的一种。MPU19也能够从CLUT31中读出不同的彩色值。在这种方式中，某一个调色板可以瞬时被另一个所替换，然后第一个可以被还原。在多任务环境中，当在被执行的程序之间转换屏幕图象控制时，便出现这样一种典型的调色板数据的转换。並不是当前使用的所有视频DAC_S都有从CLUT31读出的能力。在这一方面，申请人推荐（IMS-G171视频DAC（生产厂家为INMOS公司，地址P.O.BOX16000，Colorado Springs，Colorado 80936），因为它既允许数据从CLUT读出，又允许数据写入CLUT。

为了得到高的象素频率，通过使用一种流水线式数据存储技术在上述INMOS视频DAC中实现了快速周期，因此，对CLUT31的地址译码和从CLUT中存储单元读出和写入都可通过两个象素时钟周期用多级操作完成。在图示的视频DAC15中，MPU接口49简化视频DAC和MPU19之间的通讯，并且完全与流水线象素时钟不同步。

在1NMOS视频DAC内部，如图2B所示，将象素总线33从位映象存储器13连接至CLUT31的8-bit地址总线51，被连接到一条来自MPU接口49的地址总线53上，后者用于在CLUT和MPU19之间为读和写传输周期提供8-bit地址。响应地址总线51上的象素值，CLUT31确定被存取的存储单元的存储状态。换句话说，由总线53上的地址辨认的CLUT31的存储单元可以通过MPU接口49被MPU19读出或写入。

稍后将详细讨论从存储单元中读出或向其写入地址的情况，MPU19和视频DAC15的MPU接口49通过数据总线27（图1）和视频接口11的路径通讯。视频接口11分别接收普通的控制线上的信号，例如图1中的状态控制线SO和SI、命令控制线CMD和复位控制线RESET上的信号，并驱动读写选通信号DACIOR和DACIOW，这些信号被提供给视频DAC15中的MPU接口49。当一个DACIOW选通信号命令产生后，MPU接口49在数据总线27的八位数据线D0～D7上接收四个连续的表示一个地址单元位置和红、兰和绿色值的8-bit字节。当这四个字节被装入内部寄存器（图中未画出）后，MPU接口49便控制彩色数据的传送，因此，在一个新的流水线式象素周期开始时，在所指的地址上执行一个写操作。

具体地说，改变CLUT31中所存的彩色是一个多步过程，需要读和/或写有多个传输周期。首先，当视频DAC15处于写状态（SO+SI＝IOW＝O）时，起始象素地址必须被指定。MPU接口49将这个地址存入象素地址寄存器（该寄存器由地址总线25上的两个最低有效位55来识别）。后三个用于红、兰、绿彩色定义数据的分离数据字在也由上述位55识别的彩色值寄存器中汇集并连接成一个18-bit字。通过将该地址寄存器内的数据提供到地址总线上，MPU接口49指向拟改变的存储单元，并以与象素时钟同步方式将18-bit连接字传送到18-bit数据总线57上。

图3A-3C表示四种可能的定时状态，这四种状态出现在当MPU19向CLUT31写入数据或从CLUT31读出数据的时候。图3A和3B表示一个写指令，任意后续传输周期的一个读/写选通信号尾随其后;图3C和3D表示同样的一个读指令。特别地，在图3A中，写指令包括4个写传输周期，并且其后为来自MPU19和视频DAC15之间任意传输周期的一个写选通信号。在图3B中，来自任意读传输周期的读选通信号跟在写指令之后。与此类似，图3C中的读指令包括一个写和三个读传输周期，指令之后是MPU19和视频DAC15之间的任意读传输周期;而图3D则表示任意写传输周期跟随于读指令之后。最后，图3E表示在读或写指令期间数据总线27的数据线D0-D7的状态。在第一个传输周期内，地址数据由MPU19传输到数据线D0-D7上，该周期是读和写指令的一个写周期。然后，彩色数据随后送到数据线D0-D7上的三个后续字节中。三个彩色字节中的每一个与初始写传输周期之后的三个写或读传输周期有关。彩色字节既可由MPU19也可由视频DAC15置入数据线，它取决于正在被执行的指令是读指令还是写指令。

详细参阅图3A，四个到视频DAC15的写传输周期传输一个要写入MPU接口49中的象素寄存器（图中未画出）的CLUT地址位置和要写入彩色数据值寄存器（图中未画出）的三组红、兰、绿彩色数值。从表1中可以看出，在图3A的写指令中，每一写信号的后沿必须用一个量WHWL1与后面的写选通信号的前沿分开。表1表明这一量值必须至少是三（3）个象素时钟周期。这一定时限制条件允许相对于至彩色CRT17的象素信息流非同步的传输周期的执行，而不破坏CRT图象。图3A还给出了兰色彩色数据写信号的上升沿与任意后续指令写信号的下降沿之间的定时参数。这个定时参数指定为WHWL2，如表1所示，它必须至少为六（6）个象素时钟周期。

与图3A类似，图3B表示一串用于执行到CLUT31的写指令的写选通信号。但与图3A不同的是、传输新的彩色数据到ULUT31的最后写信号的上升沿之后，是到视频DAC的任意类型后续指令的读选通信号的下降沿。在该最后写选通信号的上升沿和读选通信号的下降沿之间有一个最小时间周期，表示为图3B所示的WHRL1。从表1中可知，这一定时参数必须至少为六个象素时钟周期。

表1

传输象素时钟

WHWL1（写/高至写/低） 3

WHWL2（写/高至任意写/低） 3

WHRL1（写/高至任意读/低） 6

WHRL2（写/高至读/低） 3

RHRL1（读/高至读/低） 3

RHRL2（读/高至任意读/低） 6

RHWL（读/高至写/低） 6

图3C表示从CLUT31中的存储器单元读出的一个读指令在器（4）个传输周期内读和写选通信号的时序。表示了三种不同的定时参数。首先，如表1所示，在被读地址的写信号和彩色（红色）数据的第一个读选通信号之间的间隔WHRL2为三（3）个象素时钟周期。两个读出彩色数据的读信号之间的间隔RHRL1为三（3）个象素时钟脉冲。最后，在最末一个彩色读信号的后沿和任意类型对视频DAC15的后续指令的一个读选通信号下降沿之间的最小时间设计为RHRL2，表1说明，其具有六（6）个象素时钟周期的最小值。

图3D表示与图3C中所示的与至视频DAC15相同的读指令。但是，如表1所示，最后彩色读选通信号后沿之后的时间参数RHWL表示，在最后彩色读信号后沿之后的任意写选通信号的前沿，必须由至少六个象素时钟周期分隔开。

再看视频接口11，图2A包括了其主要成组部分。大部分为普通设计，基本与IBM个人系统2/50型60型中的IBM视频图象矩阵（VGA）类似。如图所示，该视频接口包含五（5）个主要部件，即一个CRT控制器61，一个时序发生器63，一个图象控制器65，一个属性控制器67，一个地址译码器68和控制逻辑69。CRT控制器61产生水平和垂直同步定时（HSYNS，VSYNC和BLANK），并通过地址总线72为位映象存储器13的动态RAM_S提供地址刷新。以一种先有技术中公知的方式，位映象存储器13被分为四位平面映象0-3。MAPO是兰色位平面、MAP1是绿色位平面、MAP2是红色位平面、而MAP3是亮度位平面。为了写入位映象存储器13或从中读出，数据由多路转换器（MUX）74从地址总线25接收，并送至地址总线76和78给映象MAP_SO-3。另一方面，在标准有效显示时间内，来自CRT控制器的地址数据通过总线72和MUX74送给地址总线76和78。

时序发生器63为位映象存储器13和控制再生存储器取数据的象素时钟提供基本存储器定时。它还允许MPU19在有效显示间隔期间，通过在显示存储周期之间周期性地插入指定MPU周期，来访问位映象存储器13。

图象控制器65，是包含在位映象存储器13内的视频数据，（1）在有效显示时间内，与属性控制器67之间的接口;（2）在执行对位映象存储器13的读或写指令周期内，与MPU19之间的接口。在显示时间内，来自数据总线71、73、75和77（MAP0、MAP1、MAP2、MAP3）的视频数据由图象控制器65锁存并通过数据总线79送到属性控制器67。当MPU19写或读视频数据时，图象控制器65在该数据到达位映象存储器13或系统数据总线21之前对数据执行逻辑操作。属性控制器67经过图象控制器65从位映象存储器13中提取数据，并将其格式化用于在CRT17的显示屏上显示。得到的数据被转换成8-bit输出数字式彩色值或象素值，并提供给8-bit象素总线33，总线33将象素数据P0-P7送给视频DAC15，在此数据被用作为CLUT31中的地址，如前面所讨论过的那样。

为了使MPU19能够写入或从视频DAC15读出，DAC地址在地址译码器68内被译码，并且DAC ADDRESS信号被加在控制逻辑69和接口83上。为了产生读/写信号和控制数据流，控制线29的控制信号由在逻辑控制69上的视频接口11所接收。以普通的方法，读或写信号IOR或IOW由视频接口11产生，以响应控制线上的信号，如线S0和S1上的状态选通信号，和在线CMD上的命令选通信号。

在现存的视频接口中，如前面提到的IBM VGA，IOR和IOW信号被直接用作视频DAC15的读和写输入。但是，正如结合图3A-3C和表1所作的讨论，对视频DAC15的相邻读或写选通信号必须满足有关一个信号的前沿可以以怎样靠近的程度跟随另一个信号的下降沿之后的某一定时极限。通常这些定时极限与视频DAC15的预充电时间有关，意味着设备在接收前一个读或写选通信号之后为准备接收一个读或写选通信号所需要的时间。这些定时要求在以前是通过插入软件延迟来满足的，以致于在一个读或写指令中至少有几个机器周期分离相邻的传输周期。然而这种软件延迟不能保证在面临增加处理器速度情况下的可移植性，而且如果用高速计算机系统和/或高级的操作系统执行这种软件延迟的读和写指令，实际上可能导致时间分隔的失败。

根据本发明，在视频DAC已接收到一个读或写选通信号之后，安装在控制电路与视频DAC15的读写输入端之间的接口电路83补充视频接口11的控制逻辑69，以便在一个预定时间内屏蔽这些输入端。通过对这些输入端进行屏蔽，本发明确保图3和表1中的定时参数不致紊乱。当第一个读或写选通信号接收之后，对视频DAC的读和写输入端屏蔽时，如果第二个对视频DAC15的读写选通信号（IOR或IOW）产生，那么，根据本发明接口电路83对控制逻辑69提供一个DAC WAIT信号。为响应这个DAC WAIT信号，控制逻辑69释放一条以普通方式与MPU19的一个READY输入端相连的READY线，从而导致该信号变为非触发状态，并使MPU向与第二个读或写选通信号有关的传输周期插入等待状态。

参考图4A-4C，一个典型的指令被表示为包括三个传输周期。与本发明相一致，当第二个传输周期太靠近第一个时，第二个就在一个相对于标准时间间隔T1延长的作为传输周期的时间周期上执行。词组“标准传输周期”用于定义只具有执行传输所必须的机器周期的最小个数的传输周期的近似时间间隔。如图4A-4C所示，每一个传输周期之后是一个用于表示近似时间间隔T2的阴影区，当采用标准时间间隔T1时，近似时间间隔T2与接收该指令的外设所需的响应时间相一致。如图3A-3E所示，在具有定时参数的视频DAC15中，例如，假设一个读/写选通信号的末尾近似地与一个传输周期的末端一致，则时间间隔T2就是视频DAC在一个读/写选通信号的结束与另一个选通信号开始之间预充电所需的时间。如图4A-4C中每个第一传输周期所示，虽然在标准传输周期T1的末尾MPU19被释放执行另一个传输周期（可能对一个无关指令），但对外设的有效传输周期为T1+T2，因为T2是外设完成响应所需的时间。

当一个指令的所有传输周期被一个相对大的时间间隔相互分离的，例如图4A中的指令，每个传输周期的特征是一个标准周期，因而允许MPU19以其最佳速度执行这个指令。当相邻的传输周期间隔很小，如图4B中的第一和第二传输周期时，通过延长第二个传输周期有效地减慢MPU19的速度，以确保外设有足够的时间来响应该指令。具体地说，在图4B中，第二传输周期在第一传输周期末尾之后从时间X开始，在此，X小于T2。为保证外设有足够的时间T3（外设与第一传输周期一致所需的时间），本发明通过在一个预定的时间间隔内屏蔽读/写输入，有效地延迟了第二传输周期的执行，并且还延长第二周期，以便对所述延迟给予补偿。

与图4B的延长周期相似，在图4C的指令中的第二传输周期被延长，因为在第一个标准传输周期之后该周期立即开始。与本发明相一致，在传输周期的第一部分期间，被延长的传输周期仅仅被延长了用以补偿执行中的延迟所需要的量。因而，只有最小几个等待状态机器周期被插入延长的传输周期之中。因此，本发明对系统处理数据的速率影响极小。在图4B和4C中的第二和延长传输周期的特例中，图4B的第二传输周期仅被延长若干机器周期，这若干机器周期近似等于所需的延迟（T2-X）;而对图4C中的第二传输周期，插入的机器周期的个数近似地对应于所需延迟，即整个时间间隔T2。

最后，为了表示图4A-AC中典型指令中传输周期的可能的时序，图4B和图4C中的第三传输周期被表示为相对于第二和延长的传输周期具有不同间隔关系。具体地，图4B中指令的第三个传输周期的特征是标准时间间隔，因为它跟在第二和延长的传输周期末端大于时间间隔T2之后。与图4B中指令的第三传输周期相对照，图4C中指令的第三周期是在跟随第二和延长的传输周期之后、时间间隔T2的末端之前开始的。因此，图4C中指令的第三传输周期以与图4B-4C中第二传输周期相同的方式被延长。具体地，第三传输周期在第二延长的传输周期末端之后的时间间隔Z以后开始，在此，Z小于T2。为了提供在执行第三传输周期中的延迟，它被延迟若干机器周期，大约为时间间隔T2-Z。

由于定时参数T2是用来分隔相邻传输周期的两相邻读/写信号而不是周期本身，所以可以理解到，较慢的CPU_S事实上可能具有标准传输周期，这使得相邻读/写信号之间所希望的分隔时间T2，与一个周期跟随另一周期的紧密程度无关。对于这些CPU而言，本发明没有对其造成任何不利，因为这些周期本身没有被延长，时间T2由信号的后沿起测量，而不是在传输周期末端测量。但是，如上所述，在图4A-4C中，为了表示方便，假设读/写信号的开始与结束对应于周期的开始与结束。

从图4A-4C对于传输周期的记载中可知，无论一指令中传输周期之间重叠的准确程度如何，一个指令的总时间间隔为3（T3）。具体地，一个延长的传输周期可能大约等于标准时间间隔T1加重叠时间间隔（图4B-4C中的T2-X，T2或T2-Z）。被延长的周期只延到仅仅需要对延迟进行补偿的程度，而总指令时间间隔仍保持大致不受影响。但是，如前面所提到的，由于延长的传输周期相对于系统时钟异步，延长的周期加上后沿时间间隔T2仅仅大约等于标准传输周期加后沿时间间隔T2的时间间隔T3。参照附图，在图4B中，第二周期被延长，并具有一个时间间隔T4，大致等于T1+（T2-X）或T3-X。图4C中的第二周期具有一个延长的时间间隔T5，大约等于T1+T2或T3，而图4C中的第三周期被延长至具有一个时间间隔T6，大约等于T1+（T2-Z）或T3-Z。

用一种普通的方式，通过执行等待状态机器周期，MPU19仅作用于无效状态的READY线，直至READY信号变成有效为止。参考图5所示的流程图，在这方面，MPU19的微程序在步骤A提取一条指令，在此情况下，该指令是对视频DAC15的读/写指令。除非READY线变成无效，根据步骤B、C和D，将执行标准传输周期。如果READY线变成无效，MPU19将在步骤E执行一个等待状态周期，然后返回执行标准周期。MPU19将继续执行步骤B和E环路，直到READY线返回到有效为止。

参阅图6，它表示了本发明的接口83（图2A）的一个最佳实施例的详细原理图。就其功能而言，接口83包括一个用于调节到视频DAC15的读和写信号IOR和IOW的信息的门电路85。通过经门电路85调节IOR和IOW，它们被分别整形成读和写信号DACIOR和DACIOW。门电路85包括两个或门87和89。用于有选择地关闭或门87和89的装置91通过二进制计数器93和与门95和97提供。根据对或门87或89输出端的读或写选通信号的探测，MASK DAC R/WR线变为有效，因此关闭或门87和89并防止了任何读写选通信号信息通过。

一个取样和延迟电路99包括与非门101和D触发器103、105和107，该电路提供DAC WAIT信号，当一个读或写选通信号（IOR/IOW）被视频DAC15接收之后，DAC WAIT信号便给出指示。这个DAC WAIT信号被传送到由一个与门109组成的等待状态发生器和控制逻辑69上。当有效的读或写选通信号IOR或IOW经大于表1中的任何时间间隔的预定时间间隔分离并被提供在或门87或89时，等待状态发生器的与门109保持非触发状态，并且DAC WAIT信号不被送至控制逻辑69和MPU19作为READY信号。但是，如果两个相邻的读或写信号未被预定时间间隔分隔开，电路111将探测到重叠，与门109被触发，DAC WAIT信号被送到控制逻辑69，控制逻辑69依次将该信号提供给MPU19在其READY输入端作为一个READY信号。

当与门被关闭时，其输出为低。以普通的方式，当视频DAC15正在被寻址时，该低电平DAC WAIT信号在控制逻辑69的输出端，低电平DAC WAIT信号被转换成READY触发信号。在这里，控制逻辑69从视频子系统的其它设备中接收等待信号输入，如图6所示。控制逻辑69中的公知逻辑仅仅允许在当前传输周期内正在被寻址的设备的等待信号经过READY线。

图6的接口的详细工作情况，将在此后结合图7的时序加以说明。象素时钟PIXEL CLOCK被二进制计数器93的一个时钟输入端CK所接收。当视频DAC未被寻址时，与门95的输出端无效，因此，用于二进制计数器93复位（RST）的反向输入被保持有效，计数器的输出端被保持在复位状态。在复位状态，反向输出（8）（指示一个第八位计数）触发与门97。

当二进制计数器93被从复位状态释放后，它对象素时钟脉冲计数。当第八位时钟脉冲被计到后，与门97被有效地关闭，因为有效状态的（8）输出以所述方式被反向，将一个逻辑零加在该与门的一个输入端上。

由于有了前述二进制计数器93运行的概念，当一个传输周期开始时，来自地址译码器68（图2A）的DAC ADDRESS信号变为有效（低）。或门87和89各自在其三个输入端的一个输入端上接收到DAC ADDRESS信号。第二输入端上接收来自与门97的MASK DAC R/WR信号。此后，不论是读或写选通信号，IOR或IOW，都变为有效（低）。在一个传输周期的开始之前，假设自上一周期后一个大于预定时间间隔的时间已经过去，MASK DAC R/WR信号无效（低）。在视频DAC和MPU19之间的传输周期之内，或门87和89之一的三个输入端将均为低，导致向与门95的一个低电平输入。与门95的低电平有效地将RST输入给二进制计数器93，从而使得计数器复位而不对来自PIXEL CLOCK的脉冲计数。

由于与门95的低输入，它依次提供一个低输入给与门97，因此后者置MASK DAC R/WR信号于无效，如图7所示。DAC ADDRESS信号（图7中未示出）基本上在整个传输周期内持续着，所以二进制计数器93、与门95及97，以及或门87和89的定时可以被认为是由IOW和IOR选通信号控制的。就此而言，当IOR或IOW信号变为无效时，一个逻辑“1”或高电平重现于至与门95的全部三个输入端上。这个高电平信号使二进制计数器93的RST输入关闭，而允许计数器对来自RIXEL CLOCK的脉冲计数。与门95的这个高输出，还能够开启与门97，传送来自二进制计数器93的反向（8）输出端的输出。复位后，二进制计数器93的反向（8）输出端最初处于逻辑1状态。而作为IOW或IOR信号变为无效的结果，使与门97开启时，它将反向（8）输出线上的逻辑1状态传送到MASK DAC R/WR线上。在MASK DAC R/WR线上的一个有效信号能够有效地关闭或门87和89，因为无论IOR、IOW和DAC ADDRESS线上的信号如何，只要MASK DAC R/WR有效，它们的输出就将保持高电平。

当二进制计数器93对如图7中编号的象素脉冲所示的象素时钟脉冲计数时，MASK DAC R/WR线将保持有效，并且或门87和89被关闭。当第八个象素脉冲被计数时，计数器93的反向（8）输出变低，从而关闭与门97，使得MASK DACR/WR线变为无效。现在，如果视频DAC正在被寻址（即DAC ADDRESS线有效）的话，或门87和89又能够传送IOR和IOW信号了。

通过在送给视频DAC15的DACIOW和DACIOR选通信号末端之后的一个预定时间间隔内关闭或门87和89，接口控制送给视频DAC的相邻读或写选通信号，使它们总是至少被分为预定时间的间隔分开。该预定时间间隔是由二进制计数器响应对依赖于计数器D端数据输入的逻辑“1”状态计时的象素时钟脉冲而产生的。

现在更具体地参照图7的时序图，其上表示了两个相邻传输周期的相关信号。该第一和第二传输周期时间上相关，大致以图4C中的第一和第二周期的示意方式表示，即第一传输周期为标准长度（T1）而第二传输周期是被延长的（T5），实际上紧接于第一传输周期之后。

根据本发明，当DACIOR或DACIOW信号在第一周期末端变为无效之后，MASK DAC R/WR信号对预定八个象素脉冲持续有效。在这一预定时间内，IOW/IOR信号在第二周期内有效。而门87和89被关闭，DACIOW/DACIOR未被产生。相反，它被延迟，直到二进制计数器93对第八个象素脉冲计数之后，MASK DAC R/WR才变为无效。如对图7波形的观察可知，第二IOW/IOR信号已经有效地被整形为DACIOW/DACIOR信号，它被一个时间量分离成不致扰乱任何表1中的定时参数的程度。

为了补偿向视频DAC15传送延迟的第二传输周期读/写指令，等待状态发生器使READY线变为无效，从而导致MPU19将等待状态机器周期插入到传输周期之内，如结合图5的流程图所进行的讨论那样。紧接着或门87和89被开启并且IOR/IOW选通信号被传送到视频DAC15作为DACIOR/DACIOW之后，READY信号返回有效状态（见图7），MPU19返回执行标准传输周期的机器周期上来。以这种方法，第二传输周期被大致相当于施加在IOR/IOW选通上的延迟量所延长。在此，应当注意的是，因为IOW/IOR选通信号在一周期的开头不能立即变为有效，所以图7中的T5不必要如图4C中所建议的那样大致等于T1+T2。

为了使READY信号变为无效，从而使MPU19将等待状态机器周期插入该传输周期，一个触发DAC WAIT信号必须由抽样和延迟电路99产生。但是，除非与门109被触发，一个触发DAC WAIT信号将不被送到控制逻辑69，用来使READY信号变为无效。与门109被寄存器111的Q输出端的一触发信号触发。当响应该寄存器时钟输入端（CK）的一低电平信号，一个高电平信号被从寄存器的数据输入端（D）传送至该寄存器时，寄存器111的Q输出端变为有效。CK输入端接收CMD控制信号。在各传输周期的开头，CMD线是无效的或为低电平（可以从图7中看出）。响应寄存器111之CK输入端的低电平输入，与门113的输出端信号被从寄存器111的数据输入端D传送到Q输出端，只要CK输入端保持低电平，数据输入端的信号就被送到Q输出端。当在传输周期内CMD线变为有效时，寄存器111的Q输出端保持从数据输入端D传送其上的最后信号。

当MASK DAC R/WR信号变为无效和DACIOR/DACIOW选通信号在第二传输周期内被产生时，CMD线有效，使触发器103从复位状态释放出来。CMD线通过与门114传送到触发器103的反向输入端（RST）。与门114经常是被触发状态的，因为其第二输入端是一条复位RESET命令线，它一般处于高电平，如后所述。由于命令（CMD）线无效，现在触发器103可以自由地对来自其D输入端的数据计时。在此，与非门101被触发，因为触发器103的Q输出端为高，而它是与非门101的输入端之一。另一个到与非门101的输入端来自与门95的输出端，如果DACIOR/DACIOW信号出现，该输出端变为低电平。因此，当CMD信号使之从其复位状态释放出来时，触发器103有效地对DACIOR/DACIOW线抽样，以探测送至视频DAC15的有效读/写信号的出现。DACIOR/DACIOW被以时基（TIME BASE，比如，可以是25MHZ）频率抽样。

一个CMD信号出现而使D触发器103从复位状态释放出来，表明一个传输周期正在进行之中。如果在CMD线变为有效之后，有效的读/写信号仍未出现在DACIOR/DACIOW线上，则与门95的输出将为高。这一高电平信号将被锁定在触发器103的Q输出端，然后根据连续的时基脉冲锁定在D触发器105和107的Q输出端。D触发器107的输出端是DAC WAIT信号，它将与DACIOR/DACIOW线的触发器103上的抽样呈延迟关系地变为有效。该延迟是为了用以保证DACIOR/DACIOW具有一个最小的需求宽度。

寄存器111和与门113组成电路116，用来探测何时两个相邻传输周期都在该IOW/IOR线上产生触发信号，该触发信号会扰乱两个相邻读/写选通信号的预定最小分隔时间。当这一最小定时未被扰乱时，与门113的输出为低，而当CMD线无效时，该与门的低输出由寄存器的数据输入端D传送到Q输出端，关闭与门109，并阻止有效DAC WAIT信号通过。但是，当最小定时被扰乱时，与门113的输出为高，当CMD线在图7所示的第二周期开始为无效时，该高电平被传送到寄存器111的Q输出端。Q输出端保持来自与门113的高电平，直至CMD线再次变为无效。参考图7，触发波形ENABLE与出现在寄存器111Q输出端的信号相对应。正如可以看到的那样，ENABLB信号在整个第二传输周期提供一个高电平，因此与门109能传送在这个周期内产生的任何有效DAC WAIT信号。响应被传送至控制逻辑69有效的DAC WAIT信号，READY信号变为无效，如图7中有关READY信号波形所示。与第二周期相对照，假设第一周期已经在前面任意的读/写传输周期之足够后开始。因此，在整个周期内，该与门保持关闭状态，而防止DAC WAIT信号到达控制逻辑69。

回到与门113的输入端，DAC ADDRESS线和SO及SI命令线基本上用作有选择地触发或关闭该与门，以选通到寄存器111的MASK DAC R/WR信号。DAC ADDRESS，SO和SI线在一传输周期的开始时携带有效信号，当它们全部有效时，它们指示第二传输周期被引入视频DAC15。响应这一指示，MASK DAC R/WR线的状态控制与门113的输出状态。如果在MASK DAC R/WR线上的信号测量出时间间隔期满之前第二周期开始，到与门113的全部三个输入端均为高，而与门113的输出也将为高。在传输周期开始时，CMD无效，因此，与门113的高输出被送至寄存器111的Q输出端。如前面已解释的那样，寄存器111Q输出端上的高电平信号触发与门109向控制逻辑69传送一有效的DAC WAIT信号。采用一个异或门115以便向与门113提供一个信号，与门113指示线SO和S1两线的状态。在此，图7中的状态波形STATUS对应于异或门115输出端上的信号。最后，提供了一条复位线RESET，用来在某些情况（如加电）下，对接口初始化。RESET线上的一有效低电位对二进制计数器93和D触发器103复位，使DAC WAIT线设定于无效的初始条件。

从以上详细说明可以理解到，本发明提供了一个保证使用现存软件的外设与新的中央处理系统之间的兼容性的系统;新中央处理系统是以较之原设计软件系统快得多的速度运行的。例如，能够对送至视频DAC的彩色调色板的读/写指令进行编程，而不需要插入软件延迟（如空指令周期或转移命令），以达到保证定时参数被保持。在保证定时参数不被扰乱的同时，视频接口11中的接口83还允许MPU19以系统所允许的最快速率（即标准周期）执行指令，而仅仅在需要防止定时参数的紊乱时放慢系统速率（即延长的周期）。关于这一点，本发明不会对较低速系统带来不利因素，因为接口83产生一个等级状态机器周期，仅仅在接口必须对一读/写选通信号整形以使其相对于前面的读/写选通信号重新隔开时才被插入传输周期。

Claims

1、一种方法，保证设备的至少一个输入端响应计算机系统内中央处理单元(CPU)，以下述速率接收连续指令，该速率能够为该设备的响应时间所适应，而不需要削减CPU与设备通讯的总线之带宽，所述方法的特征在于下列步骤：

在所述总线上为所述设备产生一个第一指令；

在所述设备的输入端接收来自所述总线的指令，并根据标准传输周期时间执行该指令；和

在接收了该第一指令之后，在预定时间间隔内屏蔽设备的输入端。

2、如权利要求1所述的方法，其特征在于下列步骤：

在预定时间间隔内从所述CPU产生第二指令;

延迟设备对该第二指令的接收，直到预定时间间隔期满之后为止;和

延长与第二指令有关的传输周期，使之大于标准传输周期，以便与对第二指令的延迟接收相适应。

3、如权利要求2所述的方法，其特征在于，

在建立第二指令的延迟接收之后，在一预定时间间隔内屏蔽该设备的输入端。

4、如权利要求3所述的方法，其特征在于下列步骤：

在所述预定时间间隔期满之后，从所述CPU产生第二指令;和

根据标准传输周期在所述设备上接收第二指令。

5、如权利要求4所述的方法，其特征在于，所述预定时间间隔大致与设备预充电时间相等。

6、一个计算机系统，它能够优化处理过程和输入输出吞吐量，同时保证可靠的数据传输，所述系统特征在于：

一个中央处理器（CPU）和一个相应的总线，其带宽提供了高速标准传输周期;

响应来自CPU的读或写信号、并具有限制相邻传输周期中第二读或写信号跟随于第一信号之后的快慢程度的定时参数的外围设备;和

如果该第二读或写信号扰乱了该定时参数时，延长相邻传输周期的第二传输周期的装置。

7、如权利要求6所述的计算机系统，其特征在于，所述装置包括整形电路，用来防止在第一读或写信号之后的一个预定时间间隔内，读或写信号被送至该设备，从而防止定时参数的紊乱。

8、如权利要求7所述的计算机系统，其特征在于，所述装置还包括一个等待状态发生器，用来仅仅当在该预定时间间隔内CPU将连续指令送到该设备时，向CPU产生一个等待状态信号。

9、如权利要求8所述的计算机系统，其特征在于，所述整形电路包括接收读或写信号的门，它在第一读或写信号接收之后的预定时间间隔内被禁止，从而在该预定时间间隔内，屏蔽对设备的第二读或写信号。