JPH03160548A - ストローブ信号の分離タイミングを保証するための装置および方法 - Google Patents

ストローブ信号の分離タイミングを保証するための装置および方法

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JPH03160548A
JPH03160548A JP2275077A JP27507790A JPH03160548A JP H03160548 A JPH03160548 A JP H03160548A JP 2275077 A JP2275077 A JP 2275077A JP 27507790 A JP27507790 A JP 27507790A JP H03160548 A JPH03160548 A JP H03160548A
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    • G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、口ンビュータシステムの設計、より詳しくは
、中央処理装置と、人出力装置および記憶装置などの周
辺装置とのインタフ二一シングに関する。
〔従来の技術〕
コンピュータシステムでは、通常、マイクロプロセッサ
（ＭＰＵ）などの中央処理装置と、周辺装置との間の通
信は、データ転送サイクルに関係して行われる。ＭＰＵ
と周辺装置とのインタフェースをとる際には、タイミン
グが重要な検討事項である。２つの決定的なタイミング
パラメータの例は、読取りおよび書込みアクセス時間で
ある。
これらは、内部アドレスデコーダが正しいバイトをメモ
リに位置づけるために必要とする時間である。これらの
アクセス時間に適応するために、公称転送サイクルの待
ち状態部分を作ることが公知である。また、一般に、個
々の周辺装置が利用可能な必要なアクセス時間を持てる
ように、転送サイクルに付加的な待ち状態を挿入するた
めに、ＭＰＵと周辺装置間のハンドシェークプロトコル
が使用されている。そのために、ほとんどのＭＰＵは、
非活動状態にある時に、連続状態の一定の最大数まで転
送サイクルに待ち状態を加える働きをするＲＥＡＤＹ入
力を含んでいる。
他のタイミングパラメータは、当然、転送サイクルにお
けるＭＰＵと周辺装置間のデータ転送に関係している。
しかし、従来、これらの他のタイミングパラメータは大
部分、特別の考慮を必要としていなかった。それらが通
常、転送サイクルの公称時間間隔と同じ大きさの程度で
はなかったからである。従って、これらのパラメータの
侵害を防止するために特別の注意は必要としていなかっ
た。
しかし、周辺装置が、転送サイクルと同じ大きさの程度
であるタイミングパラメータによって特徴づけられるよ
うな、特殊な状況が存在する。例えば、ＩＢＭパーソナ
ルコンピュータ／２のモデル５０、６０または８０のビ
デオサブシステムでは、ディジタル／アナログコンバー
タ（ＤＡＣ）は、ディジタル／アナログ変換が行われる
前に８ビットピクセル値が６ビットの赤色、緑色および
青色成分に変換されるようにするカラールックアップテ
ーブル（ＣＬＵＴ）を含んでおり、可能な２５６Ｋの色
のうち最大２５６色を表示することを可能にしている。
ＣＬＵＴは、一定の入出力（Ｉ／Ｏ）アドレスに対して
書込み／読取りコマンドを実行することによってＭＰＵ
との間で読み書きできる。ビデオＤＡＣのタイミングパ
ラメータの１９は、先行する読取り／書込みストローブ
信号の立下がり区間の後、どれほど早く読取り／書込み
ストローブ信号の立上がり区間が生じることができるか
に関して制限を加える。このタイミングパラメータは、
ピクセルの流れとシステムクロックとの間の非同期関係
に関連している。読取り／書込みコマンドにおいてピク
セルの流れが混乱されないようにするために、このタイ
ミングパラメータは、１信号の立下がり区間とその次の
信号の立上がり区間との最小の分離として、最大６ピク
セル（ドット）クロック（例えば、４８０ナノ秒）を必
要とする。
〔発明が解決しようとする課題〕
ますます高速化するマイクロプロセッサによって、命令
／転送サイクル時間は急激に短縮されている。こうした
高まるマイクロプロセッサの速度によって、前述のビデ
オＤＡＣなどの周辺装置のタイミングパラメータは、ソ
フトウェア上の遅延が連続する転送サイクル間に挿入さ
れない限り、侵害される。しかし、こうしたソフトウエ
ア上の遅延は、マシン速度が増大し続け、オペレーティ
ングシステムがより高度化するにつれて、有効であり続
けるとは思われない。
本発明の第１の目的は、現用のソフトウエアと、そのソ
フトウェアについて本来設計されたハードウェアのシス
テムクロックよりも著しく高速で進行するシステムクロ
ツクを有する新しいノ１−ドウェアとの間の互換性を保
証することである。また、これに関連する目的は、中央
処理装置（ＣＰＵ）と周辺装置との相対速度に関する考
慮を要せずにプログラムできるコンピュータシステムを
提供することである。
本発明の第２の目的は、コンピュータシステムのＣＰＵ
が、低速の周辺装置と信頼をもって通信することを保証
しながら、その最高速度で作動することを可能にするこ
とである。
本発明の第３の目的は、ＣＰＵと周辺装置との間の通信
速度を、その装置のタイミングパラメータ（コマンド予
充電時間など）を侵害せずに最適化することである。さ
らにこれに関連する目的は、周辺装置のタイミングパラ
メータの侵害を防止するために必要な場合にのみ、ＣＰ
Ｕの命令サイクルを減速させるコンピュータシステムの
装置を提供することである。
本発明の第４の目的は、ＣＰＵの公称命令サイクルを、
低速のＣＰＵまたはプログラムによる遅延を有するソフ
トウエアに対して性能上の不利益を負わせずに、選択的
に延長することである。
〔課題を解決するための手段〕
前述の目的に従って、中央処理装置（ＣＰＵ）からの信
号を受信するための１以上の入力を有する周辺装置にお
いて、本発明は、いずれの２の連続信号が必ず既定の時
間間隔で分離されるような入力に周辺装置への信号を波
形整形するための、ＣＰＵから独立した装置および方法
を提供する。
信号を分離することによって、第２の信号は、第１の信
号の処理が完了するまで受信されず、それにより周辺装
置の仕様はその入力への連続信号の発生によって侵害さ
れないようになる。入力信号を波形整形することによっ
て、既定の時間間隔内にＣＰＵにより生成された周辺装
置への第２の信号は、効果的に遅延され、既定の時間間
隔の終了後に周辺装置によって受信される。第２の信号
の遅延された受信を考慮するために、本発明の装置はま
た、既定の時間間隔中のＣＰＵによる周辺装置への信号
の提示を感知し、それに応答して、周辺装置による信号
の遅延された受信に適応するために第２の信号に関する
命令／転送サイクルを延長するように周辺装置に命令す
るＣＰＵのための信号を生成することも行う。上述のよ
うにして、ＣＰＵは、周辺装置で恐らく未知の状態を生
じさせる実際条件の発生（すなわち、近すぎる連続信号
）に応答してのみ減速される。
好ましくは、本発明の装置および方法は、第２の信号に
関する命令／転送サイクルを、周辺装置によって受信さ
れている信号の遅延にほぼ等しい量だけ延長する。これ
に関して、遅延はシステムクロックに対して非同期であ
るので、延長されたサイクルもやはり非同期である。
さらに詳しくいえば、本発明は、ＣＰＵと周辺装置との
間のインタフェースであって、ＣＰＵからの読取り／書
込みストローブ信号を受信し、その信号を計測された方
法で、すなわち連続する信号が最小限の既定の時間間隔
で分離されて、周辺装置に渡すためのゲートを有するこ
とを特徴とするインタフェースを提供する。ゲートは、
この機能を、ゲートを通って周辺装置への第１の読取り
／書込みストローブ信号の通過後の既定の時間の間ゲー
トを使用禁止にする第１群の回路と協同して行う。イン
タフェースの第２群の回路は、ゲートが使用禁止にされ
ている時間における第２の読取り／書込みストローブ信
号を感知し、それに応答して、第２の読取り／書込みス
トローブ信号に関する命令／転送サイクルを延長するよ
うにＭＰＵに命令するための待機信号をＣＰＵに送る。
本発明の装置および方法は、周辺装置のタイミングパラ
メータが侵害されないように、必要な場合かつ必要な量
だけ命令／転送サイクルを延長する。命令および／また
は転送サイクルの信頼できる完了を保証しながら、本発
明はまた、ＣＰＵがその最高速度で実行することを可能
にし、必要な場合にのみ、サイクルの実行を減速させる
。タイミングパラメータが侵害されないように要求され
る場合にのみサイクルが延長されるので、低速のＣＰＵ
にはいかなる性能上の不利益も負わされない。同様に、
プログラムによる遅延を含むソフトウエアも不利益を受
けない。
好ましい実施例において、出願人は、本発明をパーソナ
ルコンピュータのビデオサブシステムで利用する。より
詳しくは、以下に図示し詳細に説明する好ましい実施例
は、パーソナルコンピュータのマイクロプロセッサ（Ｍ
ＰＵ）とビデオディジタル／アナログコンバータ（ＤＡ
Ｃ）との間にインタフェースを付与するために、ビデオ
サブシステムのビデオインタフェースにおいて本発明を
具体化している。前述のように、ビデオＤＡＣのタイミ
ングパラメータは、第１の読取り／書込みストローブ信
号の立下がり区間と、その次の読取り／書込みストロー
ブ信号の立上がり区間との間に最小限の分離時間を要求
する。この好ましい実施例において本発明は、パラメー
タの侵害を避けるために必要な場合にビデオＤＡＣとＭ
ＰＵとの間で転送サイクルを延長しながら、このパラメ
ータが満たされることを保証する。

Claims (1)

  1. 【特許請求の範囲】 １、マイクロプロセッサ（ＭＰＵ）と周辺装置との間に
    置かれ、ＭＰＵと周辺装置との間の転送サイクルにおけ
    る読取り／書込みストローブ信号を波形整形するインタ
    フェースであって、ＭＰＵと協同してＭＰＵと周辺装置
    間の転送サイクルの選択したサイクルを延長させ、 ＭＰＵからの第１および第２の読取り／書込みストロー
    ブ信号を受信するための入力および、その信号を周辺装
    置に渡すための出力を有する第１のゲートと、 第１のゲートの出力による周辺装置への第１の読取り／
    書込みストローブ信号の通過の後に既定の時間だけゲー
    トを使用禁止にするための第１の手段と、 既定の時間において第２の読取り／書込みストローブ信
    号の発生を感知し、それに応答して、第２の読取り／書
    込みストローブ信号に関係する転送サイクルを延長する
    ようにＭＰＵに命令するために待機信号をＭＰＵに送る
    ための第２の手段とを有するインタフェース。 ２、請求項１記載のインタフェースであって、第１の手
    段が第１の読取り／書込みストローブ信号の第１のゲー
    トの通過に応答して使用可能となるカウンタを有するイ
    ンタフェース。 ３、請求項２記載のインタフェースであって、第１の手
    段はまた、カウンタが使用可能となった後にカウンタに
    よってカウントされるクロック信号と、カウンタの既定
    のカウント出力およびカウンタの使用可能状態の両方に
    応答して既定の時間だけ第１のゲートを使用禁止にする
    マスク信号を生成するための第２のゲートとを有するイ
    ンタフェース。 ４、請求項３記載のインタフェースであって、第２の手
    段が、データ入力を保持するラッチと、マスク信号に応
    答して既定の時間だけデータ入力を使用可能にする第３
    のゲートと、ラッチの出力に応答して待機信号を生成す
    るための待機状態ジェネレータとを有するインタフェー
    ス。 ５、請求項４記載のインタフェースであって、転送サイ
    クルはアドレス信号、データ信号および制御信号を含ん
    でおり、制御信号には読取り／書込みストローブ信号が
    含まれ、第３のゲートはＭＰＵと周辺装置間の転送サイ
    クルを指示するアドレス信号を受信するための１以上の
    入力を有しており、アドレス信号は第３のゲートが使用
    可能である時にラッチのデータ入力に渡されることを特
    徴とするインタフェース。 ６、請求項５記載のインタフェースであって、ラッチは
    、第３のゲートが使用可能である時にアドレス信号をラ
    ッチの出力に生じさせるようにするために、ラッチのデ
    ータ入力へのアドレス信号の提示とタイミングをとった
    関係で１以上の制御信号を受信するためのクロック入力
    を含んでいるインタフェース。 ７、請求項６記載のインタフェースであって、第１の手
    段は、第１のゲートの出力をサンプリングし、また、周
    辺装置が第１または第２の読取り／書込みストローブ信
    号を受信したかどうかを指示する遅延ＲＥＡＤＹ信号を
    待ち状態ジェネレータに供給するためのメモリ配列を含
    んでいるインタフェース。 ８、請求項７記載のインタフェースであって、待ち状態
    ジェネレータは、遅延ＲＥＡＤＹ信号を受信し、また、
    使用可能となってラッチの出力のアドレス信号に応答し
    てＭＰＵにその遅延 ＲＥＡＤＹ信号を渡すためのゲート手段を含んでおり、
    遅延ＲＥＡＤＹ信号は、第１または第２の読取り／書込
    みストローブ信号が周辺装置によって受信されなかった
    ことを示す場合に待ち状態を挿入して転送サイクルを延
    長するようにＭＰＵに命令する役割を果たすものである
    インタフェース。 ９、マイクロプロセッサ（ＭＰＵ）を有するコンピュー
    タシステムで用いられるビデオサブシステムであって、 カラーメモリを有するビデオディジタル／アナログコン
    バータ（ＤＡＣ）と、 ビデオフレームメモリと、 ビデオフレームメモリとビデオＤＡＣとのインタフェー
    スとなるためのグラフィックスコントローラと、 ＭＰＵとビデオＤＡＣ間の連続する転送サイクルにおい
    てＭＰＵからの連続する読取り／書込みストローブ信号
    を受信するためのＭＰＵとビデオＤＡＣ間のインタフェ
    ースであり、 ａ）読取り／書込みストローブ信号を含め ＭＰＵからの各信号を受信するための入力線と、ｂ）最
    小限の既定間隔で分離された連続する波形整形された読
    取り／書込みストローブ信号を出力するために読取り／
    書込みストローブ信号を波形整形するための第１の手段
    と、 ｃ）波形整形された読取り／書込みストローブ信号を出
    力するためビデオＤＡＣに出力するための出力線と、 ｄ）連続する読取り／書込みストローブ信号が既定間隔
    に満たずに分離されている場合、連続する転送サイクル
    の第２のサイクルを延長するようにＭＰＵに行わせるた
    めの第２の手段とを有するインタフェースとを含んでい
    るビデオサブシステム。 １０、請求項９記載のビデオサブシステムであって、波
    形整形手段が、 ＭＰＵからの連続する第１および第２の読取り／書込み
    ストローブ信号を入力線の１つから受信し、その信号を
    出力線の１つに渡すための第１のゲートと、 第１の読取り／書込みストローブ信号のビデオＤＡＣへ
    のゲートの通過後に既定の時間ゲートを使用禁止にする
    ための手段とを含んでいるビデオサブシステム。 １１、請求項１０記載のビデオサブシステムであって、
    第２の手段が、 データ入力を有するラッチと、 第１の読取り／書込みストローブ信号のビデオＤＡＣへ
    のゲートの通過後に既定の時間データ入力を使用可能に
    するための第２のゲートと、ラッチの出力に応答して第
    ２の読取り／書込みストローブ信号に関係する転送サイ
    クルを延長するようにＭＰＵに命令するために待機信号
    をＭＰＵに送るための待ち状態ジェネレータとを有する
    ビデオサブシステム。 １２、請求項１１記載のビデオサブシステムであって、
    転送サイクルはアドレス信号、データ信号および制御信
    号を含み、制御信号には読取り／書込みストローブ信号
    が含まれ、第２のゲートは入力線の１つに転送サイクル
    がＭＰＵと周辺装置間で実行中であることを示すアドレ
    ス信号を受信し、アドレス信号は第２のゲートが使用可
    能となった時にラッチのデータ入力に渡されることを特
    徴とするビデオサブシステム。 １３、請求項１２記載のビデオサブシステムであって、
    ラッチは、第２のゲートが使用可能である時にアドレス
    信号をラッチの出力に生じさせるようにするために、ラ
    ッチのデータ入力へのアドレス信号の提示とタイミング
    をとった関係で１以上の制御信号を受信するためのクロ
    ック入力を含んでいるビデオサブシステム。 １４、請求項１３記載のビデオサブシステムであって、
    波形整形手段は、第１のゲートの出力をサンプリングし
    、また、周辺装置が第１または第２の読取り／書込みス
    トローブ信号を受信したかどうかを指示する遅延ＲＥＡ
    ＤＹ信号を待ち状態ジェネレータに送るためのメモリ配
    列を含んでいるビデオサブシステム。 １５、請求項１４記載のビデオサブシステムであって、
    待ち状態ジェネレータは、遅延 ＲＥＡＤＹ信号を受信し、また、使用可能となってラッ
    チの出力のアドレス信号に応答してＭＰＵにそのＲＥＡ
    ＤＹ信号を渡すための第３のゲート手段を含んでおり、
    そのＲＥＡＤＹ信号は、第１または第２の読取り／書込
    みストローブ信号が周辺装置によって受信されなかった
    ことを示す場合に待ち状態を挿入して転送サイクルを延
    長するようにＭＰＵに命令する役割を果たすことを特徴
    とするビデオサブシステム。 １６、コンピュータシステムの中央処理装置（ＣＰＵ）
    とともに使用される周辺サブシステムであって、 アドレス入力線と、 データ入出力線と、 読取り／書込みストローブ線を含む制御入力線と、 データがＣＰＵとサブシステムのメモリ装置間をデータ
    線で転送される場合にＣＰＵと連係して転送サイクルを
    実行するための、選択されたアドレスおよび制御入力線
    に応答する回路と、 その回路によるメモリ装置とＣＰＵ間の第１の転送サイ
    クルにおける第１の読取り／書込みストローブ信号の受
    信に応答して既定の時間だけ読取り／書込みストローブ
    線をマスクし、それによってメモリ装置とＣＰＵ間の第
    ２の転送サイクルにおける第２以降の読取り／書込みス
    トローブ信号の受信を遅らせ、第１の読取り／書込みス
    トローブ信号に応答して第２の読取り／書込みストロー
    ブ信号に備えるために回路が要求する時間だけ第２の読
    取り／書込みストローブ信号を回路が受信しないように
    するための手段とを有する周辺サブシステム。 １７、請求項１６記載の周辺装置であって、第１の読取
    り／書込みストローブ信号の後の既定の時間内に第２の
    転送サイクルの第２の読取り／書込みストローブ信号の
    開始に応答してＣＰＵに待機信号を送るための待ち状態
    ジェネレータを有する周辺装置。 １８、請求項１７記載のサブシステムを有するコンピュ
    ータシステムであって、ＣＰＵが、公称時間を越えて第
    ２の転送サイクルを延長させ、それにより第２の読取り
    ／書込みストローブ信号の回路による遅延受信を補償す
    るための待機信号に応答するプロトコルを有しているコ
    ンピュータシステム。 １９、メモリまたは入出力装置と中央処理装置（ＣＰＵ
    ）との間で公称転送サイクルに従って情報を転送する際
    に使用するシステムであって、周辺装置が既定の時間内
    に第１の信号と第２の信号を受信しないように、ＣＰＵ
    から周辺装置への選択された線の信号を波形整形するた
    めの手段と、 既定の時間内での周辺装置への第２の信号の提示に応答
    してのみＣＰＵへの待機信号を生成するための待ち状態
    ジェネレータと、 待機信号に応答して公称転送サイクルを越えて転送サイ
    クルを延長するための手段を有するＣＰＵとを含んでい
    るシステム。 ２０、請求項１９記載のシステムであって、波形整形手
    段は、既定の時間が周辺装置のタイミングに比例する場
    合、周辺装置による第１または第２の信号の受信に応答
    してその既定の時間についてマスク信号を生成するため
    のタイミング回路を有するシステム。 ２１、請求項２０記載のシステムであって、波形整形手
    段は、ＣＰＵからの選択された線を受信する入力を有す
    る、既定の時間だけ選択された線の第２の信号の周辺装
    置による受信を阻止するためにマスク信号によって使用
    禁止にされるゲートを含んでいるシステム。 ２２、コンピュータシステムの中央処理装置（ＣＰＵ）
    に応答する周辺装置の１以上の入力がＣＰＵと周辺装置
    とを連絡するバスの帯域幅を必ずしも縮小することなく
    周辺装置の応答時間によって適応できる速度で連続する
    命令を受信することを保証するための方法であって、 周辺装置のための第１の命令をバスに生成するステップ
    と、 バスからの命令を周辺装置の入力で受信し、その命令を
    公称転送サイクル時間に従って実行するステップと、 第１の命令の受信の後、既定の時間だけ周辺装置の入力
    をマスクするステップとを含んでいる方法。 ２３、請求項２２記載の方法であって、 既定の時間においてＣＰＵからの第２の命令を生成する
    ステップと、 既定の時間の終了後まで周辺装置による第２の命令の受
    信を遅らせるステップと、 第２の命令の遅延受信に適応するために公称転送サイク
    ルよりも大きくなるように第２の命令に関係する転送サ
    イクルを延長するステップとを含んでいる方法。 ２４、請求項２３記載の方法であって、第２の命令の遅
    延受信を開始した後、既定の時間、周辺装置の入力をマ
    スクするステップを含んでいる方法。 ２５、請求項２４記載の方法であつて、 既定の時間の終了後、ＣＰＵからの第２の命令を生成す
    るステップと、 公称転送サイクルに従って周辺装置で第２の命令を受信
    するステップとを含んでいる方法。 ２６、請求項２５記載の方法であって、既定の時間が周
    辺装置の予充電時間にほぼ等しいものである方法。 ２７、信頼できるデータ転送を保証すると同時に、処理
    および入出力のスループットを最適化するコンピュータ
    システムであって、 中央処理装置（ＣＰＵ）およびその帯域幅が高速公称転
    送サイクルを与える関係するバスと、ＣＰＵからの読取
    り／書込み信号に応答し、連続する転送サイクルにおい
    て第１の読取り／書込み信号の後に第２の読取り／書込
    み信号が続く速度を制限するタイミングパラメータを有
    する周辺装置と、 第２の読取り／書込み信号がタイミングパラメータを侵
    害する場合、連続する転送サイクルの第２の転送サイク
    ルを延長するための手段とを有するコンピュータシステ
    ム。 ２８、請求項２７記載のコンピュータシステムであって
    、転送サイクルを延長するための手段は、第１の読取り
    ／書込み信号の後に既定の時間内に周辺装置に読取り／
    書込み信号を送られないようにし、それによりタイミン
    グパラメータの侵害を防ぐための波形整形回路を含むも
    のであるコンピュータシステム。 ２９、請求項２８記載のコンピュータシステムであって
    、転送サイクルを延長するための手段はまた、既定の時
    間内に連続する命令がＣＰＵによって周辺装置に送られ
    た場合にのみ、待ち状態信号を生成するための待ち状態
    ジェネレータを含んでいるコンピュータシステム。 ３０、請求項２９記載のコンピュータシステムであって
    、波形整形回路は、読取り／書込み信号を受信するため
    のゲートであり、既定の時間だけ第２の読取り／書込み
    信号の周辺装置への提示をマスクするために、第１の読
    取り／書込み信号の受信後に既定の時間だけ使用禁止に
    されるゲートを有するコンピュータシステム。
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