KR900701039A - 집적회로 칩용 밀봉형 팩키지 - Google Patents

집적회로 칩용 밀봉형 팩키지

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Abstract

내용 없음

Description

집적회로 칩용 밀봉형 팩키지
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명 따른 집적회로 칩을 밀봉형 팩키지의 등각투영도이고,
제2도는 소수의 층을 부분을 도시하기 위해 절취된 여러 층의 부분을 갖는 팩키지의 평면도이며,
제3도는 제2도의 라인3-3을 따라 일반적으로 절취한 확대 도면이다.

Claims (12)

  1. 유전체 베이스 층, 접지 평면 상부 상의 유전체 전압층, 유전체 신호층, 및 상기 신호 평면 상부 상에 배치된 상부 유전체층으로 구성되어 있고, 금속막 도전성 접지 평면이 접지 전위에서 활성화시키기 위해 상기 베이스층의 상부에 고착되고, 최소한 1개의 부품이 부품 공동을 정하고 상기 접지 평면에 물리적인 접근을 제공하기 위해 상기 전압층을 통해 개방되며, 상기 전압층의 상부 상의 금속막 도전성 전압 평면이 상기 접지 평면에 대한 전위에서 활성화시키기 위한 것이고, 상기 전압 평면 내의 절연 접지 패드가 상기 전압층을 통해 상기 접지 평면에 전기적으로 접속되며, 상기 유전체 신호층이 상기 접지 평면을 노출시키기 위해 상기 전압층을 통해 부품 개구와 정렬하게 부품 개구를 갖고 있고, 칩 공동을 정하기 위해 상기 부품 개구와 인접한 침 개구를 갖고 있고, 상기 칩 개구가 상기 전압 평면의 부분을 노출하고, 상기 전압 평면 내의 상기 접지 패드의 일부분을 노출시키며, 상기 신호층 상의 다수의 금속 트레이스가 상기 칩 개구에 인접한 칩 접속 패드 내에서 종단되며, 상기 신호의 주변부에 인접한 패드 내에서 종단되고, 상기 상부 유전층이 내부 쉘프 상의 상기 칩 접속 패드를 노출시키기 위해 상기 신호층 내의 상기 칩 개구보다 큰 칩 개구를 갖고 있으며, 상기 상부층이 상기 상부층의 외부 연부 주위에 팩키지 접속 패드를 갖고 있고, 상부층의 외부 주위의 상기 상부층 상의 상기 접속 패드가 상기 신호층 상의 상기 패드에 접속되며, 상기 칩 개구가 최대 크기의 칩이 상기 팩키지 내에 하우스될 수 있도록 배열되어 있는 것을 특징으로 하는 집적회로 칩용 팩키지.
  2. 제1항에 있어서, 상기 팩키지보다 큰 길이 디멘젼과 보다 작은 폭 디멘젼을 갖고 있고, 상기 신호층 및 상기 상부층 내의 개구가 장방형이며, 상기 팩키지의 상기 보다 크고 보다 작은 디멘젼에 대해 45°로 배향되어 있는 것을 특징으로 하는 팩키지.
  3. 제2항에 있어서, 상기 신호층 및 상기 상부층 내의 상기 칩 개구가 거의 정방향 개구인 것을 특징으로 하는 팩키지.
  4. 제1항에 있어서, 제2의 전기적 도전성 접지 평면과 함께 제2유전체 접지층을 더 포함하고 있고, 상기 제2접지층 및 접지 평면이 상기 전압 평면과 상기 신호 평면 사이에 배치되어 있으며, 상기 전압층과 신호층 내의 상기 부품 개구와 정렬하여 부품개구를 갖고 있고, 그 안에 칩 개구를 갖고 있으며, 상기 칩 개구가 상기 신호층 내의 상기 칩 개구와 정렬하여 있으며, 상기 전압층 내의 상기 접지 패드를 덮고 상기 신호층의 하향, 내향으로 연장하는 쉘프를 제공할만한 크기이고, 상기 제2접지 평면이 그 위에 전압 패드를 갖고 있으며, 상기 전압 패드가 상기 제2접지층을 통해 상기 정압 평면에 접속되어 있는 것을 특징으로 하는 팩키지.
  5. 제4항에 있어서, 상기 팩키지보다 큰 길이 디멘젼과 보다 작은 폭 디멘젼을 갖고 있고, 상기 신호층 및 상기 상부층 내의 칩 개구가 장방형이며 상기 팩키지의 상기 보다 크고 보다 작은 디멘젼에 대해 45°로 배향되어 있는 것을 특징으로 하는 팩키지.
  6. 제5항에 있어서, 상기 신호층 및 상기 상부층 내의 상기 칩 개구가 거의 정방향 개구인 것을 특징으로 하는 팩키지.
  7. 최소한 1개의 베이스층, 전압층, 신호층 및 상부층, 최소한 상기 상부층과 상기 신호층을 통한 반도체 칩 개구, 최소한 상기 상부층, 상기 신호층 및 상기 전압층을 통한 이산적인 부품 개구, 상기 베이스층 상의 전기적 도전성 접지 평면, 상기 전압층 사의 전기적 도전성 저압 평면, 상기 신호층 상의 전기적 도전성 신호 평면, 반도체 칩 접속 패드를 내부 쉘프 상에 노출시키기 위해 상기 신호층 내의 상기 반도체 칩 개구보다 큰 상기 상부층 내의 상기 반도체 칩 개구, 및 상기 반도체 칩 개구 내에 배치된 칩을 밀봉시키도록 상기 상부층 상의 덮개에 부착시키기 위한 장치로 구성되고, 상기 각각의 층이 유전 물질로 제조되어 있고, 상기 접지 평면이 최소한, 상기 신호층 내의 상기 반도체 칩 개구 아래 및 상기 전압층 내의 상기 이산적인 부품 개구 아래에서 연장하며, 상기 전압 평면이 상기 반도체 칩 개구 하부의 실제 밀봉부를 정하기 위해 상기 신호층 내의 상기 개구 아래에서 연장하고, 전압 평면 내의 개구와 상기 개구 내에 배치된 접지 패드를 갖고 있고, 상기 전압 평면 상의 상기 접지 패드가 상기 전압층을 통해 상기 접지 평면에 접속되어 있고, 상기 신호층 내의 상기 반도체 칩 개구의 연부에 인접하여 배치되며, 상기 신호 평면이 상기 신호층 내의 상기 반도체 칩 개구에 인접한 반도체 칩 접속 패드에서 종단되고 상기 신호층의 외부 연부에 인접한 접속패드에서 종단되는 것을 특징으로 하는 집적회로 칩용 팩키지.
  8. 제7항에 있어서, 상기 층이 세라믹이고, 상기 평면이 금속막이며, 상기 팩키지에 밀봉형 팩키지를 형성하기 위해 모두 소결되는 것을 특징으로 하는 팩키지.
  9. 제7항에 있어서, 유전체 접지층, 및 상기 접지층 상의 전기적 도전성 제2접지 평면을 더 포함하고, 상기 유전체 접지층이 상기 전압층 내의 상기 이산적인 부품 개구와 정렬하여 이산적인 부품 개구를 갖고 있고, 상기 신호층 내의 집적 회로 칩 개구와 정렬하여 접지층 내에 집적회로 칩 개구를 갖고 있고, 상기 접지층 내의 상기 집적회로 칩 개구가 상기 전압층 내의 상기 접지 패드를 덮도록 상당히 작고 상기 신호층내의 상기 집적회로 개구 내에 쉘프를 존재시키도록 상당히 작으며, 상기 제2접지 평면이 상기 신호층 내의 상기 개구에 의해 노출되는 상기 쉘프 상으로 연장하고, 접지 및 전압 접속부가 상기 쉘프 상에 제조될 수 있도록 상기 쉘프 상의 전압 패드를 갖는 상기 쉘프 내에 개구를 갖고 있는 것을 특징으로 하는 팩키지.
  10. 제9항에 있어서, 상기 층이 세라믹이고, 상기 평면이 금속-충진되어 있으며, 상기 팩키지가 밀봉형 팩키지를 형성시키도록 함께 소결되는 것을 특징으로 하는 팩키지.
  11. 제10항에 있어서, 상기 팩키지의 외부 연부가 장방형인 팩키지를 정하고, 상기 층 내의 상기 반도체 칩 개구가 정방형이며, 상기 정방형 개구가 상기 팩키지의 연부에 대해 거의 45℃로 정해지는 것을 특징으로 하는 팩키지.
  12. 제7항에 있어서, 상기 팩키지의 외부 연부가 장방형인 팩키지를 정하고, 상기 층 내의 상기 층 내의 상기 반도체 칩 개구가 정방형이며, 상기 정방형 개구가 상기 팩키지의 연부에 대해 거의 45°로 정해지는 것을 특징으로 하는 팩키지.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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