KR890015378A - 다결정 실리콘층 에칭방법 - Google Patents
다결정 실리콘층 에칭방법 Download PDFInfo
- Publication number
- KR890015378A KR890015378A KR1019890003165A KR890003165A KR890015378A KR 890015378 A KR890015378 A KR 890015378A KR 1019890003165 A KR1019890003165 A KR 1019890003165A KR 890003165 A KR890003165 A KR 890003165A KR 890015378 A KR890015378 A KR 890015378A
- Authority
- KR
- South Korea
- Prior art keywords
- gas
- layer
- sccm
- chlorine
- plasma
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 19
- 238000005530 etching Methods 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims 8
- 239000007789 gas Substances 0.000 claims 28
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 12
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims 12
- HEDRZPFGACZZDS-UHFFFAOYSA-N Chloroform Chemical compound ClC(Cl)Cl HEDRZPFGACZZDS-UHFFFAOYSA-N 0.000 claims 12
- 239000000460 chlorine Substances 0.000 claims 12
- 229910052801 chlorine Inorganic materials 0.000 claims 12
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 claims 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 6
- 229910052799 carbon Inorganic materials 0.000 claims 6
- 239000011261 inert gas Substances 0.000 claims 6
- 229910052757 nitrogen Inorganic materials 0.000 claims 6
- 239000001301 oxygen Substances 0.000 claims 6
- 229910052760 oxygen Inorganic materials 0.000 claims 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 4
- 229910002092 carbon dioxide Inorganic materials 0.000 claims 4
- 239000001569 carbon dioxide Substances 0.000 claims 4
- 239000001307 helium Substances 0.000 claims 4
- 229910052734 helium Inorganic materials 0.000 claims 4
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims 4
- 239000000203 mixture Substances 0.000 claims 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims 4
- 239000000758 substrate Substances 0.000 claims 4
- 230000000873 masking effect Effects 0.000 claims 3
- 238000001020 plasma etching Methods 0.000 claims 2
- 229920000642 polymer Polymers 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 claims 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 229910052709 silver Inorganic materials 0.000 claims 1
- 239000004332 silver Substances 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 방법이 사용되는 SOI집적회로의 초기 구조물을 나타내는 단면도, 제 2 도는 본 발명의 방법중 제 1 단계를 나타내는 단면도, 제 3 도는 제 1 에칭단계 이후의 소자의 사시도.
Claims (15)
- 다결정 실리콘을 포함하는 층으로, 기판의 실리콘 아일랜드 상부에 증착되는 층를 플라즈마 에칭하는 방법에 있어서, a) 상기 층의 일부분을 마스킹 층으로 도포하는 단계와 ; b) 질소, 염소 및 클로로포름으로 구성된 가스 혼합물에 상기 층의 노출부분을 접촉시키고, 플라즈마가 발생되도록 상기 가스를 통해 전류를 인가하여 상기층의 노출부분을 에칭하고, 상기 층의 나머지 부분의 노출벽은 얇은 중합체 층으로 도포하는 단계와 ; c) 불활성 가스, 염소 그리고 산소 및 탄소가 포함된 가스의 혼합물에 다결정층을 접촉시키고 플라스마가 발생되도록 상기 가스를 통해 전류를 인가하여 아일랜드 측벽에 남아 있는 층의 임의의 스트링거를 에칭하는 단계로 구성되는 것을 특징으로 하는 플라즈마 에칭방법.
- 제 1 항에 있어서, 단계(b)에서, 상기 가스는 1부의 질소, 2부의 염소 및 1부의 클로로포픔의 부피양으로 존재하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서, 단계(c)에서, 상기 가스는 1.5부의 불활성가스, 4부의 염소 및 산소 및 탄소를 포함하는 1부의 가스부피양으로 존재하는 것을 특징으로 하는 방법.
- 제 3 항에 있어서, 상기 불활성가스는 헬륨이고, 산소 및 탄소가 포함된 상기 가스는 이산화탄소인 것을 특징으로 하는 방법.
- 제 4 항에 있어서, 단계(b)에서의 상기 가스는 10sccm의 질소, 20sccm의 염소 및 10sccm의 클로로포름의 양으로 존재하고, 단계(c)에서의 상기 가스는 1.5sccm의 헬륨, 40sccm의 염소 및 10sccm의 이산화탄소의 양으로 존재하는 것을 특징으로 하는 방법.
- 제 5 항에 있어서, 단계(b)에서의 상기 가스는 약 125밀리토르의 압력상태에 있으며, 플라즈마를 발생 시키도록 약 500와트의 전력을 가진 전류가 가해지는 것을 특징으로 하는 방법.
- 제 6 항에 있어서, 단계(c)에서의 상기 가스는 약 100밀리토르의 압력상태에 있어며, 플라즈마를 발생시키도록 약 225와트의 전력을 가진 전류가 가스속에 가해지는 것을 특징으로 하는 방법.
- 절연기판상에서 단결정 실리콘의 아일랜드 상부에 다결정 실리콘의 반도체소자 게이트라인을 형성하여 얇은 실리콘 산화층으로 도포하는 방법에 있어서, a) 실리콘 산화층 및 기판표면의 인접 영역상부에 다결정 실리콘층을 형성하는 단계와 ; b)게이트라인을 형성하는 다결정 실리콘의 영역상부에 마스킹 스트립을 형성하는 단계와 ; c) 질소, 염소 및 클로로포름으로 구성된 가스 혼합물에 다결정 실리콘층을 접촉시키고, 플라즈마가 발생되도록 상기 가스를 통해 전류를 인가하여 상기 층의 노출부분을 실리콘 산화층 및 기판의 표면에서 에칭하고, 상기 마스킹 스트립 밑의 게이트라인의 측벽에 중합체 코팅부가 도포되도록 하는 제 1 에칭 단계와 ; d) 불활성가스, 염소 그리고 산소 및 탄소가 포함된 가스의 혼합물에 소자를 접촉시키고, 플라즈마가 발생되도록 상기 가스를 통해 전류를 인가하여 게이트라인 사이의 아일랜드 측벽을 따라 연장하는 다결정 실리콘의 임의의 스트링거를 에칭하는 제 2 에칭단계로 구성되는 것을 특징으로 하는 실리콘 산화층 도포방법.
- 제 8 항에 있어서, 단계(c)에서의 상기 가스는 1부의 질소, 2부의 염소 및 1부의 클로로포름의 부피양으로 존재하는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 단계(d)에서의 상기 가스는 1.5부의 불활성가스, 4부의 염소 및 산소 및 탄소가 포함된 1부의 가스 부피양으로 존재하는 것을 특징으로 하는 방법.
- 제10항에 있어서, 상기 불활성가스는 헬륨이고, 산소 및 탄소가 포함된 상기 가스는 이산화탄소인 것을 특징으로 하는 방법.
- 제11항에 있어서, 단계(c)에서의 상기 가스는 10sccm의 질소, 20sccm의 염소 및 10sccm의 클로로포름양으로 존재하고, 단계(d)에서의 상기 가스는 1.5sccm의 헬륨, 40sccm의 염소 및 10sccm의 이산화탄소의 양으로 존재하는 것을 특징으로 하는 방법.
- 제12항에 있어서, 단계(c)에서의 상기 가스는 약 100밀리토르의 압력상태에 있으며, 플라즈마를 발생 시키도록 약 225와트의 전력을 가진 전류가 가스속에 가해지는 것을 특징으로 하는 방법.
- 제13항에 있어서, 단계(d)에서의 상기 가스는 약 100모르토르의 압력상태에 있으며, 플라즈마를 발생 시키도록 약 225[V]의 전력을 가진 전류가 가스속에 가해지는 것을 특징으로 하는 방법.
- 제14항에 있어서, 단계(b) 이전에 금속 실리사이드의 층을 다결정 실리콘의 층상부에 도포하는 단계를 추가로 구비하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US168465 | 1988-03-15 | ||
US07/168,465 US4818334A (en) | 1988-03-15 | 1988-03-15 | Method of etching a layer including polysilicon |
Publications (1)
Publication Number | Publication Date |
---|---|
KR890015378A true KR890015378A (ko) | 1989-10-30 |
Family
ID=22611597
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019890003165A KR890015378A (ko) | 1988-03-15 | 1989-03-15 | 다결정 실리콘층 에칭방법 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4818334A (ko) |
EP (1) | EP0334525A1 (ko) |
JP (1) | JPH029122A (ko) |
KR (1) | KR890015378A (ko) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR910008983B1 (ko) * | 1988-12-20 | 1991-10-26 | 현대전자산업 주식회사 | 비등방성 식각을 이용한 잔유물 제거방법 |
US5201993A (en) * | 1989-07-20 | 1993-04-13 | Micron Technology, Inc. | Anisotropic etch method |
US5013398A (en) * | 1990-05-29 | 1991-05-07 | Micron Technology, Inc. | Anisotropic etch method for a sandwich structure |
EP0478871B1 (en) * | 1990-10-01 | 2004-04-28 | SGS-THOMSON MICROELECTRONICS S.r.l. | Formation of contact plugs by blanket CVD deposition and etchback |
JP2964605B2 (ja) * | 1990-10-04 | 1999-10-18 | ソニー株式会社 | ドライエッチング方法 |
US5221632A (en) * | 1990-10-31 | 1993-06-22 | Matsushita Electric Industrial Co., Ltd. | Method of proudcing a MIS transistor |
US5228950A (en) * | 1990-12-04 | 1993-07-20 | Applied Materials, Inc. | Dry process for removal of undesirable oxide and/or silicon residues from semiconductor wafer after processing |
US5167762A (en) * | 1991-01-02 | 1992-12-01 | Micron Technology, Inc. | Anisotropic etch method |
US5560804A (en) * | 1991-03-19 | 1996-10-01 | Tokyo Electron Limited | Etching method for silicon containing layer |
US5338398A (en) * | 1991-03-28 | 1994-08-16 | Applied Materials, Inc. | Tungsten silicide etch process selective to photoresist and oxide |
JP3088178B2 (ja) * | 1991-04-22 | 2000-09-18 | 日本電気株式会社 | ポリシリコン膜のエッチング方法 |
US5315143A (en) * | 1992-04-28 | 1994-05-24 | Matsushita Electric Industrial Co., Ltd. | High density integrated semiconductor device |
US5188980A (en) * | 1992-07-06 | 1993-02-23 | United Microelectronics Corporation | Inert gas purge for the multilayer poly gate etching improvement |
JP3456790B2 (ja) * | 1995-04-18 | 2003-10-14 | 三菱電機株式会社 | 半導体装置の製造方法及び選択エッチング用シリコン基板カセット |
US5674354A (en) * | 1995-09-29 | 1997-10-07 | United Microelectronics Corporation | Method for etching a conducting layer of the step-covered structure for semiconductor fabrication |
US5767018A (en) * | 1995-11-08 | 1998-06-16 | Advanced Micro Devices, Inc. | Method of etching a polysilicon pattern |
US5801077A (en) * | 1996-04-22 | 1998-09-01 | Chartered Semiconductor Manufacturing Ltd. | Method of making sidewall polymer on polycide gate for LDD structure |
KR100230981B1 (ko) * | 1996-05-08 | 1999-11-15 | 김광호 | 반도체장치 제조공정의 플라즈마 식각 방법 |
US6025268A (en) * | 1996-06-26 | 2000-02-15 | Advanced Micro Devices, Inc. | Method of etching conductive lines through an etch resistant photoresist mask |
TW376551B (en) * | 1996-08-07 | 1999-12-11 | Matsushita Electric Ind Co Ltd | Aftertreatment method of dry etching and process of manufacturing semiconductor device |
KR100230430B1 (ko) * | 1997-07-16 | 1999-11-15 | 윤종용 | 가스 혼합물 및 이를 이용한 전극층 식각 방법 |
US6281078B1 (en) * | 1997-12-18 | 2001-08-28 | Advanced Micro Devices, Inc. | Manufacturing process to eliminate ONO fence material in high density NAND-type flash memory devices |
US6063668A (en) * | 1997-12-18 | 2000-05-16 | Advanced Micro Devices, Inc. | Poly I spacer manufacturing process to eliminate polystringers in high density nand-type flash memory devices |
US5994239A (en) * | 1997-12-18 | 1999-11-30 | Advanced Micro Devices, Inc. | Manufacturing process to eliminate polystringers in high density nand-type flash memory devices |
US6722376B2 (en) * | 1999-12-10 | 2004-04-20 | Micron Technology, Inc. | Polysilicon etch useful during the manufacture of a semiconductor device |
US6544887B1 (en) | 2000-03-31 | 2003-04-08 | Lam Research Corporation | Polycide etch process |
US6444531B1 (en) | 2000-08-24 | 2002-09-03 | Infineon Technologies Ag | Disposable spacer technology for device tailoring |
CN100371278C (zh) * | 2004-07-12 | 2008-02-27 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 避免沟槽底部毛边生成的多晶硅刻蚀工艺 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4341594A (en) * | 1981-02-27 | 1982-07-27 | General Electric Company | Method of restoring semiconductor device performance |
US4418094A (en) * | 1982-03-02 | 1983-11-29 | Texas Instruments Incorporated | Vertical-etch direct moat isolation process |
JPS6024059A (ja) * | 1983-07-19 | 1985-02-06 | Sony Corp | 半導体装置の製造方法 |
US4460435A (en) * | 1983-12-19 | 1984-07-17 | Rca Corporation | Patterning of submicrometer metal silicide structures |
US4608118A (en) * | 1985-02-15 | 1986-08-26 | Rca Corporation | Reactive sputter etching of metal silicide structures |
US4717448A (en) * | 1986-10-09 | 1988-01-05 | International Business Machines Corporation | Reactive ion etch chemistry for providing deep vertical trenches in semiconductor substrates |
-
1988
- 1988-03-15 US US07/168,465 patent/US4818334A/en not_active Expired - Fee Related
-
1989
- 1989-03-14 EP EP89302470A patent/EP0334525A1/en not_active Withdrawn
- 1989-03-15 JP JP1061093A patent/JPH029122A/ja active Pending
- 1989-03-15 KR KR1019890003165A patent/KR890015378A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
US4818334A (en) | 1989-04-04 |
JPH029122A (ja) | 1990-01-12 |
EP0334525A1 (en) | 1989-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR890015378A (ko) | 다결정 실리콘층 에칭방법 | |
KR960030371A (ko) | 옥시나이트라이드막 및 그의 형성방법 및 그 옥시나이트라이드막을 사용한 소자분리산화막의 형성방법 | |
KR940020531A (ko) | 콘택홀에 금속플러그 제조방법 | |
US5723371A (en) | Method for fabricating a thin film transistor having a taper-etched semiconductor film | |
KR960038500A (ko) | 다결정실리콘막의 에칭방법 | |
KR920020631A (ko) | 반도체 장치의 다결정 실리콘층 식각방법 | |
KR960000227B1 (ko) | 저부게이트 박막트랜지스터 제조방법 | |
KR930024106A (ko) | 반도체 소자의 콘택형성방법 | |
KR970023732A (ko) | 반도체장치의 콘택홀 형성방법 | |
KR970003469A (ko) | 반도체소자의 콘택홀 형성방법 | |
JPS5718362A (en) | Semiconductor device and manufacture thereof | |
JPS5575242A (en) | Method of forming through-hole | |
JPH10321597A (ja) | 半導体構造中にコンタクト孔を形成するための処理方法 | |
KR980005507A (ko) | 반도체장치의 게이트 형성방법 | |
KR960042962A (ko) | 반도체 소자의 금속배선용 콘택홀 형성방법 | |
KR980005525A (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR960026181A (ko) | 플러그 형성방법 | |
KR950024264A (ko) | 반도체장치의 금속배선시 콘택부 형성방법 및 구조 | |
KR940001268A (ko) | 반도체 소자의 자기정렬 콘택형성방법 | |
KR970077692A (ko) | 반도체장치의 게이트 형성방법 | |
KR940001346A (ko) | 반도체 소자분리막 제조방법 | |
KR970052298A (ko) | 반도체소자의 비아콘택 형성방법 | |
KR930020655A (ko) | 박막트랜지스터의 제조방법 | |
KR920003511A (ko) | 스태틱램 셀의 제조방법 | |
KR930005252A (ko) | 박막 트랜지스터의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |