KR890003034A - 개선된 캐패시터 구조를 갖는 반도체 메모리 장치 - Google Patents
개선된 캐패시터 구조를 갖는 반도체 메모리 장치 Download PDFInfo
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Abstract
내용없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도, 제2B도는 본 발며으이 실시예에 따른 메모리 셀과 기준 셀의 평면도 및 단면도. 제 3A도 내지 제3G도는 제2A도, 2B도에 도시된 셀들의 제조공정에 관한 단면도. 제 4도는 본 발명의 또 하나의 실시예에 대한 메모리 셀과 기준 셀의 단면도
Claims (8)
- 반도체기판, 상기 반도체기판상에 형성되고, 상기 반도체기판의 제 1 표면부분을 포함하는 제 1 캐패시터, 상기 제 1 표면부분상에 형성된 제 1 절연층, 상기 제 1 절연상에 형성된 제 1 도전층, 상기 반도체기판상에 형성되고, 상기 반도체기판의 제 2 표면부를 포함하는 제 2 캐패시터, 상기 제 2 표면부상에 형성된 제 2 절연층및, 상기 제 2 절연층상에 형성된 제 2 도전층을 포함하는데, 상기 제 2 표면부는 상기 제 1 표면부와 같은 패턴 및 크기를 가지며, 상기 제 2 절연층은 상기 제 1 절연층보다 더 작은 절연상수를 가짐으로써, 상기 제 2 캐패시터 대 상기 제 1 캐패시터의 캐패시턴스비가 상기 제 2 절연층 대 상기 제 1 절연층의 절연상수비에 따라 거의 결정되는 것을 특징으로 하는 반도체장치
- 제 1 항에 있어서, 각각의 상기 제 1및 2도 전층은 다결정 실리콘으로 구성되는 것을 특징으로 하는 반도체장치
- 제 1 항에 있어서, 상기 제 1 절연층은 실리콘 질화물로 구성되고, 상기 제 2 절연층은 실기콘 이산화물로 구성되는 것을 특징으로 하는 반도체장치
- 제 1 항에 있어서, 각각의상기 제 1 및 2펴면 영역은 상기 반도체기판에 대한 대향도전형의 공핍영역으로 구성되는 것을 특징으로 하는 반도체장치
- 반도체기판, 상기 반도체기판상에 형성되고, 제 1 트랜지스터 및, 상기 반도체기판의 제 1 표면 부분을 포함한 제 1 캐패시터의 직렬 접속부를 포함하는 각각의 다수 메모리셀, 상기 제 1 표면 부분상에 형성된 제 1 절연층, 상기 제 1 절연층상에 형성된 제 1 도전층, 상기 반도체기판상에 형성되고, 제 2 트랜지스터 및, 상기 반도체기판의 제 2 표면 부분을 포함한 제 2 캐패시터의 직렬접속부를 포함하는 각각의 다수 기준셀과, 상기 제 2 표면 부분 및 제 2 도전층상에 형성된 제 2 절연층을 포함하는데, 상기 제 2 표면 부분 및 상기 제 1 표면 부분은 거의 같은 패턴으로 형성되고, 상기 제 2 절연층의 절연상수는 상기 제 1 절연층의 상수보다 작으며, 상기 제 2 캐패시터의 캐패시턴스는 상기 제 1 캐패시터의 캐패시턴스 보다 작은 것을 특징으로 하는 반도체장치
- 제 5 항에 있어서, 상기 제 1 절연층은 실리콘 질화물로 구성되고, 상기 제 2 절연층은 실리콘 이산화물로 구성되는 것을 특징으로 하는 반도체장치
- 제 5 항에 있어서, 각각의 상기 제1 및 2도 전층은 다결정실리콘으로 구성되는 것을 특징으로 하는 반도체장치
- 제 5 항에 있어서, 상기 제 1 표면부분 및 상기 제 2 표면부분을 상기 반도체기판내에 형성된 트렌치형 영역인 것을 특징으로 하는 반도체장치※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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