KR870006671A - 바이플러 더블메탈 공정에서의 제이금속층에 슬릿홀의 형성방법 - Google Patents
바이플러 더블메탈 공정에서의 제이금속층에 슬릿홀의 형성방법 Download PDFInfo
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 방법에 의하여 제조한 반도체소자의 종단면도.
제2도는 본 발명의 방법에 의하여 제조한 반도체소자의 평면도
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘층 2 : 산화물층
3 : 제일금속층 4 : 절연층
5 : 제이금속층 6 : PIQ 또는 PECVD 산화물
7 : 슬릿홀 8 : 통공(thru hole)
Claims (1)
- 실리콘기층(1)에 산화물층(2)을 형성하고 이에 제일금속을 증착시킨 다음 제일금속 포토마스킹을 행하여 제일금속층(3)을 형성하고 다시 제일 PIQ 혹은 PECVD 산화물을 증착시켜 제일 금속과 제2금속의 절연층(4)을 형성한 다음 통공 포토마스킹(8)을 시행하여 제일금속과 제이금속을 부분적으로 접촉시킨 후 그 위에 제이금속을 증착시키고 이에 제이금속 포토마스킹을 실시하여 제이금속층(5)을 형성함과 동시에 제일금속과 부분적으로 접촉시킨 다음 제이금속 PIQ 혹은 PECVD 산화물(6)을 증착시켜 표면을 안정화시키는 IC소자 제조공정에 있어서 제이 금속층(5)의 형성과정에서 제이금속층(5)의 내부에 슬릿홀(7)을 형성함을 특징으로 하는 바이폴러 더블메탈 공정에서의 제이금속층에 슬릿홀의 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR1019850009845A KR880001955B1 (ko) | 1985-12-27 | 1985-12-27 | 바이폴러 더블메탈 공정에서의 제이금속층에 슬릿홀의 형성방법 |
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Publications (2)
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KR880001955B1 KR880001955B1 (ko) | 1988-10-04 |
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KR (1) | KR880001955B1 (ko) |
-
1985
- 1985-12-27 KR KR1019850009845A patent/KR880001955B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
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KR880001955B1 (ko) | 1988-10-04 |
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