KR850005170A - 반도체 장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도, 제3도는 각각 본 발명의 다른 실시예를 도시한 도면.
제6도A 내지 제6도F는 제2도에 도시된 구조의 CMOS의 제조 과정을 도시한 공정도.
제7도는 본 발명의 효과를 표시한 곡선도.
Claims (18)
- 제1도 전형을 가진 반도체 기판의 표면 영역 내에 형성된 제1도전형층 및 상기 제1도전형 층에 인접해서 형성된 제2도전형층과, 상기 제1도 전형층의 표면 영역 내에 형성된 제2도전형 영역을 구비한 제1의 절연 게이트형 전계 트랜지스터와 상기 제2도전형층의 표면 영역내에 형성된 제1도전형 영역을 예를들면 제2의 절연게이트형 전계효과 트랜지스터와, 상기 제1도전형층과, 상기 제2도전형층의 경계부에는 상기 반도체 기판의 표면에서 내부로 향해서 형성된 홈을 가지며, 상기 홈의 저면에서는, 절연막이 형성되어 있지 않고, 홈의 측면에만 절연막이 형성되고, 상기 홈 내지 도전성 물질에 의해서 충진되어 있고, 상기도전성 물질이 , 홈 저면에 있어서, 제1도전형의 반도에 기판과 접촉하고 있는 반도체 장치.
- 특허청구의 범위 제1항에 있어서, 상기 제1도전형 반도체 기판은, N형 혹은 P형 반도체기판이며, 상기 홈은 상기 제1 및 제2도전형층을 관통해서 상기 제1도전형 반도체 기판에 접하고, 또한 상기 홈의 지부는, 상기 반도체 기판 내부에 형성된 제2도전형 영역과 접하고 있다.
- 특허청구의 범위 제2항에 있어서, 상기 홈 내의 도전성 물질은 접지 단자와 접속되어 있다.
- 특허청구의 범위 제2항에 있어서, 상기 홈 내의 도전성 물질은, 불순물을 다량으로 함유하는 다결정 실리콘, 고융점 금속및 고융점 금속의 실리싸이드에서 선택된다.
- 특허청구의 범위 제2항에 있어서, 상기 홈의 측면위에 형성된 절연막은, 2산화실리콘 또는 질화 실리콘의 단층막 혹은 양자의 적층막이다.
- 특허청구의 범위 제1항에 있어서, 상기 제1 및 제2도전형층은 제1도전형 반도체 기판위에 형성된 제1도전형 에피택셜층의 표면영역 내에 형성되어 있다.
- 특허청구의 범위 제6항에 있어서, 상기 홈의 저부는 상기 에피택셜 층내에 형성된 제2도전형 영역에 접하고 있다.
- 특허청구의 범위 제7항에 있어서, 상기 홈 내의 도전성 물질은 접지 단자와 접속되어 있다.
- 특허청구의 범위 제7항에 있어서, 상기 홈내의 도전성 물질은, 불순물을 다량으로 포함하는 다 결정 실리콘, 고융점 금속 및 고융점 금속의 실리싸이드에서 선택된다.
- 특허청구의 범위 제7항에 있어서, 상기 홈의 측면위에 형성되는 절연막은, 2산화 실리콘 또는 질화산 실리콘의 단층막 혹은 양자의 적층막이다.
- 특허청구의 범위 제7항에 있어서, 상기 제2도전형 영역은, 상기 제1도전형 기판에 접하고 있다.
- 특허청구의 범위 제11항에 있어서, 상기 홈 내의 도전성 물질은 접지 단자와 접속되어 있다.
- 특허청구의 범위 제11항에 있어서, 상기 홈내의 도전성 물질은, 불순물을 다량으로 함유한 다결정실리콘, 고융점 금속 및 고융점 금속의 실리싸이드에서 선택된다.
- 특허청구의 범위 제11항에 있어서, 상기 홈의 측면 위에 형서되는 절연막은 2산화 실리콘 또는 질화실리콘의 단층막 혹은 양자의 적층막이다.
- 특허청구의 범위 제6항에 있어서, 상기 홈의 저부는 상기 제1도전형 반도체 기판에 접하고 있다.
- 특허청구의 범위 제15항에 있어서, 상기 홈 내의 도전성 물질은 접지 단자에 접속되여 있다.
- 틀허청구의 범위 제15항에 있어서, 상기 홈 내의 도전성 물질은, 불순물을 다량으로 함유하는 다결정 실리콘, 고융점 금속 및 고융점 금속의 실리싸이드에서 선택된다.
- 특허청구의 범위 제15항에 있어서, 상기 홈의 측면 위에 형성되는 절연막은, 2산화 실리콘 또는 질화실리콘의 단층막 혹은 양자의 적층막이다.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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