KR20240012567A - 전자부품의 제조 방법 및 페이스트 도포 장치 - Google Patents

전자부품의 제조 방법 및 페이스트 도포 장치 Download PDF

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Abstract

페이스트 도포 장치(10)는 제1 딥층 형성부(20)와, 제1 딥층 형성부와의 거리(D)가 가변인 제2 딥층 형성부(30)를 가진다. 제1 딥층 형성부는 도전성 페이스트의 딥층(102)이 형성되는 N개의 관통 구멍(22)을 포함한다. N개의 관통 구멍 각각이, 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트(102B)가 딥층(102)과 이어진 상태에 있을 때에, 단부(2)에 도포된 도전성 페이스트(102B) 중 여분의 페이스트를 긁어내어 제거하는 제1 개구단(23)을 포함한다. 제2 딥층 형성부(30)에는 N개의 관통 구멍(22) 각각의 제2 개구단(24)을 통해 딥층(102)과 이어지는 도전성 페이스트 풀(101)이 배치된다.

Description

전자부품의 제조 방법 및 페이스트 도포 장치
본 발명은 전자부품의 제조 방법 및 페이스트 도포 장치 등에 관한 것이다.
적층 세라믹 콘덴서, 인덕터, 서미스터 등의 전자부품 본체의 단면(端面)에는 도전성 페이스트층을 딥 도포하여 전자부품 본체에 외부전극을 형성한다. 딥 도포된 그대로의 도전성 페이스트층의 막 두께는 균일화되지 않는다. 따라서, 도전성 페이스트가 딥 도포된 전자부품 본체를 정반면(定盤面)에 형성된 딥층으로부터 끌어 올린 후에, 전자부품 본체의 단부(端部)에 형성된 도전성 페이스트층을 딥층이 제거된 정반면에 접촉시키는 것도 제안되고 있다(특허문헌 1). 이 공정은 전자부품 본체 측의 여분의 도전성 페이스트를 정반에 의해 닦아내기 때문에 블롯(blot) 공정이라고 칭해진다. 이 블롯 공정의 실시에 의해 전자부품 본체의 단부에 거의 균일한 도전성 페이스트층이 형성되는 것이 기대된다.
일본 공개특허공보 특개소63-45813호
그러나 블롯 공정을 실시해도 정반으로부터 전자부품 본체를 끌어 올리면, 전자부품 본체의 도전성 페이스트층은 정반에 전사(轉寫)된 도전성 페이스트의 표면 장력에 의해 정반 측으로 끌어 당겨진다. 또한, 정반 상의 도전성 페이스트와 전자부품 본체의 도전성 페이스트가 이어지는 코브웨빙(cobwebbing) 현상도 생긴다. 이와 같은 현상에 기인하여, 전자부품 본체의 외부전극은 단면의 중심 부근을 덮는 부분은 두껍고 둘레 가장자리 부근을 덮는 부분은 얇아지는 경향이 있다.
이와 같은 외부전극은 외부전극의 표면의 평탄성을 저해하는 데다가 외부전극의 막 두께의 불균일을 발생시킨다. 또한, 정반에 전사된 도전성 페이스트의 표면 장력에 의해, 특히 전자부품 본체의 단면과 측면의 코너부에서 도전성 페이스트층이 정반 측으로 이동하여 코너부의 막 두께가 얇아진다. 이와 같은 외부전극을 가지는 전자부품을 기판에 솔더링하면 솔더링 품질이 불안정해진다.
또한, 정반을 이용하여 딥 도포 공정과 블롯 공정을 실시하기 위해서는 딥 도포 후에 정반 상의 도전성 페이스트를 제거하고, 그 후에 다시 전자부품을 정반과 접촉시키고 그 후 정반으로부터 떼어놓아야 한다.
본 발명의 몇 가지 양태는 전자부품 본체의 단부에 형성되는 외부전극의 형상을 개선할 수 있고, 또한 공정시간을 단축할 수 있는 전자부품의 제조 방법 및 페이스트 도포 장치를 제공하는 것을 목적으로 한다.
(1) 본 발명의 한 양태는,
제1 방향을 따라 배열된 N(N은 2 이상의 정수)개의 전자부품 본체 각각의 단부에 도전성 페이스트를 도포하여 전자부품을 제조하는 방법에 있어서,
딥층 형성부의 N개의 구멍 각각에 상기 도전성 페이스트의 딥층을 형성하는 제1 공정과,
상기 N개의 전자부품 본체를 상기 딥층 형성부에 대하여 상대적으로 상기 딥층 형성부의 주면(主面)과 교차하는 제2 방향으로 이동시켜서 상기 단부를 상기 N개의 구멍 각각의 제1 개구단을 통해 상기 딥층에 침지시키는 제2 공정과,
상기 N개의 전자부품 본체를 상기 딥층 형성부에 대하여 상대적으로 상기 제2 방향과는 반대 방향의 제3 방향으로 이동시켜서 상기 단부를 상기 제1 개구단 밖으로 퇴피시키는 제3 공정과,
상기 단부에 도포된 상기 도전성 페이스트가 상기 딥층과 이어진 상태에 있을 때에, 상기 N개의 전자부품 본체를 상기 딥층 형성부에 대하여 상대적으로 상기 제1 방향과 평행하게 이동시켜서 상기 단부에 도포된 상기 도전성 페이스트 중 여분의 페이스트를 상기 제1 개구단에 의해 긁어내어 제거하는 제4 공정을 가지는 전자부품의 제조 방법에 관한 것이다.
본 발명의 한 양태에서는 제1 공정 및 제2 공정의 실시에 의해 N개의 전자부품 본체의 단부가 딥층에 침지되고, 제3 공정의 실시에 의해 상기 단부가 딥층으로부터 끌어 올려지고, 제4 공정의 실시에 의해 전자부품 본체의 단부에 도포된 도전성 페이스트 중 여분의 페이스트가 긁혀서 제거된다. 그로써, 전자부품 본체의 단부에 도포된 도전성 페이스트가 정형(整形)된다.
특히, 제4 공정에 의해 상기 단부에 도포된 도전성 페이스트 중 여분의 페이스트가 긁혀서 제거됨과 동시에, 상기 단부에 도포되어 있던 도전성 페이스트가 딥층으로부터 강제적으로 절단된다. 그로써, 전자부품 본체의 측면이나, 측면과 단면을 잇는 모서리부에서 도전성 페이스트의 충분한 막 두께가 확보된다(WO2021/181548 A1도 참조할 것).
종래의 블롯 공정은 전자부품 본체의 단부에 도포된 도전성 페이스트층을, 딥층이 제거된 후의 예를 들면 정반에 접촉시켜 정형하고 있었다. 즉 종래의 블롯 공정에서는 정반 상의 딥층이 제거되는 것을 기다릴 필요가 있는 것에 비해, 딥층 형성부의 딥층이 제거되는 것을 기다리지 않고 페이스트 제거를 실시할 수 있는 본 발명의 한 양태에서는 공정 시간이 단축된다.
또한, 본 발명의 한 양태에서는 N개의 전자부품 본체와 딥층 형성부의 상대적인 이동만으로 제2~제4 공정을 실시할 수 있으므로, 본 발명 방법의 실시에 이용되는 페이스트 도포 장치의 구조가 간이화된다.
(2) 본 발명의 한 양태(1)에서는 상기 제4 공정은 상기 제2 방향 및 상기 제3 방향이 연직 방향과 평행인 경우, 상기 N개의 구멍 각각에 형성되어 있는 상기 딥층의 윗면이 상기 제1 개구단의 높이 위치보다도 내려가 있을 때에 실시되는 것이 바람직하다. 이렇게 하면, 전자부품 본체의 단부에 남은 도전성 페이스트와 딥층 사이를 연결하는 코브웨빙을 강제적으로 절단할 수 있다. 또한 제1 개구단의 에지를, 딥층에 파묻히지 않고 노출시킬 수 있다. 한편, 딥층의 윗면은 제1 공정의 종료 시점에 제1 개구단의 높이 위치보다 낮추어 두어도 된다.
(3) 본 발명의 한 양태(2)에서는 상기 N개의 구멍은 상기 제1 개구단과 반대 측에 제2 개구단을 가지는 관통 구멍으로 할 수 있다. 이 경우, 상기 제1 공정에서는 상기 N개의 관통 구멍 각각에 형성되는 상기 딥층의 윗면이 상기 제1 개구단과 플랫한 반면, 상기 제4 공정 전에 상기 제2 개구단을 통해 상기 도전성 페이스트를 배출시켜 상기 딥층의 윗면을 상기 제1 개구단의 높이 위치보다 낮추는 공정을 더 가지고 있어도 된다. 이와 같이 N개의 구멍 각각을 관통 구멍으로 함으로써 제2 개구단을 이용하여 딥층 윗면의 위치를 조정할 수 있다.
(4) 본 발명의 한 양태(3)에서는 상기 딥층 형성부를 제1 딥층 형성부로 했을 때, 평면에서 봤을 때 상기 제1 딥층 형성부에 겹쳐서 배치되고 상기 제1 딥층 형성부와의 거리가 가변인 제2 딥층 형성부가 더 준비되어도 된다. 이 경우, 상기 제2 딥층 형성부에는 상기 N개의 관통 구멍 각각의 상기 제1 개구단과는 반대 측의 제2 개구단을 통해 상기 딥층과 이어지는 도전성 페이스트 풀(pool)이 배치된다. 그리고 상기 제4 공정 전에 상기 제1 딥층 형성부에 대하여 상대적으로 상기 제2 딥층 형성부를 상기 제2 방향으로 이동시킬 수 있다. 제2 딥층 형성부 상의 도전성 페이스트 풀은 제2 개구단을 통해 각 관통 구멍의 딥층과 이어져 있으므로, 제1 딥층 형성부에 대한 제2 딥층 형성부의 상대적 위치에 의존하여 딥층 윗면의 높이 위치를 조정할 수 있다. 이렇게 하여 제4 공정 전에 딥층의 윗면을 제1 개구단의 높이 위치보다 낮출 수 있다.
(5) 본 발명의 한 양태(3) 또는 (4)에서는 상기 제1 공정은 상기 제1 개구단을 통해 상기 N개의 관통 구멍 각각에 상기 도전성 페이스트를 공급하는 공정과, 그 후에 상기 딥층 형성부의 윗면에 잔존하는 상기 도전성 페이스트를 긁어내는 공정을 포함할 수 있다. 이렇게 하면 N개의 관통 구멍 각각에 형성되는 딥층의 윗면이 제1 개구단과 플랫해진다.
(6) 본 발명의 한 양태(1)~(5)에서는 상기 전자부품 본체는 N×M(M은 2 이상의 정수)개 준비할 수 있다. 이 경우, 상기 N개의 관통 구멍은 상기 제1 방향과 직교하는 방향을 길이 방향으로 하여 상기 M개의 전자부품 본체가 감입 가능한 상기 길이 방향의 길이를 각각 가지는 N개의 슬릿으로 할 수 있다. 그리고 상기 제4 공정은 상기 N×M개의 전자부품 본체 각각의 상기 단부에 도포된 상기 여분의 페이스트를 상기 N개의 슬릿 각각의 상기 제1 개구단에 의해 제거할 수 있다. 이렇게 하여 N×M개의 전자부품 본체에 대하여 동시에 처리할 수 있다.
(7) 본 발명의 다른 양태는,
N(N은 2 이상의 정수)개의 전자부품 본체 각각의 단부에 도전성 페이스트를 도포하는 페이스트 도포 장치로서,
제1 딥층 형성부와,
평면에서 봤을 때 상기 제1 딥층 형성부에 겹쳐서 배치되고 상기 제1 딥층 형성부와의 거리가 가변인 제2 딥층 형성부를 가지며,
상기 제1 딥층 형성부는 제1 평판과, 상기 제1 평판의 두께 방향으로 관통되고 상기 도전성 페이스트의 딥층이 형성되는 N개의 관통 구멍을 포함하며,
상기 N개의 관통 구멍 각각이,
상기 단부에 도포된 상기 도전성 페이스트가 상기 딥층과 이어진 상태에 있을 때에, 상기 단부에 도포된 상기 도전성 페이스트 중 여분의 페이스트를 긁어내어 제거하는 제1 개구단과,
상기 제1 개구단과는 반대 측의 제2 개구단을 포함하고,
상기 제2 딥층 형성부는 상기 제1 평판과 평행한 제2 평판을 포함하며, 상기 제2 평판 상에는 상기 N개의 관통 구멍 각각의 상기 제2 개구단을 통해 상기 딥층과 이어지는 도전성 페이스트 풀이 배치되는 페이스트 도포 장치에 관한 것이다.
본 발명의 다른 양태(7)의 페이스트 도포 장치를 이용하면 본 발명의 한 양태(4)에 따른 전자부품의 제조 방법을 적절하게 실시할 수 있다.
(8) 본 발명의 다른 양태(7)에서는 상기 제2 평판은 상기 도전성 페이스트 풀이 수용되는 오목부를 포함할 수 있다. 이렇게 하면, 본 발명의 한 양태(4)의 제4 공정의 전 공정에서 상기 제1 딥층 형성부에 대하여 상대적으로 상기 제2 딥층 형성부를 상기 제2 방향으로 이동시키면, 제2 개구단에서 배출되는 도전성 페이스트가 제2 딥층 형성부의 오목부 내로 이동된다. 이렇게 하여 도전성 페이스트가 제2 딥층 형성부 상의 의도하지 않은 영역으로 이동하는 것을 막을 수 있다.
(9) 본 발명의 다른 양태(7) 또는 (8)에서는 상기 페이스트 도포 장치는 N×M(M은 2 이상의 정수)개의 전자부품 본체 각각의 단부에 상기 도전성 페이스트를 도포하는 것이며, 상기 N개의 관통 구멍은 상기 M개의 전자부품 본체가 감입 가능한 길이 방향의 길이를 각각 가지는 N개의 슬릿으로 할 수 있다. 이렇게 하면 본 발명의 한 양태(6)에 따른 전자부품의 제조 방법을 적절히 실시할 수 있다.
도 1은 본 발명에 따른 전자부품의 제조 방법에 이용되는 전자부품 본체와 도전성 페이스트층의 딥층을 개략적으로 나타내는 도면이다.
도 2는 기본 원리에 따른 페이스트 도포 방법의 침지 공정을 나타내는 도면이다.
도 3은 기본 원리에 따른 페이스트 도포 방법의 퇴피 공정을 나타내는 도면이다.
도 4는 기본 원리에 따른 페이스트 도포 방법의 코브웨빙 절단/페이스트 제거 공정을 나타내는 도면이다.
도 5는 본 발명의 한 실시형태에 따른 페이스트 도포 장치의 단면도이다.
도 6은 도 1의 페이스트 도포 장치의 단면도의 평면도이다.
도 7은 복수개의 전자부품 본체를 유지하는 지그(jig)의 정면도이다.
도 8은 본 발명의 한 실시형태에 따른 전자부품의 제조 방법(페이스트 도포 방법) 전에 실시되는 프리브레스 공정을 나타내는 도면이다.
도 9는 페이스트 도포 방법의 제1 공정의 전반을 나타내는 도면이다.
도 10은 제1 공정의 후반을 나타내는 도면이다.
도 11은 제1 공정이 종료된 상태를 나타내는 도면이다.
도 12는 제2 공정을 나타내는 도면이다.
도 13은 제2 공정을 확대하여 나타내는 도면이다.
도 14는 제3 공정과, 딥층의 윗면을 제1 개구단의 높이 위치보다 낮추는 공정을 나타내는 도면이다.
도 15는 도 10에 나타내는 공정의 종료 후이며, 제4 공정 실시 전 상태를 나타내는 도면이다.
도 16은 제4 공정의 종료 후의 상태를 나타내는 도면이다.
도 17은 제4 공정의 종료 후의 상태를 확대하여 나타내는 도면이다.
도 18은 제2 공정 변형예를 나타내는 도면이다.
도 19는 제1 공정 변형예를 나타내는 도면이다.
이하의 개시에서, 제시된 주제의 다른 특징을 실시하기 위한 많은 다른 실시형태나 실시예를 제공한다. 물론 이들은 단순한 예이며, 한정적인 것을 의도하는 것은 아니다. 또한, 본 개시에서는 다양한 예에서 참조 번호 및/또는 문자를 반복하고 있는 경우가 있다. 이와 같이 반복하는 것은 간결 명료하게 하기 위함이며, 그 자체가 다양한 실시형태 및/또는 설명되어 있는 구성 사이에 관계가 있는 것을 필요로 하는 것은 아니다. 또한, 제1 요소가 제2 요소에 "접속되어 있다" 또는 "연결되어 있다"라고 기술할 때, 그와 같은 기술은 제1 요소와 제2 요소가 일체적인 것, 혹은 제1 요소와 제2 요소가 서로 직접적으로 접속 또는 연결되어 있는 실시형태를 포함함과 함께, 제1 요소와 제2 요소가, 그 사이에 개재하는 1개 이상의 다른 요소를 가지고 서로 간접적으로 접속 또는 연결되어 있는 실시형태도 포함한다. 또한, 제1 요소가 제2 요소에 대하여 "이동한다"라고 기술할 때, 그와 같은 기술은 제1 요소 및 제2 요소 중 적어도 하나가 다른 하나에 대하여 이동하는 상대적인 이동의 실시형태를 포함한다.
1. 페이스트 도포 방법의 기본 원리
도 1에 단부(2)를 가지는 전자부품 본체(1)와, 딥층 형성부, 예를 들면 정반(5)의 주면(5A) 상에 균일 두께로 형성된 도전성 페이스트의 딥층(3)을 모식적으로 나타낸다. 단부(2)는 단면(2A)과 그것에 이어지는 측면(2B)과, 단면(2A)과 측면(2B) 사이의 모서리부(2C)를 포함한다. 전자부품 본체(1)의 단부(2)에 전극을 형성하여 전자부품을 제조하는 전자부품의 제조 방법의 기본 원리는 본원 출원인에 의한 WO2021/181548 A1에 기재되고, 이하에 설명하는 기본 공정을 적어도 포함한다.
도 2~도 4는 설명을 알기 쉽게 하기 위해, 도면 중의 일부의 부재는 치수가 과장되어 그려져 있고, 예를 들면 딥층(3)이나 도전성 페이스트(4) 및 전자부품 본체(1)의 단부에 도포된 도전성 페이스트층(4B)의 치수나 형상은 다른 부재의 치수나 형상과 비교하여 확대되어 있다.
1.1. 침지 공정
도 2에 나타내는 바와 같이, 전자부품 본체(1)를 정반(5)(딥층(3))에 대하여 상대적으로 정반(5)의 주면(5A)과 교차하는 방향, 예를 들면 주면(5A)의 법선방향(도 2의 연직 방향)과 평행한 제2 방향(A)(Z-방향)으로 이동시킨다. 이렇게 하여, 전자부품 본체(1)의 단부(2)를 딥층(3)에 침지시킨다. 도 2에서는 전자부품 본체(1)를 제2 방향(Z-방향)으로 하강시키고 있는데, 정반(5)을 제2 방향(Z+방향)으로 상승시켜도 되고, 전자부품 본체(1) 및 정반(5) 쌍방을 양자가 서로 멀어지는 제2 방향으로 이동시켜도 된다.
1.2. 퇴피 공정
그 후, 도 3에 나타내는 공정에서는 전자부품 본체(1)와 딥층(3)을 상대적으로 제2 방향(A)과는 역방향이 되는 제3 방향(B)(Z+방향)으로 이동시켜서 전자부품 본체(1)의 단부(2)를 딥층(3)으로부터 퇴피시킨다. 그로써, 전자부품 본체(1)의 단부(2)에 도전성 페이스트(4)가 도포되어서 형성된다. 도 3에서는 전자부품 본체(1)를 제3 방향(Z+방향)으로 상승시키고 있는데, 정반(5)을 제3 방향(Z-방향)으로 하강시켜도 되고, 전자부품 본체(1) 및 정반(5) 쌍방을 양자가 서로 멀어지는 제3 방향으로 이동시켜도 된다.
1.3. 코브웨빙 절단 및 페이스트 제거 공정
그 후 도 4에 나타내는 공정에서는 전자부품 본체(1)의 단면(2A)에 도포된 도전성 페이스트(4)로부터, 파선(4A)보다 하방의 여분의 페이스트재(이후, 여분의 페이스트재(4A)라고 칭함)를 페이스트 제거 부재, 예를 들면 선재(6)에 의해 제거하여 전자부품 본체(1)의 단부(2)에 도전성 페이스트층(4B)을 형성한다. 페이스트 제거 부재(6)는 상대적인 접촉 이동에 의해 여분의 페이스트재(4A)를 긁어낼 수 있는 부재이면 된다. 한편, 도 4에서는 페이스트 제거 부재(6)를 제1 방향(C)(X+방향)으로 수평 이동시키고 있는데, 전자부품 본체(1)를 제1 방향(X-방향)으로 수평 이동시켜도 되고, 전자부품 본체(1) 및 페이스트 제거 부재(6) 쌍방을 양자가 서로 역방향인 제1 방향으로 이동시켜도 된다.
여기서 도 4에 나타내는 공정은 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트(4)가 정반(5) 상의 딥층(3)과 이어진 상태, 즉 페이스트(3, 4) 사이가 코브웨빙(3A)으로 이어져 있는 상태에 있을 때에 실시된다. 도 1에 나타내는 전자부품 본체(1)의 단면(2A), 측면(2B) 및 모서리부(2C)의 막 두께는 도 3의 공정을 계속함으로써 코브웨빙(3A)이 길어질수록 얇아져서, 도 3의 공정을 계속함으로써 최종적으로 코브웨빙(3A)이 자연스럽게 잘라질 때에 가장 얇아진다. 왜냐하면 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트(4)가 제3 공정 중에 코브웨빙(3A)으로 끌어 당겨져서, 코브웨빙(3A)으로 이동하여 흡수되기 때문이다.
2. 페이스트 도포 장치
도 5 및 도 6은 상기 기본 원리에 따른 본 발명의 한 실시형태인 페이스트 도포 장치(10)를 개략적으로 나타낸다. 페이스트 도포 장치(10)는 도 1~도 4에 나타내는 정반(5)과 도 4에 나타내는 페이스트 제거 부재(6) 대신에 페이스트층 형성부(20)(제1 딥층 형성부라고도 함)를 가진다. 페이스트층 형성부(20)는 도 5의 X-Z절단면에 나타내는 바와 같이, 제1 평판(21)과 X방향(제1 방향)으로 배열되는 N(N은 2 이상의 정수)개의 전자부품 본체(1)를 삽입 통과할 수 있는 적어도 N개의 구멍(22)(22-1~22-N)을 가진다. 본 실시형태에서는 N개의 구멍(22) 각각은 예를 들면 제1 평판(21)의 두께 방향으로 관통하는 관통 구멍으로 할 수 있다. 관통 구멍(22) 각각은 제1 개구단(23)과 제2 개구단(24)을 가진다. 도 6의 X-Y평면에서는 N개의 관통 구멍(22)은 Y방향을 길이 방향으로 하는 슬릿으로 할 수 있다. 이 경우, N개의 슬릿(22) 각각에는 M(M은 2 이상의 정수)개의 전자부품 본체(1)를 삽입 통과할 수 있는 길이를 가진다. 따라서, 페이스트 도포 장치(10)는 N×M개의 전자부품 본체(1)의 단부(2)에 동시에 페이스트층(4B)(도 4 참조)을 형성하는 것이다.
본 실시형태에서는 페이스트 도포 장치(10)는 도 6에 나타내는 바와 같이, 평면에서 봤을 때 제1 딥층 형성부(20)에 겹쳐서 배치되고, 제1 딥층 형성부(20)와의 거리(D)(도 5 참조)가 가변인 제2 딥층 형성부(30)를 더 가질 수 있다. 제2 딥층 형성부(30)는 도 6에 나타내는 바와 같이 제2 평판(31)을 가진다. 제2 평판(31)은 제1 딥층 형성부(20)의 제2 개구단(24)과 연통하는 오목부(32)를 가지고 있어도 된다.
페이스트 도포 장치(10)는 도 7에 나타내는 바와 같이, 예를 들면 N×M개의 전자부품 본체(1)를 유지하는 지그(40)를 가질 수 있다. 지그(40)는 예를 들면 강성이 있는 기재(41)와, 기재(41)에 유지되어 연화 및 경화 가능한 평판 재료(42)를 포함할 수 있다. 연화와 경화로 상변화되는 평판 재료(42)로서, 열가소성 수지(열가소성 접착제), 열경화성 수지, 열가소성 엘라스토머, 열경화성 엘라스토머 등을 이용할 수 있다. 또한, 이들 수지 또는 엘라스토머 중 특히 형상 기억 수지나, 연화 및 경화 가능한 자극 응답성 재료(겔, 수지, 엘라스토머 등) 등을 이용할 수 있다. 전자부품 본체(1)를 평판 재료(42)에 접착하기 위해 평판 재료(42) 자체가 접착성을 가지지 않는 경우에는 접착층이 추가된다. 이 지그(40)에 대해서는 본원 출원인에 의한 일본 특허출원 2020-66738에 기재되어 있다.
도 8은 페이스트 도포 공정의 전 공정인 프리프레스 공정을 나타내고 있다. 지그(40)를 정반(50)에 대하여 상대적으로 강하시켜서 전자부품 본체(1)의 단면(2A)이 정반(50)과 접촉된다. 이 때, 평판 재료(42)는 연화 상태이므로 N×M개의 전자부품 본체(1) 각각의 단면(2A)의 위치를 가지런히 할 수 있다. 그 후 평판 재료(42)가 경화되므로 지그(40)는 단면(2A)의 위치를 가지런히 한 상태에서 N×M개의 전자부품 본체(1)를 유지할 수 있다. 이 프리프레스 공정에 대해서도 본원 출원인에 의한 일본 특허출원 2020-66738에 기재되어 있다.
3. 페이스트 도포 공정
다음으로, 도 5에 나타내는 페이스트 도포 장치(10)를 이용한 페이스트 도포 공정에 대해 도 9~도 17을 이용하여 설명한다.
3.1. 딥층 형성 공정(제1 공정)
도 9~도 11은 딥층 형성 공정을 나타내고 있다. 도 9에서 제1 딥층 형성부(20)와 제2 딥층 형성부(30)는 예를 들면 밀접한 상태(도 5의 거리(D)=0)가 된다. 도 9에 나타내는 바와 같이, 예를 들면 제1 개구단(23)에서 관통 구멍(22)을 지나 오목부(32) 내를 향하여 도전성 페이스트재(100)가 공급된다. 도 10에 나타내는 바와 같이, 제2 딥층 형성부(30)의 오목부(32)에는 페이스트 풀(101)이, 관통 구멍(22) 내에는 딥층(102)이, 제1 딥층 형성부(20)의 윗면에는 과잉 페이스트재(103)가 존재한다. 과잉 페이스트재(103)는 예를 들면 스퀴지(60)에 의해 제1 딥층 형성부(20)의 윗면에서 제거되고(도 10), 페이스트 풀(101) 및 딥층(102)만 남겨진다(도 11). 페이스트 풀(101) 및 딥층(102)은 제2 개구단(24)의 위치에서 이어져 있다. 또한, 본 실시형태의 제1 공정에서는 N개의 관통 구멍(22) 각각에 형성되는 딥층(102)의 윗면(102A)이 제1 개구단(23)과 플랫해진다.
3.2. 침지 공정(제2 공정)
도 12에 나타내는 바와 같이, N×M개의 전자부품 본체(1)를 유지한 지그(40)를 상대적으로 제1 딥층 형성부(20)에 가까워지는 제2 방향(A)(예를 들면 Z-방향)으로 이동시킨다. 그로써, N×M개의 전자부품 본체(1)의 단부(2)가 N개의 슬릿(22) 각각의 제1 개구단(23)을 통해 딥층(102)에 침지된다. 이 때, 도 13에 확대하여 나타내는 바와 같이, 전자부품 본체(1)의 단면(2A)은 딥층(102)의 윗면보다 낮은 위치가 된다.
3.3. 퇴피 공정(제3 공정) 및 딥층의 위치 조정 공정
도 14에 나타내는 바와 같이, N×M개의 전자부품 본체(1)를 유지한 지그(40)를 상대적으로 제1 딥층 형성부(20)에서 멀어지는 제3 방향(B)(예를 들면 Z+방향)으로 이동시킨다. 그로써, 도 15에 확대하여 나타내는 바와 같이, N×M개의 전자부품 본체(1)의 단부(2)가 관통 구멍(22)의 제1 개구단(23) 밖으로 퇴피한다. 바꾸어 말하면 N×M개의 전자부품 본체(1)의 단면(2A)이 제1 개구단(23) 밖으로 퇴피한다.
본 실시형태에서는 후술할 제4 공정보다 적어도 전에, 딥층(102)의 위치 조정 공정을 실시하고 있다. 그렇기 때문에, 도 14에 나타내는 바와 같이, 제1 딥층 형성부(20)와 제2 딥층 형성부(30)의 거리(D)가 D＞0이 되도록, 예를 들면 제2 딥층 형성부(30)를 제2 딥층 형성부(30)의 주면과 교차하는 제2 방향(A)(예를 들면 Z-방향)으로 이동시킨다. 이렇게 하면, N개의 관통 구멍(22) 각각에 형성되는 딥층(102)의 윗면(102A)은 제1 개구단(23)의 위치보다 낮아진다. 왜냐하면 딥층(102)과 이어진 페이스트 풀(101)이 강하됨으로써 딥층(102)도 강하되기 때문이다. 딥층(102)의 윗면(102A)이 제1 개구단(23)의 위치보다 낮아지기 때문에 제1 개구단(23)이 노출된다.
이렇게 하여 도 15에 나타내는 바와 같이, 딥층(102)에 침지되어 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트(102B)가 h1만큼 상승되고 딥층(102)이 h2만큼 강하된다. 그 때문에 전자부품 본체(1)의 단면(2A)은 딥층(102)의 윗면(102A)에서 (h1+h2)만큼 멀어지지만, 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트(102B)와 딥층(102)은 코브웨빙(102C)으로 이어진 상태가 된다. 이 상태는 도 3에 나타내는 바와 같이, 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트(4)와 딥층(3)은 코브웨빙(3A)으로 이어진 상태와 동일하다. 한편, 도 15에 나타내는 높이(h1)는 도 1에 나타내는 전자부품 본체(1)의 단면(2A)에 형성되는 도전성 페이스트층(4B)(도 17)의 두께에 따라 정해진다. 한편, 도 15에 나타내는 높이(h2)는 코브웨빙(102C)에 요구되는 길이에 따라 적절히 설정할 수 있다.
3.4. 코브웨빙 절단 및 페이스트 제거 공정(제4 공정)
제4 공정은 도 15에 나타내는 바와 같이, 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트(102B)가 딥층(102)과 코브웨빙(102C)을 통해 이어된 상태에 있을 때에 실시된다. 제4 공정에서는 도 16에 나타내는 바와 같이, N×M개의 전자부품 본체(1)를 유지한 지그(40)를 제1 딥층 형성부(20)에 대하여 상대적으로 제1 방향(C)(X방향)과 평행하게 이동시킨다. 이렇게 하면, 도 17에 확대하여 나타내는 바와 같이, 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트(102B) 중 여분의 페이스트를 제1 개구단(23)에 의해 긁어내어 제거할 수 있다. 이렇게 하여 도 4와 마찬가지로 전자부품 본체(1)의 단부(2)에 도전성 페이스트층(4B)을 형성할 수 있다. 특히 도 15에 나타내는 높이(h2)를 코브웨빙(102C)에 요구되는 길이에 따라 적절히 설정함으로써, 도전성 페이스트(102B)에서 코브웨빙(102C)으로 이동하는 페이스트량이 제어되어 도 1에 나타내는 전자부품 본체(1)의 측면(2B) 및 모서리부(2C)의 막 두께를 제어할 수 있다.
이와 같이 본 실시형태의 페이스트 도포 장치(10)는 도 1~도 4에 나타내는 정반(5)과 도 4에 나타내는 페이스트 제거 부재(6) 대신에 페이스트층 형성부(20)(제1 딥층 형성부(20))를 이용하여 제1~제4 공정을 실시할 수 있다. 즉 페이스트층 형성부(20)의 구멍(22)에 딥층(102)을 형성하여 도 1~도 4에 나타내는 정반(5)의 기능을 확보하고 있다. 게다가 그 구멍(22)의 제1 개구단(23)에, 도 4에 나타내는 페이스트 제거 부재(6)의 기능을 갖게 하고 있다. 그로써, 페이스트 도포 공정을 간편한 구조의 페이스트 도포 장치에 의해 단시간에 실시할 수 있다.
4. 변형예
본 발명은 상술된 실시형태에 한정되는 것은 아니며 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다.
제2 딥층 형성부(30)를 마련하고 있는 이유는 제1 딥층 형성부(20)의 관통 구멍(22) 내의 딥층(102)과 제2 개구단(24)을 통해 이어진 도전성 페이스트 풀(101)을 확보하기 위해서이다. 이 때문에, 제1 딥층 형성부(20)의 구멍(22)을 관통 구멍으로 하고 있다. 그리고 상기 실시형태에서는 제4 공정 전에 제1, 제2 딥층 형성부(20, 30) 사이의 거리(D)를 D＞0으로 증가시키고 있다. 그로써, 관통 구멍(22)의 제2 개구단(24)을 통해 도전성 페이스트를 배출하여 관통 구멍(22) 내에서의 딥층(102) 윗면(102A)의 위치를 낮출 수 있다.
상기 실시형태와는 달리, 관통 구멍(22)의 제2 개구단(24)을 통해 도전성 페이스트를 예를 들면 흡인에 의해 배출하여 관통 구멍(22) 내에서의 딥층(102) 윗면(102A)의 위치를 낮추는 것이 가능하다. 이 경우, 제2 딥층 형성부(30)는 불필요해진다.
상기 실시형태와는 달리 제4 공정은 관통 구멍(22) 내에서의 딥층(102) 윗면(102A)의 위치를 제1 개구단(23)과 플랫한 상태에서 실시되어도 된다. 제3 공정의 실시에 의해 코브웨빙(102C)이 발생하여 제1 개구단(23)이 노출되는 경우가 있기 때문이다. 또한, 가령 제1 개구단(23)이 노출되어 있지 않아도 관통 구멍(22) 내에서의 딥층(102) 윗면(102A)의 위치를 제1 개구단(23)과 플랫한 상태에서 제4 공정을 실시할 수 있는 것에는 변화가 없기 때문이다.
또한, 도 18에 나타내는 바와 같이, 바닥이 있는 구멍(22A)을 가지는 딥층 형성부(20A)를 이용해도 된다. 이 경우, 제1 공정에 의해 구멍(22A)의 제1 개구단(23)보다 낮은 위치에 윗면(102A)을 가지는 딥층(102)을 형성한다. 따라서 도 18에 나타내는 제2 공정이나, 그 후의 제3 및 제4 공정에서도 딥층(102) 윗면(102A)의 위치는 불변으로 할 수 있다. 이와 같이 딥층(102) 윗면(102A)의 위치가 불변이면 제2 개구단(24)은 불필요해져서 구멍(22A)을 관통 구멍이 아닌 바닥이 있는 구멍으로 할 수 있다. 한편, 제1 공정은 바닥이 있는 구멍(22A)에 적량의 도전성 페이스트를 예를 들면 토출 공급함으로써 제1 개구단(23)보다 낮은 윗면(102A)을 가지는 딥층(102)을 형성할 수 있다. 혹은, 바닥이 있는 구멍(22A)에 도전성 페이스트를 공급한 후, 여분의 도전성 페이스트를 토출하여 딥층(102) 윗면(102A)의 위치를 조정해도 된다.
또한, 제1 공정의 변형예로서 도 19에 나타내는 공정을 채용해도 된다. 도 19에서는 제2 딥층 형성부(30A)가 예를 들면 평판이다. 제2 딥층 형성부(30A)에는 페이스트 풀(101)이 미리 소정의 두께로 형성되어 있다. 관통 구멍(22)을 가지는 제1 딥층 형성부(20)가 제2 딥층 형성부(30A)에 대하여 상대적으로 제2 방향(A)(Z-방향)으로 강하된다. 그로써, 제1 딥층 형성부(20)의 관통 구멍(22) 내에 제2 개구단(24)을 통해 도전성 페이스트가 공급된다. 이렇게 하여 관통 구멍(22) 내에 형성되는 딥층(102)은 그 윗면(102A)의 위치가 제1 딥층 형성부(20)의 상대적 이동량에 기초하여 결정할 수 있다. 혹은 그 후에 윗면(102A)의 위치를 조정하는 공정을 부가해도 된다.
1: 전자부품 본체 1A: 전자부품
2: 단부 2A: 단면
2B: 측면 2C: 코너부
3: 딥층 3A: 코브웨빙
4: 도전성 페이스트 4A: 여분의 페이스트
4B: 도전성 페이스트층(전극) 10: 페이스트 도포 장치
20, 20A: 딥층 형성부(제1 딥층 형성부) 21: 제1 평판
22(22-1~22-n): 구멍, 관통 구멍, 슬릿 23: 제1 개구단
24: 제2 개구단 30, 30A: 제2 딥층 형성부
31: 제2 평판 32: 오목부
40: 지그 41: 기재
42: 평판 재료 50: 정반
60: 스퀴지 100: 페이스트재
101: 페이스트 풀 102: 딥층
20A: 딥층의 윗면 102B: 단부에 도포된 페이스트
102C: 코브웨빙 103: 과잉 페이스트재
D: 거리 X: 제1 방향
Z-: 제2 방향 Z+: 제3 방향

Claims (9)

  1. 제1 방향을 따라 배열된 N(N은 2 이상의 정수)개의 전자부품 본체 각각의 단부(端部)에 도전성 페이스트를 도포하여 전자부품을 제조하는 방법에 있어서,
    딥층 형성부의 N개의 구멍 각각에 상기 도전성 페이스트의 딥층을 형성하는 제1 공정과,
    상기 N개의 전자부품 본체를 상기 딥층 형성부에 대하여 상대적으로 상기 딥층 형성부의 주면(主面)과 교차하는 제2 방향으로 이동시켜서 상기 단부를 상기 N개의 구멍 각각의 제1 개구단을 통해 상기 딥층에 침지시키는 제2 공정과,
    상기 N개의 전자부품 본체를 상기 딥층 형성부에 대하여 상대적으로 상기 제2 방향과는 역방향의 제3 방향으로 이동시켜서 상기 단부를 상기 제1 개구단 밖으로 퇴피시키는 제3 공정과,
    상기 단부에 도포된 상기 도전성 페이스트가 상기 딥층과 이어진 상태에 있을 때에, 상기 N개의 전자부품 본체를 상기 딥층 형성부에 대하여 상대적으로 상기 제1 방향과 평행하게 이동시켜서 상기 단부에 도포된 상기 도전성 페이스트 중 여분의 페이스트를 상기 제1 개구단에 의해 긁어내어 제거하는 제4 공정을 가지는 전자부품의 제조 방법.
  2. 제1항에 있어서,
    상기 제4 공정은 상기 제2 방향 및 상기 제3 방향이 연직 방향과 평행인 경우, 상기 N개의 구멍 각각에 형성되는 상기 딥층의 윗면이 상기 제1 개구단의 높이 위치보다 내려가 있을 때에 실시되는 전자부품의 제조 방법.
  3. 제2항에 있어서,
    상기 N개의 구멍은 상기 제1 개구단과 반대 측에 제2 개구단을 가지는 관통 구멍이며,
    상기 제1 공정에서는 상기 N개의 관통 구멍 각각에 형성되는 상기 딥층의 윗면이 상기 제1 개구단과 플랫해지고,
    상기 제4 공정 전에 상기 제2 개구단을 통해 상기 도전성 페이스트를 배출시켜 상기 딥층의 윗면을 상기 제1 개구단의 높이 위치보다 낮추는 공정을 더 가지는 전자부품의 제조 방법.
  4. 제3항에 있어서,
    상기 딥층 형성부를 제1 딥층 형성부로 했을 때, 평면에서 봤을 때 상기 제1 딥층 형성부에 겹쳐서 배치되고, 상기 제1 딥층 형성부와의 거리가 가변인 제2 딥층 형성부가 더 준비되며,
    상기 제2 딥층 형성부에는 상기 N개의 관통 구멍 각각의 상기 제1 개구단과는 반대 측의 상기 제2 개구단을 통해 상기 딥층과 이어지는 도전성 페이스트 풀(pool)이 배치되고,
    상기 제4 공정 전에 상기 제1 딥층 형성부에 대하여 상대적으로 상기 제2 딥층 형성부를 상기 제2 방향으로 이동시키는 전자부품의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 제1 개구단을 통해 상기 N개의 관통 구멍 각각에 상기 도전성 페이스트를 공급하는 공정과,
    그 후에 상기 딥층 형성부의 윗면에 잔존하는 상기 도전성 페이스트를 긁어내는 공정을 포함하는 전자부품의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 전자부품 본체가 N×M(M은 2 이상의 정수)개 준비되고,
    상기 N개의 관통 구멍은 상기 제1 방향과 직교하는 방향을 길이 방향으로 하여, 상기 M개의 전자부품 본체가 감입 가능한 상기 길이 방향의 길이를 각각 가지는 N개의 슬릿이며,
    상기 제4 공정은 상기 N×M개의 전자부품 본체 각각의 상기 단부에 도포된 상기 도전성 페이스트 중 상기 여분의 페이스트재를 상기 N개의 슬릿 각각의 상기 제1 개구단에 의해 제거하는 전자부품의 제조 방법.
  7. N(N은 2 이상의 정수)개의 전자부품 본체 각각의 단부(端部)에 도전성 페이스트를 도포하는 페이스트 도포 장치로서,
    제1 딥층 형성부와,
    평면에서 봤을 때 상기 제1 딥층 형성부에 겹쳐서 배치되고 상기 제1 딥층 형성부와의 거리가 가변인 제2 딥층 형성부를 가지며,
    상기 제1 딥층 형성부는 제1 평판과, 상기 제1 평판의 두께 방향으로 관통되고 상기 도전성 페이스트의 딥층이 형성되는 N개의 관통 구멍을 포함하며,
    상기 N개의 관통 구멍 각각이,
    상기 전자부품 본체의 상기 단부에 도포된 상기 도전성 페이스트가 상기 딥층과 이어진 상태에 있을 때에, 상기 단부에 도포된 상기 도전성 페이스트 중 여분의 페이스트를 긁어내어 제거하는 제1 개구단과,
    상기 제1 개구단과는 반대 측의 제2 개구단을 포함하고,
    상기 제2 딥층 형성부는 상기 제1 평판과 평행한 제2 평판을 포함하며, 상기 제2 평판 상에는 상기 N개의 관통 구멍 각각의 상기 제2 개구단을 통해 상기 딥층과 이어지는 도전성 페이스트 풀이 배치되는 페이스트 도포 장치.
  8. 제7항에 있어서,
    상기 제2 평판은 상기 도전성 페이스트가 수용되는 오목부를 포함하는 페이스트 도포 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 페이스트 도포 장치는 N×M(M은 2 이상의 정수)개의 전자부품 본체 각각의 단부에 상기 도전성 페이스트를 도포하는 것이며,
    상기 N개의 관통 구멍은 상기 M개의 전자부품 본체가 감입 가능한 길이 방향의 길이를 각각 가지는 N개의 슬릿인 페이스트 도포 장치.
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