JP2021034665A

JP2021034665A - 半導体装置および半導体装置の製造方法

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Publication number: JP2021034665A
Application number: JP2019156133A
Authority: JP
Inventors: 恵子白藤; Keiko Shirafuji; 上田　哲也; Tetsuya Ueda; 哲也上田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2019-08-28
Filing date: 2019-08-28
Publication date: 2021-03-01

Abstract

【課題】電気接続経路を有する基板の凹部に収納される部品を適正な姿勢で固定することができる半導体装置を得ること。【解決手段】半導体装置１００は、内部に電気接続経路を有するとともに上面１２に凹部を有する誘電体基板と、凹部の底面１５に接着されて上面が平坦面とされた１層目接着剤層２０と、１層目接着剤層２０の上面２１に接着された２層目接着剤層３０と、２層目接着剤層３０の上面３１に接着されることにより凹部の底面１５に固定された半導体素子４０またはセラミック回路基板と、半導体素子４０に設けられた電極４１またはセラミック回路基板に設けられた電極と、誘電体基板に設けられた電極１４とを接続するボンディングワイヤ５０と、を備える。【選択図】図１

Description

本発明は、基板に設けられた凹部に半導体素子が収納された半導体装置および半導体装置の製造方法に関する。

従来、半導体素子を収納するための凹部であるキャビティが誘電体積層基板に設けられ、半導体素子が接着剤を介してキャビティの内部に実装された構造の半導体装置が用いられている。このような構造を有する半導体装置では、誘電体積層基板の内部に設けられる電気接続経路のパターン設計の影響により、キャビティの底面に反りが生じる場合があった。

底面に反りが生じているキャビティに半導体素子が実装される場合には、キャビティの底面の反りに起因して、半導体素子が本来の適正な姿勢から傾いて固定される。半導体素子が本来の適正な姿勢から傾いて固定された場合には、半導体素子の電極にワイヤボンディングを行う際に半導体素子に掛かる押圧力によって半導体素子にクラックが発生するという問題、および半導体素子の電極へボンディングワイヤを確実に接続できないという問題があった。

このような問題に対して、特許文献１には、半導体素子を収容するための四角形状の凹部が絶縁基体の上面中央部に設けられ、凹部の底面で相対向する各々の側面の近くの位置に凸状部が設けられた半導体素子収納用パッケージが開示されている。凸状部は、半導体素子を固定支持する支持部材として作用する。半導体素子は、凸状部の上面に載置され、下面が凹部の底面に接着剤を介して接着されることによって凹部内に接着固定される。特許文献１の半導体素子収納用パッケージは、凸状部の上面に半導体素子が載置されることで、半導体素子の傾きを防止するように構成されている。

特開平８−３１６３６３号公報

しかしながら、上記特許文献１の半導体素子収納用パッケージは、内部に電気接続経路が設けられた場合には、内部に設けられた電気接続経路の設計パターンに起因した、凹部の底面の反り量の変化および凹部の底面の反り位置の変化に対応できない。このため、特許文献１の半導体素子収納用パッケージは、凹部の底面の反り量が凹部の周囲の外周部の高さよりも大きい場合および凹部の底面の一部の領域にのみ反りがある場合などには、収納される半導体素子が傾いてしまう、という問題があった。

本発明は、上記に鑑みてなされたものであって、電気接続経路を有する基板の凹部に収納される部品を適正な姿勢で固定することができる半導体装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置は、内部に電気接続経路を有するとともに上面に凹部を有する誘電体基板と、凹部の底面に接着されて上面が平坦面とされた１層目接着剤層と、１層目接着剤層の上面に接着された２層目接着剤層と、２層目接着剤層の上面に接着されることにより凹部の底面に固定された半導体素子またはセラミック回路基板と、半導体素子に設けられた電極またはセラミック回路基板に設けられた電極と、誘電体基板に設けられた電極とを接続するボンディングワイヤと、を備える。

本発明にかかる半導体装置によれば、電気接続経路を有する基板の凹部に収納される部品を適正な姿勢で固定することができる、という効果を奏する。

本発明の実施の形態１にかかる半導体装置の構成を示す縦断面図本発明の実施の形態１にかかる半導体装置の製造方法の手順を示すフローチャート本発明の実施の形態１にかかる半導体装置の製造方法の手順を示す断面図であり、誘電体積層基板が形成された状態を示す図本発明の実施の形態１にかかる半導体装置の製造方法の手順を示す断面図であり、１層目接着剤層が塗布されて平坦化される状態を示す図本発明の実施の形態１にかかる半導体装置の製造方法の手順を示す断面図であり、２層目接着剤層が塗布された状態を示す図本発明の実施の形態１にかかる半導体装置の製造方法の手順を示す断面図であり、２層目接着剤層上に半導体素子が配置された状態を示す図本発明の実施の形態１にかかる半導体装置の製造方法の手順を示す断面図であり、ボンディングワイヤの接続が行われた状態を示す図本発明の実施の形態２にかかる半導体装置の構成を示す縦断面図本発明の実施の形態３にかかる半導体装置の構成を示す縦断面図本発明の実施の形態４にかかる半導体装置の構成を示す縦断面図本発明の実施の形態５にかかる半導体装置の構成を示す縦断面図本発明の実施の形態６にかかる半導体装置の構成を示す縦断面図

以下に、本発明の実施の形態にかかる半導体装置および半導体装置の製造方法を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置１００の構成を示す縦断面図である。図１に示す半導体装置１００においては、図１における上側を半導体装置１００の上側、図１における下側を半導体装置１００の下側とする。本実施の形態１にかかる半導体装置１００は、誘電体積層基板１０と、１層目接着剤層２０と、２層目接着剤層３０と、半導体素子４０と、ボンディングワイヤ５０と、を備える。

誘電体積層基板１０は、電気接続経路を内蔵して半導体装置１００の基体を構成する、誘電体材料から成る誘電体基板である。誘電体積層基板１０は、たとえば銀または銅などの金属を主成分とする電気接続経路である回路パターンおよびビアホールが形成されたセラミック材料基体であるセラミックグリーンシートを複数枚積層することにより構成されている積層基板である。また、誘電体積層基板１０の上面１２には、回路パターンに接続する電極１４が設けられている。すなわち、誘電体積層基板１０はセラミック基材と回路パターンとを備える。また、誘電体積層基板１０は、誘電体積層基板１０の上面１２に設けられた凹部であるキャビティ１１を有する。

キャビティ１１は、誘電体積層基板１０の上面１２に設けられて半導体素子４０を収納するための凹部である。キャビティ１１は、誘電体積層基板１０の内部に設けられた電気接続経路である回路パターンおよびビアホールのパターン設計の影響により、キャビティ１１の底面１５に反り形状部１５ａが存在している。キャビティ１１の底面１５の反り形状部１５ａは、誘電体積層基板１０の上面１２側に凸の状態で反っている。

１層目接着剤層２０は、半導体素子４０を誘電体積層基板１０のキャビティ１１の底面１５上に接着固定するための１層目の接着剤層であり、キャビティ１１の底面１５上に接着されている。１層目接着剤層２０の上面２１は、平坦面とされており、キャビティ１１の底面１５に生じている反り形状部１５ａの形状を吸収して、平坦な上面２１を構成している。すなわち、１層目接着剤層２０は、１層目接着剤層２０の上面２１から反り形状部１５ａが突出しない厚みで形成されている。

２層目接着剤層３０は、半導体素子４０を誘電体積層基板１０のキャビティ１１の底面１５上に接着固定するための２層目の接着剤層であり、平坦面である１層目接着剤層２０の上面２１に接着されている。２層目接着剤層３０の上面３１は、１層目接着剤層２０と２層目接着剤層３０とからなる接着剤層の上面である。

半導体素子４０は、半導体装置１００を構成する電子部品である。半導体素子４０は、２層目接着剤層３０の上面３１に接着されている。半導体素子４０は、１層目接着剤層２０および２層目接着剤層３０を介してキャビティ１１の底面１５上に接着固定されることによって、誘電体積層基板１０のキャビティ１１の底面１５上に実装されている。半導体素子４０の上面４３には、電極４１が設けられている。半導体素子４０の下面４２および上面４３は、１層目接着剤層２０の上面２１と平行とされている。

したがって、半導体装置１００では、誘電体積層基板１０の上面１２と、誘電体積層基板１０においてキャビティ１１の底面１５に反り形状部１５ａが存在していない部分の下面１３と、１層目接着剤層２０の上面２１と、半導体素子４０の下面４２と、半導体素子４０の上面４３と、が平行な面とされている。

また、誘電体積層基板１０の内部に設けられた電気接続経路である回路パターンおよびビアホールのパターン設計の影響によりキャビティ１１の底面１５に反り形状部１５ａが発生してないと仮定した場合の、仮想のキャビティ１１の底面である仮想底面１６は、誘電体積層基板１０の上面１２と平行な面である。なお、キャビティ１１の底面１５において、反り形状部１５ａが発生していない部分がある場合には、仮想底面１６は、キャビティ１１の底面１５における反り形状部１５ａが生じていない面と同じ面となる。

ボンディングワイヤ５０は、誘電体積層基板１０の上面１２に設けられた電極１４と、半導体素子４０の上面４３に設けられた電極４１とを電気的に接続する。すなわち、ボンディングワイヤ５０は、誘電体積層基板１０と半導体素子４０とを電気的に接続する。

上述した半導体装置１００の構成において、１層目接着剤層２０は、キャビティ１１の底面１５に生じている反り形状部１５ａの形状を吸収して、半導体素子４０を実装するための平坦な面である上面２１を形成する役割を有する。２層目接着剤層３０は、平坦な面である１層目接着剤層２０の上面２１上に半導体素子４０を接着固定する役割を有する。半導体素子４０は、１層目接着剤層２０および２層目接着剤層３０を介してキャビティ１１の底面１５上に接着固定されているため、キャビティ１１の底面１５に反り形状部１５ａが生じていても、設計どおりの適正な姿勢でキャビティ１１の内部に収納され、キャビティ１１の底面１５上に実装されている。

つぎに、半導体装置１００の製造方法について説明する。図２は、本発明の実施の形態１にかかる半導体装置１００の製造方法の手順を示すフローチャートである。図３は、本発明の実施の形態１にかかる半導体装置１００の製造方法の手順を示す断面図であり、誘電体積層基板１０が形成された状態を示す図である。図４は、本発明の実施の形態１にかかる半導体装置１００の製造方法の手順を示す断面図であり、１層目接着剤層２０が塗布されて平坦化される状態を示す図である。図５は、本発明の実施の形態１にかかる半導体装置１００の製造方法の手順を示す断面図であり、２層目接着剤層３０が塗布された状態を示す図である。図６は、本発明の実施の形態１にかかる半導体装置１００の製造方法の手順を示す断面図であり、２層目接着剤層３０上に半導体素子４０が配置された状態を示す図である。図７は、本発明の実施の形態１にかかる半導体装置１００の製造方法の手順を示す断面図であり、ボンディングワイヤ５０の接続が行われた状態を示す図である。

まず、ステップＳ１０において、図３に示すように、誘電体積層基板１０が形成される。誘電体積層基板１０は、ガラスセラミックまたは窒化アルミナ等の電気絶縁材料を素材とするグリーンシートを複数重ねて積層した後に焼成し、金属めっきを施すことによって形成される。なお、回路パターンおよびビアホールの形成は、作製する電気接続経路のパターンに対応して適切なタイミングで行われればよい。

各グリーンシートには、キャビティ１１を形成するための開口が予め設けられている。キャビティ１１を有する誘電体積層基板１０が形成された時点で、キャビティ１１の底面１５には反り形状部１５ａが生じている。

つぎに、ステップＳ２０において、図４に示すように、キャビティ１１の底面１５への１層目接着剤層２０の塗布が行われる。１層目接着剤層２０の塗布は、ディスペンサ７０を用いて行われる。ステップＳ２０において塗布された１層目接着剤層２０は、硬化前の状態である。ここで、１層目接着剤層２０は、キャビティ１１の内部における高さ位置が最も低い部分に重点的に供給されることが好ましい。これにより、１層目接着剤層２０の流動を防止して、所望の位置に所望の高さで１層目接着剤層２０を塗布することができる。

ここで、１層目接着剤層２０の塗布量は、キャビティ１１の底面１５に生じている反り形状部１５ａの形状を吸収して、平坦な上面２１を構成可能な量とされる。すなわち、１層目接着剤層２０の塗布量は、１層目接着剤層２０の上面２１から反り形状部１５ａが突出しない量とされる。

また、１層目接着剤層２０には、塗布形状が維持できる程度に粘度の高い接着剤を用いることが好ましい。これにより、塗布された１層目接着剤層２０の形状が１層目接着剤層２０を硬化させる前に変形することを防止でき、所望の厚みの１層目接着剤層２０をキャビティ１１の底面１５における所望の位置に形成することができる。１層目接着剤層２０の形成に用いる接着剤の粘度は、１５Ｐａ・ｓ以上であることが好ましい。

つぎに、ステップＳ３０において、図４に示すように、１層目接着剤層２０の上面２１の平坦化が行われる。１層目接着剤層２０の上面２１の平坦化は、キャビティ１１の幅よりも狭い幅を有するスキージ７１を用いて行われる。このとき、塗布された１層目接着剤層２０の端部は形状が安定しない。このため、スキージ７１の幅は、キャビティ１１の幅よりも狭く、半導体素子４０の幅よりも広いことが好ましい。

また、手作業によってスキージ７１を動かす場合には、１層目接着剤層２０が平坦になりにくい。このため、自動で塗布を行う自動ディスペンサのヘッドにスキージ７１を取り付け、自動ディスペンサによって自動でスキージ７１を水平に動かすことが好ましい。これにより、１層目接着剤層２０の上面２１を確実に平坦化することができる。

つぎに、ステップＳ４０において、平坦化された１層目接着剤層２０の硬化が行われる。

つぎに、ステップＳ５０において、図５に示すように、硬化した１層目接着剤層２０上への２層目接着剤層３０の塗布が行われる。２層目接着剤層３０の塗布は、ディスペンサ７０を用いて行われる。ステップＳ５０において塗布された２層目接着剤層３０は、硬化前の状態である。２層目接着剤層３０は、１層目接着剤層２０上への半導体素子４０の実装に必要な量が塗布される。２層目接着剤層３０は、１層目接着剤層２０と同じ材料を用いてもよく、異なる材料を用いてもよい。

つぎに、ステップＳ６０において、図６に示すように、２層目接着剤層３０上の予め決められた実装位置に半導体素子４０が配置される。

つぎに、ステップＳ７０において、２層目接着剤層３０の硬化が行われる。

つぎに、ステップＳ８０において、図７に示すように、必要な箇所にボンディングワイヤ５０の接続が行われることで、誘電体積層基板１０と半導体素子４０とが電気的に接続される。すなわち、誘電体積層基板１０の上面１２に設けられた電極１４と、半導体素子４０の上面４３に設けられた電極４１とに、ボンディングワイヤ５０が超音波接合される。

以上の工程が行われることにより、本実施の形態１にかかる半導体装置１００が得られる。

上述したように、本実施の形態１にかかる半導体装置１００においては、１層目接着剤層２０は、キャビティ１１の底面１５に生じている反り形状部１５ａの形状を吸収して、半導体素子４０を実装するための平坦な面である上面２１を形成している。２層目接着剤層３０は、平坦な面である１層目接着剤層２０の上面２１上に半導体素子４０を接着固定している。そして、１層目接着剤層２０と２層目接着剤層３０とからなる接着剤層上に半導体素子４０が配置されることにより、反り形状部１５ａが半導体素子４０の下面４２に接触することがない。

すなわち、半導体素子４０は、１層目接着剤層２０および２層目接着剤層３０を介してキャビティ１１の底面１５上に接着固定されているため、キャビティ１１の底面１５に反り形状部１５ａが生じていても、設計どおりの適正な姿勢でキャビティ１１の内部に収納され、キャビティ１１の底面１５上に実装されている。そして、半導体装置１００は、キャビティ１１の底面１５の反り形状部１５ａの大きさ、反り形状部１５ａの形状およびキャビティ１１の底面１５における反り形状部１５ａの位置に関わらず、確実に半導体素子４０が設計どおりの適正な姿勢で実装される。

これにより、半導体装置１００は、半導体素子４０の姿勢が設計どおりの適正な姿勢から傾くことに起因してボンディングワイヤ５０が誘電体積層基板１０の上面１２に設けられた電極１４と半導体素子４０の上面４３に設けられた電極４１とに接続できなくなることが防止されている。すなわち、半導体装置１００は、ボンディングワイヤ５０による電気的接続を確実に行うことが可能とされている。

また、半導体装置１００は、半導体素子４０の姿勢が設計どおりの適正な姿勢から傾くことに起因したボンディングワイヤ５０の接合不良の発生が防止されている。半導体素子４０の姿勢が設計どおりの適正な姿勢から傾いている場合には、ボンディングワイヤ５０の超音波接合を行う際のボンディングワイヤ５０に対する押圧力と超音波振動とが設計どおりの適正な状態で印加されない。半導体装置１００は、半導体素子４０が設計どおりの適正な姿勢で２層目接着剤層３０上に配置されるため、ボンディングワイヤ５０の超音波接合時に押圧力と超音波振動とが設計どおりの適正な状態でボンディングワイヤ５０に印加され、ボンディングワイヤ５０の接合不良の発生が防止されている。

また、半導体装置１００は、半導体素子４０の姿勢が設計どおりの適正な姿勢から傾くことに起因して半導体素子４０の電極１４にボンディングワイヤ５０を接続させる際の押圧力によって半導体素子４０に割れまたはクラックが発生してしまうことが防止されている。すなわち、半導体装置１００は、半導体素子４０の姿勢の傾きに起因した半導体素子４０の不具合の発生が防止されている。

また、半導体装置１００は、キャビティ１１の底面１５に反り形状部１５ａが生じていても、反り形状部１５ａが半導体素子４０の下面４２に接触することがない。このため、半導体素子４０の電極１４にボンディングワイヤ５０を接続させる際の押圧力によって、半導体素子４０の下面４２と反り形状部１５ａとの接触箇所に外力が掛かることに起因して半導体素子４０に割れまたはクラックが発生してしまうことが防止されている。

したがって、本実施の形態１にかかる半導体装置１００によれば、誘電体積層基板１０のキャビティ１１に収納される部品である半導体素子４０を、設計どおりの適正な姿勢でキャビティ１１の底面１５に固定することができる。

実施の形態２．
図８は、本発明の実施の形態２にかかる半導体装置１１０の構成を示す縦断面図である。図８においては、上述した実施の形態１と同様の部材については同じ符号を付している。

図８に示すように、複数の半導体素子４０がキャビティ１１の内部に実装されてもよい。本実施の形態２にかかる半導体装置１１０は、図８に示すように半導体素子４０である第１の半導体素子４４と第２の半導体素子４６とがキャビティ１１の内部に実装されている。

第１の半導体素子４４は、１層目接着剤層２０上に設けられた２層目接着剤層３０である第１の２層目接着剤層３２上に配置されている。

第２の半導体素子４６は、１層目接着剤層２０上に設けられた２層目接着剤層３０である第２の２層目接着剤層３３上に配置されている。

第１の半導体素子４４の上面４５に設けられた一部の電極４１と、誘電体積層基板１０の上面１２に設けられた電極１４とは、ボンディングワイヤ５０によって電気的に接続されている。第２の半導体素子４６の上面４７に設けられた一部の電極４１と、誘電体積層基板１０の上面１２に設けられた電極１４とは、ボンディングワイヤ５０によって電気的に接続されている。また、第１の半導体素子４４の上面４５に設けられた他の一部の電極４１と、第２の半導体素子４６の上面４７に設けられた他の一部の電極４１とは、ボンディングワイヤ５１によって電気的に接続されている。

上記のように構成された本実施の形態２にかかる半導体装置１１０においては、第１の半導体素子４４は、１層目接着剤層２０および第１の２層目接着剤層３２を介してキャビティ１１の底面１５上に接着固定されているため、キャビティ１１の底面１５に反り形状部１５ａが生じていても、設計どおりの適正な姿勢でキャビティ１１の内部に収納され、キャビティ１１の底面１５上に実装されている。

また、半導体装置１１０においては、第２の半導体素子４６は、１層目接着剤層２０および第２の２層目接着剤層３３を介してキャビティ１１の底面１５上に接着固定されているため、キャビティ１１の底面１５に反り形状部１５ａが生じていても、設計どおりの適正な姿勢でキャビティ１１の内部に収納され、キャビティ１１の底面１５上に実装されている。

したがって、本実施の形態２にかかる半導体装置１１０は、上述した実施の形態１にかかる半導体装置１００と同様の効果を有する。

また、半導体装置１１０は、第１の半導体素子４４および第２の半導体素子４６の姿勢が設計どおりの適正な姿勢から傾くことに起因してボンディングワイヤ５１により第１の半導体素子４４の電極４１と第２の半導体素子４６の電極４１とを接続できなくなることが防止されている。すなわち、半導体装置１１０は、ボンディングワイヤ５１による第１の半導体素子４４と第２の半導体素子４６との電気的接続を確実に行うことが可能とされている。

実施の形態３．
図９は、本発明の実施の形態３にかかる半導体装置１２０の構成を示す縦断面図である。図９においては、上述した実施の形態と同様の部材については同じ符号を付している。

図９に示すように、半導体素子４０の代わりにセラミック回路基板６０がキャビティ１１の内部に実装されてもよい。本実施の形態３にかかる半導体装置１２０は、上述した実施の形態１にかかる半導体装置１００の構造において、半導体素子４０の代わりにセラミック回路基板６０が２層目接着剤層３０上に配置されている。

セラミック回路基板６０は、電気接続経路を備える回路基板である。すなわち、セラミック回路基板６０は、電気接続経路を内蔵する、または電気接続経路を表層に備える電子部品である。セラミック回路基板６０は、たとえば表裏面のみに電気接続経路の回路パターンが形成された薄膜集積回路部品であるマイクロ波集積回路（ＭＩＣ：Microwave Integrated Circuit）基板である。ＭＩＣ基板の電気接続経路の導体の膜構成は、一般的にＴｉ／Ｐｄ／ＡｕおよびＴｉ／Ｐｔ／Ａｕなどである。

セラミック回路基板６０の上面６２には、回路パターンに接続する電極６１が設けられている。セラミック回路基板６０の下面６３および上面６２は、１層目接着剤層２０の上面２１と平行とされている。

また、誘電体積層基板１０の上面１２に設けられた電極１４と、セラミック回路基板６０の上面６２に設けられた電極６１とが、ボンディングワイヤ５２によって電気的に接続されている。すなわち、ボンディングワイヤ５２は、誘電体積層基板１０とセラミック回路基板６０とを電気的に接続する。

半導体装置１２０では、セラミック回路基板６０は、上述した実施の形態１にかかる半導体装置１００の半導体素子４０と同様に、１層目接着剤層２０および２層目接着剤層３０を介してキャビティ１１の底面１５上に接着固定されている。これにより、セラミック回路基板６０は、キャビティ１１の底面１５に反り形状部１５ａが生じていても、設計どおりの適正な姿勢でキャビティ１１の内部に収納され、キャビティ１１の底面１５上に実装されている。

したがって、本実施の形態３にかかる半導体装置１２０は、誘電体積層基板１０のキャビティ１１に収納される部品であるセラミック回路基板６０を、設計どおりの適正な姿勢でキャビティ１１の底面１５に固定することができる。また、セラミック回路基板６０を実施の形態２および後述する実施の形態４から実施の形態７において半導体素子４０の代わりに適用することもできる。

実施の形態４．
図１０は、本発明の実施の形態４にかかる半導体装置１３０の構成を示す縦断面図である。図１０においては、上述した実施の形態と同様の部材については同じ符号を付している。

図１０に示すように、１層目接着剤層２０は、キャビティ１１の底面１５上において分割された複数個が形成されてもよい。本実施の形態４にかかる半導体装置１３０は、図１０に示すように１層目接着剤層２０である第１の１層目接着剤層２２と第２の１層目接着剤層２３とがキャビティ１１の底面１５上に形成されている。そして、２層目接着剤層３０は、第１の１層目接着剤層２２と第２の１層目接着剤層２３との間の領域を埋めるとともに第１の１層目接着剤層２２と第２の１層目接着剤層２３とに跨って形成されている。

第１の１層目接着剤層２２と第２の１層目接着剤層２３は、キャビティ１１の底面１５上において分割されて形成されていること以外は、実施の形態１における１層目接着剤層２０と同じ機能を有する。

２層目接着剤層３０は、第１の１層目接着剤層２２と第２の１層目接着剤層２３との間の領域を埋めるとともに第１の１層目接着剤層２２と第２の１層目接着剤層２３とに跨って形成されていること以外は、実施の形態１における２層目接着剤層３０と同じ機能を有する。

半導体装置１３０では、半導体素子４０は、第１の１層目接着剤層２２および第２の１層目接着剤層２３と、２層目接着剤層３０と、を介してキャビティ１１の底面１５上に接着固定されている。これにより、半導体素子４０は、上述した実施の形態１にかかる半導体装置１００と同様に、キャビティ１１の底面１５に反り形状部１５ａが生じていても、設計どおりの適正な姿勢でキャビティ１１の内部に収納され、キャビティ１１の底面１５上に実装されている。

したがって、本実施の形態４にかかる半導体装置１３０は、上述した実施の形態１にかかる半導体装置１００と同様の効果を有する。

実施の形態５．
図１１は、本発明の実施の形態５にかかる半導体装置１４０の構成を示す縦断面図である。図１１においては、上述した実施の形態と同様の部材については同じ符号を付している。

図１１に示すように、キャビティ１１内に複数の半導体素子４０を実装する場合、半導体素子４０ごとに１層目接着剤層２０と２層目接着剤層３０とを設けてもよい。本実施の形態５にかかる半導体装置１４０は、図８に示した実施の形態２にかかる半導体装置１１０の変形例であり、図１１に示すように半導体素子４０である第１の半導体素子４４と第２の半導体素子４６とがキャビティ１１の内部に実装されている。

本実施の形態５にかかる半導体装置１４０は、図１１に示すように１層目接着剤層２０である第１の１層目接着剤層２２と、第１の１層目接着剤層２２上に設けられた２層目接着剤層３０である第１の２層目接着剤層３２とがキャビティ１１の底面１５上に形成されている。そして、第１の半導体素子４４が、第１の２層目接着剤層３２上に配置されている。

また、本実施の形態５にかかる半導体装置１４０は、図１１に示すように１層目接着剤層２０である第２の１層目接着剤層２３と、第２の１層目接着剤層２３上に設けられた２層目接着剤層３０である第２の２層目接着剤層３３とがキャビティ１１の底面１５上に形成されている。そして、第２の半導体素子４６が、第２の２層目接着剤層３３上に配置されている。

上記のように構成された本実施の形態５にかかる半導体装置１４０は、上述した実施の形態２にかかる半導体装置１１０と同様の効果を有する。

実施の形態６．
図１２は、本発明の実施の形態６にかかる半導体装置１５０の構成を示す縦断面図である。図１２においては、上述した実施の形態と同様の部材については同じ符号を付している。図１２に示すように、１層目接着剤層２０の最下部から２層目接着剤層３０の上面３１までの厚みである接着剤層の最大厚みＴが、キャビティ１１の底面１５において１層目接着剤層２０が形成されている領域の反り形状部１５ａの反り量Ｗよりも厚ければ、１層目接着剤層２０が、キャビティ１１の反り量Ｗより薄くてもよい。反り量Ｗは、キャビティ１１の底面１５から誘電体積層基板１０の上面１２に向かう方向における、反り形状部１５ａの反り量である。

すなわち、１層目接着剤層２０が、誘電体積層基板１０の上面１２側に凸とされてキャビティ１１の底面１５上に存在する反り形状部１５ａの反り量より薄く、且つ１層目接着剤層２０の最下部から２層目接着剤層３０の上面３１までの厚みが、キャビティ１１の底面１５において１層目接着剤層２０が形成されている領域の反り量よりも大きい場合には、１層目接着剤層２０と２層目接着剤層３０とによって反り形状部１５ａの形状を吸収できる。

半導体装置１５０の構成において、１層目接着剤層２０は、キャビティ１１の底面１５に生じている反り形状部１５ａの形状を吸収して、半導体素子４０を実装するための平坦な面である上面２１を形成する役割を有する。２層目接着剤層３０は、キャビティ１１の底面１５に生じている反り形状部１５ａの形状の一部を吸収するとともに、平坦な面である１層目接着剤層２０の上面２１上に半導体素子４０を接着固定する役割を有する。２層目接着剤層３０は、反り形状部１５ａの形状における上面１２側の先端部分の一部を吸収する。半導体装置１５０では、キャビティ１１の底面１５に生じている反り形状部１５ａの形状の大部分が１層目接着剤層２０によって吸収されている。そして、２層目接着剤層３０の大部分が、平坦な面である１層目接着剤層２０の上面２１上に配置されている。

この場合は、１層目接着剤層２０と２層目接着剤層３０とによって反り形状部１５ａの形状を吸収することにより、半導体素子４０は、設計どおりの適正な姿勢でキャビティ１１の内部に収納され、キャビティ１１の底面１５上に実装される。

したがって、本実施の形態６にかかる半導体装置１５０は、上述した実施の形態１にかかる半導体装置１００と同様の効果を有する。

実施の形態７．
上述した実施の形態１では、１層目接着剤層２０をキャビティ１１の底面１５に塗布した後にスキージ７１で１層目接着剤層２０を平坦化する場合について示したが、１層目接着剤層２０の塗布と１層目接着剤層２０の平坦化とを同時に行ってもよい。この場合は、直線状に設けられたスリットから接着剤を吐出することが可能なスリット付きノズルを使用することにより、１層目接着剤層２０の塗布と１層目接着剤層２０の平坦化とを同時に行うことができる。これにより、上述したステップＳ２０とステップＳ３０とを同時に行うことができ、半導体装置１００の製造工程を簡略化できる。

以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、実施の形態の技術同士を組み合わせることも可能であるし、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１０誘電体積層基板、１１キャビティ、１２，２１，３１，４３，４５，４７，６２上面、１３，４２，６３下面、１４，４１，６１電極、１５底面、１５ａ反り形状部、１６仮想底面、２０１層目接着剤層、２２第１の１層目接着剤層、２３第２の１層目接着剤層、３０２層目接着剤層、３２第１の２層目接着剤層、３３第２の２層目接着剤層、４０半導体素子、４４第１の半導体素子、４６第２の半導体素子、５０，５１，５２ボンディングワイヤ、６０セラミック回路基板、７０ディスペンサ、７１スキージ、１００，１１０，１２０，１３０，１４０，１５０半導体装置、Ｔ接着剤層の最大厚み、Ｗ反り量。

Claims

内部に電気接続経路を有するとともに上面に凹部を有する誘電体基板と、
前記凹部の底面に接着されて上面が平坦面とされた１層目接着剤層と、
前記１層目接着剤層の上面に接着された２層目接着剤層と、
前記２層目接着剤層の上面に接着されることにより前記凹部の底面に固定された半導体素子またはセラミック回路基板と、
前記半導体素子に設けられた電極または前記セラミック回路基板に設けられた電極と、前記誘電体基板に設けられた電極とを接続するボンディングワイヤと、
を備えることを特徴とする半導体装置。
複数の前記半導体素子または複数の前記セラミック回路基板が、前記凹部に実装されていること、
を特徴とする請求項１に記載の半導体装置。
複数の前記半導体素子が前記凹部に実装されるとともに前記１層目接着剤層と前記２層目接着剤層とが前記半導体素子ごとに分割して設けられ、または複数の前記セラミック回路基板が前記凹部に実装されるとともに前記１層目接着剤層と前記２層目接着剤層とが前記セラミック回路基板ごとに分割して設けられていること、
を特徴とする請求項２に記載の半導体装置。
複数の前記１層目接着剤層が前記凹部の底面上に設けられ、
前記２層目接着剤層は、複数の前記１層目接着剤層の間の領域および複数の前記１層目接着剤層上に設けられていること、
を特徴とする請求項１に記載の半導体装置。
前記１層目接着剤層が、前記誘電体基板の上面側に凸とされて前記凹部の底面に存在する反りの反り量より薄く、且つ前記１層目接着剤層の最下部から前記２層目接着剤層の上面までの厚みが、前記凹部の底面において前記１層目接着剤層が形成されている領域の前記反り量よりも大きいこと、
を特徴とする請求項１に記載の半導体装置。
内部に電気接続経路を有する誘電体基板の上面に設けられた凹部の底面上に、上面が平坦面とされた１層目接着剤層を形成する工程と、
２層目接着剤層を前記１層目接着剤層上に形成する工程と、
前記２層目接着剤層の上面に半導体素子またはセラミック回路基板を接着固定する工程と、
前記半導体素子に設けられた電極または前記セラミック回路基板に設けられた電極と、前記誘電体基板に設けられた電極とをボンディングワイヤによって接続する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記１層目接着剤層を前記凹部の底面上に形成する工程では、前記１層目接着剤層を形成するための接着剤を塗布した後にスキージで前記接着剤の上面を平坦化すること、
を特徴とする請求項６に記載の半導体装置の製造方法。
前記１層目接着剤層を前記凹部の底面上に形成する工程では、直線状に設けられたスリットから接着剤を吐出することが可能なスリット付きノズルにより、前記１層目接着剤層を形成するための接着剤の塗布と、前記接着剤の上面の平坦化と、を同時に行うこと、
を特徴とする請求項６に記載の半導体装置の製造方法。