KR20220031016A - 반도체 웨이퍼를 다이싱하기 위한 방법 및 이 방법에 의해 제조되는 반도체 디바이스 - Google Patents
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Abstract
반도체 웨이퍼로부터 반도체 디바이스를 형성하기 위한 방법은 반도체 웨이퍼의 제 1 표면을 절단하여 상기 반도체 웨이퍼를 부분적으로 관통하여 연장하는 제 1 영역을 형성하는 것을 포함하고, 상기 제 1 영역은 저부를 갖는다. 이 방법은 레이저 광빔이 상기 반도체 웨이퍼 내에서 상기 반도체 웨이퍼의 상기 제 1 표면과 상기 제 2 표면 사이에서 집속되도록, 그리고 상기 레이저 광빔이 재료 삭마에 의해 상기 반도체 웨이퍼를 더 절단하여 상기 제 1 영역과 정렬된 제 2 영역을 형성하도록 상기 레이저 광빔을 상기 반도체 웨이퍼로 지향시키는 것을 더 포함한다. 얻어진 반도체 디바이스도 개시되어 있다.
Description
본 개시는 반도체 디바이스의 제조에 관한 것이다. 보다 구체적으로, 본 개시는 반도체 웨이퍼를 다이싱하기 위한 방법 및 관련된 구현형태에 관한 것이다. 또한, 본 개시는 반도체 웨이퍼를 다이싱하기 위한 방법에 의해 제조되는 반도체 디바이스에 관한 것이다.
반도체 디바이스는 전형적으로 제조 프로세스 중에 디바이스를 기계적으로 지지하는 기판 상에 제조된다. 또한, 기판은 종종 반도체 디바이스의 전기적 성능에도 기여한다. 반도체 디바이스의 제조는 전형적으로 단일의 기판 웨이퍼 상에 많은 반도체 디바이스를 제조하는 것을 수반한다. 반도체 디바이스는 기판 웨이퍼 상에서 반도체 재료, 절연체 재료, 금속 재료, 및/또는 동종의 재료의 박층의 형성에 의해 형성된다. 기판 웨이퍼 상의 얻어진 각 반도체 디바이스에는 다이가 형성된다.
다이가 형성된 후, 반도체 웨이퍼 상에 제조된 개개의 다이를 분리하는 것이 필요하다. 그 후, 개개의 다이를 장착 및 캡슐화하여 개개의 디바이스를 형성한다. 개개의 다이를 분리하는 프로세스를 때때로 반도체 웨이퍼를 "다이싱(dicing)" 또는 "싱귤레이팅(singulating)"한다고 부른다.
웨이퍼를 개개의 반도체 디바이스로 다이싱하는 것은 전형적으로 다수의 방법 중 하나에 의해 달성된다. 웨이퍼를 다이싱하는 방법 중 하나는 반도체 웨이퍼를 블레이드로 기계적으로 톱질하여 일련의 개별적으로 다이싱된, 정사각형, 직사각형, 및 기타 형상의 디바이스를 형성하는 것을 포함한다.
그러나, 반도체 웨이퍼의 다이싱을 위해 기계식 톱을 사용하면 절단이 균일하지 않을 수 있다. 특히, 불균일한 절단은 칩, 칩 아웃(chip outs), 균열, 테어 아웃(tear outs), 파편, 에지 균열 등을 포함하는 결함을 포함할 수 있다. 결함은 얻어지는 반도체 디바이스에 부정적인 영향을 줄 수 있다. 경우에 따라, 결함은 반도체 디바이스의 활성 영역 내로 확장하여 고장 또는 성능 저하를 초래할 수 있다. 예를 들면, 불균일한 절단은 균열을 포함 및/또는 유발할 수 있고, 이것은 반도체 디바이스의 활성 영역 내로 전파되어 고장 또는 성능 저하를 초래할 수 있다. 더욱이, 반도체가 제조되어 동작 시험을 통과하면, 그 후에 반도체의 동작 중에 반도체 칩에 가해지는 열 사이클링으로 인해 균열이 전파될 수 있다.
또한, 반도체 웨이퍼를 다이싱하기 위해 기계식 톱을 사용하면 통상적으로 반도체의 하나 이상의 층을 제거할 필요가 있다. 예를 들면, 금속층이 반도체 웨이퍼 상에 형성될 수 있고, 이들 층은 톱 블레이드에 의해 쉽게 절단되지 않을 수 있다. 톱, 특히 톱 블레이드의 작업은 반도체의 금속층에 의해 방해될 수 있다. 따라서, 반도체 제조 프로세스는 통상적으로 톱에 의한 절단 전에 절단선을 따라 금속층을 제거하거나 억제하는 추가의 프로세스를 포함한다. 이 프로세스는 다이싱 "스트리트(street)"의 형성이라고 지칭될 수 있다. 이 추가의 제조 프로세스는 반도체 제조에 시간과 비용을 추가한다. 더욱이, 반도체로부터 금속층을 제거하면 금속층이 이용되는 반도체 디바이스의 성능 저하를 초래할 수 있다. 예를 들면, 일부의 금속층은 열을 전달하기 위해 사용될 수 있고, 스트리트의 형성 시에 제거될 수 있으므로 열을 전달하는 반도체 디바이스의 능력은 이 스트리트 형성의 결과로서 감쇄될 수 있다. 다른 예로서, 일부의 금속층은 다이의 부착을 위해 사용될 수 있고, 스트리트의 형성 시에 제거될 수 있으므로 반도체 디바이스의 다이의 부착 능력은 이 스트리트 형성의 결과로서 감쇄될 수 있다.
다이싱의 다른 방법은 "스크라이브-앤드-브레이크(scribe-and-break)" 기법을 포함한다. 이들 방법에서, 하나 이상의 트렌치 또는 스크라이브 라인이 반도체 웨이퍼의 표면에 레이저를 사용하여 형성된다. 다음에 반도체 웨이퍼는 웨이퍼를 개개의 다이로 절단하기에 충분한 부하를 받을 수 있다. 스크라이브 라인은 기판 웨이퍼의 취약한 선이므로 웨이퍼는 나중이 이 스크라이브 라인을 따라 절단된다.
반도체 웨이퍼의 다이싱을 위해 레이저를 사용하면 반도체 웨이퍼의 결함 및/또는 손상, 반도체 웨이퍼의 약화, 원하지 않는 재료의 생성 등이 초래될 수 있다. 특히, 레이저와 관련된 열은 반도체 디바이스를 약화시킬 수 있다. 또한, 레이저를 동작시키면 슬래그, 반도체 재료로부터 원하지 않는 합금의 생성, 용융 재료 부산물, 반도체의 다양한 층의 용융 등 원하지 않는 재료가 생성된다. 결함은 얻어지는 반도체 및/또는 반도체 성능에 부정적인 영향을 줄 수 있다.
또한, 반도체 웨이퍼를 다이싱하기 위해 레이저를 사용하면 또한 통상적으로 반도체의 하나 이상의 층을 제거할 필요가 있다. 예를 들면, 금속층은 "스크라이브-앤드-브레이크" 프로세스의 일부로서 쉽게 절단되지 않을 수 있다. 이와 관련하여, 금속층은 절단되기 보다는 오히려 굴곡될 수 있다. 따라서, 반도체 제조 프로세스는 또한 통상적으로 절단 전에 절단성을 따라 금속층을 제거하거나 억제하는 추가의 프로세스를 포함한다. 이 추가의 제조 프로세스는 반도체 제조에 시간과 비용을 추가한다. 더욱이, 반도체로부터 금속층을 제거하면 전술한 바와 같이 금속층이 이용되는 반도체 디바이스의 성능 저하를 초래할 수 있다.
따라서, 보다 선명한 다이싱, 개선된 반도체 성능, 감소된 제조 시간, 감소된 제조 비용 등을 얻는 반도체 웨이퍼의 다이싱을 위한 대체 해결책이 필요하다.
일반적인 양태 중 하나는 제 1 표면 및 제 2 표면을 가지며, 적어도 제 1 디바이스 영역 및 제 2 디바이스 영역을 포함하는 반도체 웨이퍼로부터 반도체 디바이스를 형성하는 방법을 포함하며, 이 방법은 반도체 웨이퍼의 제 1 표면을 절단하여 반도체 웨이퍼를 부분적으로 관통하여 연장하는 제 1 영역을 형성하는 것 - 상기 제 1 영역은 저부를 가짐 -; 및 레이저 광빔이 상기 반도체 웨이퍼 내에서 상기 반도체 웨이퍼의 상기 제 1 표면과 상기 제 2 표면 사이에서 집속되도록, 그리고 상기 레이저 광빔이 재료 삭마(material ablation)에 의해 상기 반도체 웨이퍼를 더 절단하여 상기 제 1 영역과 정렬된 제 2 영역을 형성하도록 상기 레이저 광빔을 상기 반도체 웨이퍼로 지향시키는 것을 포함한다.
일반적인 양태 중 하나는 다이를 포함하며, 이 다이는 제 1 표면, 제 2 표면, 및 디바이스 영역을 포함하고; 상기 다이는 싱귤레이팅된 다이의 주변을 따라 상기 제 1 표면과 상기 제 2 표면 사이에 부분적으로 연장되는 제 1 영역을 포함하고; 상기 다이는 상기 다이의 주변을 따라 상기 제 1 표면과 상기 제 2 표면 사이에 제 2 영역을 더 포함하고, 상기 제 1 영역은 상기 제 2 영역과 정렬되고, 상기 제 1 영역은 톱 절단된 영역을 포함하고, 상기 제 2 영역은 레이저 삭마된 영역을 포함한다.
일반적인 양태 중 하나는 제 1 표면 및 제 2 표면을 가지며, 적어도 제 1 디바이스 영역 및 제 2 디바이스 영역을 포함하는 반도체 웨이퍼로부터 반도체 디바이스를 형성하는 방법을 포함하며, 이 방법은 반도체 웨이퍼의 제 1 표면을 절단하여 반도체 웨이퍼를 부분적으로 관통하여 연장하는 제 1 영역을 형성하는 것; 및 레이저 광빔이 상기 반도체 웨이퍼 내에서 상기 반도체 웨이퍼의 상기 제 1 표면과 상기 제 2 표면 사이에서 집속되도록, 그리고 상기 레이저 광빔이 재료 삭마(material ablation)에 의해 상기 반도체 웨이퍼를 더 절단하여 제 2 영역을 형성하도록 상기 레이저 광빔을 상기 반도체 웨이퍼로 지향시키는 것을 포함하고, 레이저 광빔을 반도체 웨이퍼로 지향시키는 것은 제 1 영역에서 레이저 광빔을 지향시켜 제 2 영역을 형성하는 것을 더 포함한다.
본 개시의 추가의 특징, 이점, 및 양태는 이하의 설명, 도면, 및 청구범위를 검토함으로써 설명되고 명확해질 수 있다. 더욱이, 본 개시의 전술한 개요 및 이하의 상세한 설명은 예시적인 것이며 청구된 본 개시의 범위를 제한하지 않으면서 추가의 설명을 제공하도록 의도된다는 것을 이해해야 한다.
본 개시의 추가의 이해를 제공하도록 포함된 첨부 도면은 본 명세서에 통합되고 그 일부를 구성하고 본 개시의 양태를 예시하고, 상세한 설명과 함께 본 개시의 원리를 설명하는 역할을 한다. 본 개시의 기본적인 이해 및 이것이 실시될 수 있는 다양한 방법에 필요한 것 이외의 본 개시의 보다 상세한 구조적 세부사항을 보여주기 위한 시도는 이루어지지 않는다. 도면에서:
도 1은 본 개시에 따른 반도체 웨이퍼를 다이싱하는 프로세스를 예시한다.
도 2는 본 개시의 양태에 따른 다이싱 전의 반도체 웨이퍼의 부분 단면도를 예시한다.
도 3은 본 개시에 따른 처리 중의 반도체 웨이퍼의 부분 단면도를 예시한다.
도 4은 본 개시에 따른 처리 중의 반도체 웨이퍼의 부분 단면도를 예시한다.
도 5은 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 부분 단면도를 예시한다.
도 6은 도 5에 따른 초기 처리 후의 반도체 웨이퍼의 부분 상세 단면도를 예시한다.
도 7은 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 부분 사시도를 예시한다.
도 8은 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 부분 사시도를 예시한다.
도 9는 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 저면도를 예시한다.
도 10은 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 저면도를 예시한다.
도 11은 본 개시에 따른 톱 절단 수단의 개략도를 도시한다.
도 12은 본 개시에 따른 레이저 절단 수단의 개략도를 도시한다.
도 13은 초기 처리 후의 전형적인 반도체 웨이퍼의 평면도를 예시한다.
도 1은 본 개시에 따른 반도체 웨이퍼를 다이싱하는 프로세스를 예시한다.
도 2는 본 개시의 양태에 따른 다이싱 전의 반도체 웨이퍼의 부분 단면도를 예시한다.
도 3은 본 개시에 따른 처리 중의 반도체 웨이퍼의 부분 단면도를 예시한다.
도 4은 본 개시에 따른 처리 중의 반도체 웨이퍼의 부분 단면도를 예시한다.
도 5은 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 부분 단면도를 예시한다.
도 6은 도 5에 따른 초기 처리 후의 반도체 웨이퍼의 부분 상세 단면도를 예시한다.
도 7은 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 부분 사시도를 예시한다.
도 8은 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 부분 사시도를 예시한다.
도 9는 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 저면도를 예시한다.
도 10은 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 저면도를 예시한다.
도 11은 본 개시에 따른 톱 절단 수단의 개략도를 도시한다.
도 12은 본 개시에 따른 레이저 절단 수단의 개략도를 도시한다.
도 13은 초기 처리 후의 전형적인 반도체 웨이퍼의 평면도를 예시한다.
본 개시의 양태 및 이것의 다양한 특징 및 유리한 세부사항은 첨부한 도면에 기재된 및/또는 예시되고 이하의 설명에서 상술된 비제한적 양태 및 실시례를 참조하여 더 완전히 설명된다. 도면에 예시된 특징은 반드시 축척에 따라 작도된 것은 아니며, 본 명세서에 명시적으로 언급되지 있지 않은 경우에도 당업자가 인식하는 바와 같이 일 양태의 특징은 다른 양태와 함께 사용될 수 있다는 것에 유의해야 한다. 본 개시의 양태를 불필요하게 모호하게 하지 않도록 주지의 구성요소 및 처리 기법의 설명은 생략될 수 있다. 본 명세서에 사용되는 실시례는 단순히 본 개시가 실시될 수 있는 방법의 이해를 촉진하고 당업자가 본 개시의 양태를 실시하는 것을 가능하게 하기 위한 것이다. 따라서, 본 명세서의 실시례 및 양태는 본 개시의 범위를 한정하는 것으로 해석되어서는 안되며, 이는 첨부된 청구범위 및 적용가능한 법에 의해서만 정의된다. 더욱이, 동일한 참조 번호는 도면의 여러 도면을 통해, 그리고 개시된 다양한 실시형태에서 동일한 부분을 나타낸다는 것에 유의해야 한다.
본 명세서에서 제 1, 제 2 등의 용어를 사용하여 다양한 요소를 설명할 수 있으나 이들 요소는 이들 용어에 의해 제한되어서는 안된다는 것이 이해될 것이다. 이들 용어는 일 요소를 다른 요소와 구별하기 위해서만 사용된다. 예를 들면, 본 개시의 범위로부터 벗어나지 않으면서 제 1 요소는 제 2 요소로 부를 수 있고, 마찬가지로 제 2 요소는 제 1 요소로 부를 수 있다. 본 명세서에서 사용될 때, 용어 "및/또는"은 표시된 관련 항목 중 하나 이상의 임의의 조합 및 모든 조합을 포함한다.
층, 영역, 또는 기판 등의 요소가 다른 요소의 "상"에 있거나 또는 다른 요소 "상으로" 연장한다고 지칭되는 경우, 이것은 다른 요소 상에 직접 위치하거나 다른 요소 상으로 직접 연장할 수 있고, 또는 개재하는 요소가 존재할 수도 있다는 것이 이해될 것이다. 대조적으로, 일 요소가 다른 요소 "상에 직접" 존재하거나 또는 다른 요소 "상으로 직접" 연장한다고 지칭되는 경우, 개재하는 요소가 존재하지 않는다. 마찬가지로, 층, 영역, 또는 기판 등의 요소가 다른 요소의 "위"에 있거나 또는 다른 요소 "위로" 연장한다고 지칭되는 경우, 이것은 다른 요소 위에 직접 위치하거나 다른 요소 위로 직접 연장할 수 있고, 또는 개재하는 요소가 존재할 수도 있다는 것이 이해될 것이다. 대조적으로, 일 요소가 다른 요소 "위에 직접" 존재하거나 또는 다른 요소 "위로 직접" 연장한다고 지칭되는 경우, 개재하는 요소가 존재하지 않는다. 일 요소가 다른 요소에 "연결" 또는 "결합"되는 것으로 지칭되는 경우, 이것은 다른 요소에 직접 연결 또는 결합될 수 있고, 또는 개재하는 요소가 존재할 수도 있다는 것이 또한 이해될 것이다. 대조적으로, 일 요소가 다른 요소에 "직접 연결" 또는 "직접 결합"된다고 지칭되는 경우, 개재하는 요소가 존재하지 않는다.
본 명세서에서 "아래" 또는 "위" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "수직" 등의 상대적인 용어를 사용하여 도면에 예시된 바와 같이 하나의 요소, 층, 또는 영역과 다른 요소, 층, 또는 영역과의 관계를 설명할 수 있다. 이들 용어 및 위에서 논의되는 용어는 도면에 도시되는 배향에 더하여 디바이스의 다양한 배향을 포함하도록 의도된다는 것이 이해될 것이다.
본 명세서에서 사용되는 용어는 특정의 양태를 설명하는 것만을 목적으로 하고 본 개시를 제한하는 것을 의도하지 않는다. 본 명세서에서 사용될 때, 단수형("a", "an" 및 "the")은 문맥이 명확하게 다른 것을 지시하지 않는 한 복수형도 포함하도록 의도한다. 본 명세서에서 사용되는 경우 "포함"이라는 용어는 기재된 특징, 정수, 단계, 작업, 요소, 및 구성요소의 존재를 특정하지만 하나 이상의 다른 특징, 정수, 단계, 작업, 요소, 구성요소 및/또는 이들의 그룹을 존재 또는 추가를 배제하지 않는다는 것도 이해해야 한다.
달리 정의되지 않는 한 본 명세서에서 사용되는 모든 용어(기술 용어 및 과학 용어를 포함함)는 본 개시가 속하는 기술분야의 당업자가 일반적으로 이해하는 것과 동일한 의미를 갖는다. 본 명세서에서 사용되는 용어는 본 명세서 및 관련 기술의 문맥에서 이들 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 본 명세서에서 명시적으로 정의되지 않는 한 이상화되거나 과도하게 형식적인 의미로 해석되어서는 안된다는 것도 이해해야 한다.
구조의 유형에 더하여 트랜지스터가 형성되는 반도체 재료의 특성도 동작 파라미터에 영향을 줄 수 있다. 트랜지스터의 동작 파라미터에 영향을 주는 특성 중 열 전도율은 트랜지스터의 고주파 및 고전력 특성에 영향을 줄 수 있다.
열 전도율은 반도체 재료가 열을 방산하는 능력이다. 전형적인 동작에서, 모든 트랜지스터는 열을 생성한다. 마찬가지로, 고출력 및 고주파 트랜지스터는 통상적으로 작은 신호 트랜지스터보다 더 많은 양의 열을 생성한다. 반도체 재료의 온도가 증가하면, 접합부 누출 전류는 일반적으로 증가하고, 트랜지스터를 흐르는 전류는 온도의 상승에 따라 캐리어 이동도의 저하로 인해 일반적으로 감소한다. 따라서, 열이 반도체로부터 방산되면, 재료는 보다 낮은 온도에 유지되고, 누출 전류는 더 낮아지면서 보다 큰 전류를 운반할 수 있게 된다.
개시된 프로세스 및 디바이스는 기판 상에 장착될 수 있는 반도체 디바이스에 적용될 수 있다. 일부의 양태에서, 기판은 관련된 재료의 유형에 따라, 예를 들면, 1 인치(2.54 cm) 미만 내지 12 인치(30.5 cm)를 초과하는 범위의 직경을 갖는 원형 반도체 웨이퍼의 형상으로 형성될 수 있다. 예를 들면, 정사각형, 직사각형, 삼각형 등의 다른 반도체 웨이퍼 형상도 가능하며, 다른 반도체 웨이퍼 크기도 또한 가능하다.
기판은 예를 들면, 실리콘 탄화물(SiC), 실리콘(Si), 게르마늄(Ge), 갈륨 비화물(GaAs), 사파이어, 갈륨 인화물(GaP), 갈륨 질화물(GaN), 아연 산화물(ZnO), 이들의 합금, 본 명세서에 기술된 용도에 적합한 기타 재료, III-V족 재료의 성장을 지원할 수 있는 임의의 다른 재료 등을 포함할 수 있다. 트랜지스터, 발광 다이오드(LED), 다이오드, 태양 전지, 및 기타 디바이스 등의 반도체 디바이스를 형성하기 위해 재료를 기판 상에 퇴적 및 패턴화할 수 있다.
일 양태에서, 반도체 디바이스는 고전자이동도 트랜지스터(HEMT)일 수 있다. 이와 관련하여, HEMT는 III족 질화물 기반의 디바이스일 수 있고, 이러한 HEMT는 고출력 무선 주파수(RF) 용도, 저주파 고출력 스위칭 용도, 및 기타 용도를 위한 매우 유한한 후보이다. 예를 들면, GaN 및 그 합금 등의 III족 질화물의 재료 특성에 의해 RF 용도를 위한 높은 RF 이득 및 직선성에 더하여 고전압 및 고전류를 달성할 수 있다. 전형적인 III족 질화물 HEMT는 더 높은 밴드 갭의 III족 질화물(예를 들면, AlGaN) 장벽층과 더 낮은 밴드 갭의 III족 질화물 재료(예를 들면, GaN) 버퍼층 사이의 계면에서 2차원 전자 가스(2DEG)의 형성에 의존하며, 재료의 밴드 갭이 작을수록 전자 친화도는 더 높아진다. 2DEG는 보다 작은 밴드 갭 재료의 축적층이고, 높은 전자 농도 및 높은 전자 이동도를 포함할 수 있다.
일 양태에서, 반도체 디바이스에는 발광 다이오드(LED)가 포함될 수 있다. 이와 관련하여, LED의 계속적인 개발에 의해 가시 스펙트럼 및 기타 광 스펙트럼을 포괄할 수 있는 고도로 효율적이고 기계적으로 견고한 광원이 얻어졌다. 이들 속성은 고체 상태 디바이스의 잠재적으로 긴 내용년수와 맞물려 다양한 새로운 조명 용도, 디스플레이 용도 등을 가능하게 할 수 있다. 예를 들면, GaN 기반의 발광 다이오드(LED)는 복수의 GaN 기반의 에피택시얼 층이 퇴적된 사파이어, SiC 등의 절연성, 반도체성, 또는 전도성의 기판을 포함할 수 있다. 에피택시얼 층은 에너지가 공급되었을 때 발광하는 p-n 접합을 갖는 활성 영역을 포함할 수 있다.
본 명세서에서 사용될 때, "반도체 웨이퍼"라는 용어는 웨이퍼의 기판이 반도체 재료인지의 여부에 무관하게 반도체 재료의 적어도 하나의 영역을 갖는 웨이퍼를 지칭한다. 예를 들면, 반도체 재료의 층이 비반도체 재료 상에 제공되어 반도체 웨이퍼를 제공할 수 있다. 더욱이, 본 명세서에서 사용될 때, "웨이퍼"라는 용어는 완전한 웨이퍼 또는 웨이퍼의 일부를 지칭한다. 따라서, 웨이퍼라는 용어는 전체 웨이퍼 또는 그 일부를 기술하는 데 사용될 수 있다.
도 1은 본 개시에 따른 반도체 웨이퍼를 다이싱하는 프로세스를 도시한다.
도 1을 참조하면, 본 개시의 방법에 따르면, 동일한 반도체 웨이퍼 상에 형성된 다수의 반도체 디바이스가 본 개시에 따라 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)를 사용하여 서로 분리될 수 있다.
특히, 이 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)는 제 1 다이싱 방법을 사용하여 반도체 웨이퍼를 부분적으로 기계적으로 절단하는 것(블록 102)을 포함할 수 있다.
일 양태에서, 제 1 다이싱 방법(블록 102)은 기계식 톱일 수 있는 제 1 수단을 이용할 수 있다. 일 양태에서, 제 1 수단은 원형 톱일 수 있다. 일 양태에서, 제 1 수단은 도 3 및/또는 도 11에 예시된 톱 디바이스(1100)일 수 있다. 일 양태에서, 제 1 수단은 임의의 유형의 임의의 유형의 반도체 웨이퍼 절단 메커니즘일 수 있다. 그러나, 간결성 및 이해의 용이성을 위해, 본 개시에서 제 1 수단은 톱 디바이스(1100)로 지칭될 수 있다.
또한, 제 1 다이싱 방법을 사용하여 반도체 웨이퍼를 부분적으로 기계적으로 절단하는 것(블록 102)은 제 1 영역이 저부를 포함하도록 반도체 웨이퍼 내로 부분적으로 연장되는 제 1 영역을 형성하는 것을 포함할 수 있다. 다시 말하면, 제 1 영역은 반도체 웨이퍼의 전체를 통해 연장되지는 않는다. 일 양태에서, 제 1 영역은 반도체 디바이스의 인접 에지들 사이 및 인접 에지들을 따라 형성될 수 있다. 일 양태에서, 제 1 영역은 반도체 디바이스의 주변 상에 형성될 수 있다. 일 양태에서, 제 1 영역은 반도체 디바이스의 주변의 주위에 형성될 수 있다. 일 양태에서, 제 1 영역은 제 1 슬롯, 제 1 채널, 제 1 그루브, 제 1 트렌치 등일 수 있다. 제 1 다이싱 방법을 사용하여 반도체 웨이퍼를 부분적으로 기계적으로 절단하는 것(블록 102)의 추가의 세부사항을 설명한다.
또한, 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)는 제 2 다이싱 방법)을 사용하여 반도체 웨이퍼를 절단하는 것(블록 104)을 더 포함할 수 있다.
일 양태에서, 제 2 다이싱 방법(블록 104)은 레이저일 수 있는 제 2 수단을 이용할 수 있다. 일 양태에서, 제 2 수단은 도 4에 예시된 레이저 디바이스(1200) 및/또는 도 12에 예시된 레이저 디바이스(1200)일 수 있다. 일 양태에서, 제 2 수단은 임의의 유형의 반도체 웨이퍼 절단 메커니즘일 수 있다. 그러나, 간결성 및 이해의 용이성을 위해, 본 개시에서 제 2 수단은 레이저 디바이스로 지칭될 수 있다.
또한, 제 2 다이싱 방법을 사용하여 반도체 웨이퍼를 절단하는 것(블록 104)은 제 2 영역이 반도체 디바이스의 인접 에지들 사이에 그리고 인접 에지들을 따라 형성되도록 반도체 웨이퍼 내로 지향될 수 있는 레이저로부터의 레이저 광빔을 이용하는 것을 포함할 수 있다. 일 양태에서, 제 2 영역은 반도체 디바이스의 주변 상에 형성될 수 있다. 일 양태에서, 제 2 영역은 반도체 디바이스의 주변의 주위에 형성될 수 있다. 일 양태에서, 제 2 영역은 제 2 슬롯, 제 2 채널, 제 2 그루브, 제 2 트렌치 등일 수 있다. 일 양태에서, 제 1 영역 및 제 2 영역은 상하로 배치될 수 있다. 일 양태에서, 제 1 영역 및 제 2 영역은 연결될 수 있다. 일 양태에서, 제 1 영역 및 제 2 영역은 서로 인접할 수 있다. 일 양태에서, 제 1 영역 및 제 2 영역은 직접 연결될 수 있다. 일 양태에서, 제 1 다이싱 방법을 사용하여 반도체 웨이퍼를 부분적으로 기계적으로 절단하는 것(블록 102)은 제 2 다이싱 방법을 사용하여 반도체 웨이퍼를 절단하는 것(블록 104) 이전에 수행된다. 일 양태에서, 제 1 다이싱 방법을 사용하여 반도체 웨이퍼를 부분적으로 기계적으로 절단하는 것(블록 102)은 제 2 다이싱 방법을 사용하여 반도체 웨이퍼를 절단하는 것(블록 104) 이후에 수행된다. 다시 말하면, 다이싱 방법의 순서는 임의의 특정의 순서로 또는 동시에 구현될 수 있다. 제 2 다이싱 방법을 사용하여 반도체 웨이퍼를 절단하는 것(블록 104)의 추가의 세부사항을 설명한다.
다음에, 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)는 반도체 웨이퍼로부터 반도체 디바이스의 싱귤레이션 및/또는 분리(블록 106)를 더 포함할 수 있다.
일 양태에서, 제 1 다이싱 방법을 사용하여 반도체 웨이퍼를 부분적으로 기계적으로 절단하는 것(블록 102); 및 제 2 다이싱 방법을 사용하여 반도체 웨이퍼를 절단하는 것(블록 104)의 조합에 의해 반도체 디바이스는 분리된다. 일 양태에서, 이 조합에 의해 반도체 디바이스는 완전히 물리적으로 분리된다. 일 양태에서, 제 1 영역 및 제 2 영역의 조합에 의해 반도체 디바이스는 완전히 물리적으로 분리된다. 일 양태에서, 반도체 웨이퍼의 전체를 통해 연장하는 제 1 영역 및 제 2 영역의 조합에 의해 반도체 디바이스는 완전히 물리적으로 분리된다. 또한, 일부의 양태에서 반도체 웨이퍼는 반도체 웨이퍼를 다이싱하는 프로세스(블록 100) 이전에 또는 도중에 캐리어 매체에 부착될 수 있다. 일 양태에서, 캐리어 매체는 테이프 재료일 수 있다. 일 양태에서, 테이프 재료에는 반도체 웨이퍼를 유지하기 위한 PVC, 폴리올레핀, 폴리에틸렌, 접착제를 수반하는 배킹(backing) 재료, 및/또는 동종의 것이 포함될 수 있다.
그러나, 대안적인 양태에서 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)에 의해 불완전한 분리가 일어날 수 있다. 이 경우, 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)는 함께 절단선 또는 절단 영역을 형성하는 제 1 영역 및/또는 제 2 영역을 따라 웨이퍼를 절단함으로써 싱귤레이팅하는 것을 더 포함할 수 있다. 이러한 싱귤레이션은 임의의 적절한 수단 또는 방법을 사용하여 달성될 수 있다. 예를 들면, 싱귤레이션은 절단선을 따라 웨이퍼에 기계적 응력을 가함으로써 일어날 수 있다. 일 양태에서, 제 1 다이싱 방법을 사용하여 반도체 웨이퍼를 부분적으로 기계적으로 절단하는 것(블록 102) 및 제 2 다이싱 방법을 사용하여 반도체 웨이퍼를 절단하는 것(블록 104)의 조합에 의해 반도체 웨이퍼 재료의 작은 일부가 잔류할 수 있다. 다음에 이 반도체 웨이퍼 재료의 작은 부분을 절단하여 싱귤레이션 프로세스를 종료할 수 있다. 당업자가 이해하는 바와 같이 반도체 웨이퍼의 절단을 촉진하는 가요성 캐리어 기판 상에 웨이퍼를 장착함으로써 절단은 촉진될 수 있다.
도 2는 본 개시의 양태에 따른 다이싱 전의 반도체 웨이퍼의 부분 단면도를 예시한다.
특히, 도 2는 본 개시의 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)에서 이용될 수 있는 예시적인 반도체 웨이퍼(202)를 예시한다. 이와 관련하여, 도 2의 반도체 웨이퍼(202)는 본 개시의 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)의 구현 이전에 도시된 것이다.
반도체 웨이퍼(202)는 반도체 웨이퍼(202)의 제 1 디바이스 표면(206) 상에 및/또는 내에 형성될 수 있는 복수의 활성 디바이스 부분(204)을 포함할 수 있다. 일 양태에서, 제 1 디바이스 표면(206)은 반도체 웨이퍼(202)의 상면 또는 반도체 웨이퍼(202)의 최상면일 수 있다. 복수의 활성 디바이스 부분(204)가 분리되면, 이들은 반도체 디바이스(222)를 형성할 수 있다. 또한, 활성 디바이스 부분(204)은 반도체 웨이퍼(202)(미도시) 내로 더 연장될 수 있고, 반도체 웨이퍼(202)(미도시)에 배치될 수 있다. 일부의 양태에서, 반도체 웨이퍼(202)의 기판(208)은 제 1 디바이스 표면(206) 상에 추가의 층을 더 포함할 수 있다. 일부의 양태에서, 반도체 웨이퍼(202)의 기판(208)은 제 1 디바이스 표면(206) 상에 추가의 층을 포함하지 않을 수 있다.
일부의 양태에 따르면, 반도체 웨이퍼(202)는 기판(208)을 포함할 수 있다. 기판(208)은 실리콘 탄화물(SiC), 실리콘(Si), 게르마늄(Ge), 갈륨 비화물(GaAs), 사파이어, 갈륨 인화물(GaP), 갈륨 질화물(GaN), 아연 산화물(ZnO), 이들의 합금, 본 명세서에 기술된 용도에 적합한 기타 재료, III-V족 재료의 성장을 지원할 수 있는 임의의 다른 재료 등으로 형성될 수 있다. 일 양태에서, 기판(208)은 실리콘 탄화물(SiC)로 형성된다.
복수의 활성 디바이스 부분(204)은 기판(208)의 각각의 영역(210)을 포괄할 수 있다. 각각의 영역(210)은 반도체 디바이스(222)가 될 수 있다. 일 양태에서, 복수의 활성 디바이스 부분(204)은 트랜지스터, 발광 다이오드(LED), 다이오드, 태양 전지, 및 기타 디바이스 중 하나 이상일 수 있는 반도체 디바이스를 구현하도록 구성될 수 있다. 일 양태에서, 복수의 활성 디바이스 부분(204)은 하나 이상의 트랜지스터를 구현하도록 구성될 수 있다. 일 양태에서, 활성 디바이스 부분(204)은 하나 이상의 HEMT를 구현하도록 구성될 수 있다. 일 양태에서, 복수의 활성 디바이스 부분(204)는 하나 이상의 발광 다이오드(LED)를 구현하도록 구성될 수 있다.
반도체 웨이퍼(202)의 기판(208)은 이 기판(208)의 반대면 상에 배치되는 제 2 디바이스 표면(212)을 더 포함할 수 있다. 특히, 제 2 디바이스 표면(212)은 제 1 디바이스 표면(206)의 반대측의 기판(208)의 표면 상에 배치될 수 있다. 일부의 양태에서, 반도체 웨이퍼(202)의 기판(208)은 제 2 디바이스 표면(212) 상에 추가의 층을 더 포함할 수 있다. 일부의 양태에서, 반도체 웨이퍼(202)의 기판(208)은 제 2 디바이스 표면(212) 상에 추가의 층을 더 포함하지 않을 수 있다. 일 양태에서, 제 2 디바이스 표면(212)은 반도체 웨이퍼(202)의 저면을 형성할 수 있다.
일부의 양태에서, 추가의 층은 디바이스 부분, 컨택트, 층, 개재층 등을 포함할 수 있다. 일 양태에서, 추가의 층은 금속화 층(214)일 수 있다. 금속화 층(214)은 제 2 디바이스 표면(212) 상에 배치될 수 있다. 일부의 양태에서, 금속화 층(214)은 얻어지는 반도체 디바이스(222)에 열전도율 및/또는 다이의 부착부를 제공할 수 있다. 추가의 층을 포함하는 양태에서, 이 추가의 층은 하면(220)을 포함할 수 있다. 일 양태에서, 하면(220)은 기판(208), 제 2 디바이스 표면(212), 및/또는 the 제 1 디바이스 표면(206)에 수직으로 연장할 수 있다. 일 양태에서, 하면(220)은 반도체 웨이퍼(202)의 저면을 형성할 수 있다. 마지막으로, 반도체 웨이퍼(202)에는 복수의 활성 디바이스 부분(204), 각각의 영역(210), 및/또는 반도체 디바이스(222)를 이들의 분리 전에 연결하는 연결 부분(262)이 형성될 수 있다.
도 3은 본 개시에 따른 처리 중의 반도체 웨이퍼의 부분 단면도를 예시한다.
특히, 도 3은 제 1 다이싱 방법을 사용하여 반도체 웨이퍼(202)를 부분적으로 기계적으로 절단하는 것(블록 102)을 포함하는 반도체 웨이퍼(202)를 다이싱하는 프로세스(블록 100) 도중의 반도체 웨이퍼(202)를 예시한다.
일 양태에서, 제 1 수단은 톱 블레이드(1108)를 갖는 톱 디바이스(1100)일 수 있다. 일 양태에서, 톱 디바이스(1100)는 제 1 디바이스 표면(206)에 제 1 영역(216)을 형성하도록 반도체 웨이퍼(202) 및 제 1 디바이스 표면(206) 위에 배치될 수 있다. 또한, 제 1 다이싱 방법을 사용하여 반도체 웨이퍼를 부분적으로 기계적으로 절단하는 것(블록 102)은 제 1 영역(216)이 저부(224)를 포함하도록 반도체 웨이퍼(202) 내로 부분적으로 연장되는 제 1 영역(216)을 형성하는 것을 포함할 수 있다. 다시 말하면, 제 1 영역(216)은 반도체 웨이퍼(202)의 전체를 통해 연장하지 않을 수 있다. 일 양태에서, 제 1 영역(216)은 반도체 디바이스(222)의 주변 상에 형성될 수 있다. 일 양태에서, 제 1 영역(216)은 반도체 디바이스(222)의 주변의 주위에 형성될 수 있다. 일 양태에서, 제 1 영역(216)은 반도체 디바이스(222)의 인접 에지들 사이 및 인접 에지들을 따라 형성될 수 있다. 일 양태에서, 제 1 영역(216)은 제 1 벽(226) 및 제 2 벽(228)을 갖도록 반도체 디바이스(222)의 인접 에지들 사이 및 인접 에지들을 따라 형성될 수 있다. 일 양태에서, 제 1 영역(216)는 제 1 디바이스 표면(206)에 수직으로 기판(208) 내로 연장될 수 있다. 일 양태에서, 제 1 영역(216)은 제 1 디바이스 표면(206)으로부터 기판(208) 내로 연장될 수 있다. 일 양태에서, 제 1 벽(226) 및 제 2 벽(228)은 또한 제 1 디바이스 표면(206)에 수직으로 기판(208) 내로 연장될 수 있다. 일 양태에서, 저부(224)는 기판(208) 내에서 제 1 디바이스 표면(206)에 평행하게 연장될 수 있다. 일 양태에서, 제 1 영역(216)은 제 1 슬롯, 제 1 채널, 제 1 그루브, 제 1 트렌치 등일 수 있다. 대안적인 양태에서, 제 1 영역(216)은 제 2 디바이스 표면(212)으로부터 기판(208) 내로 연장될 수 있고; 톱 디바이스(1100)는 반도체 웨이퍼(202) 및 제 2 디바이스 표면(212) 아래를 절단하기 위해 작동가능하게 배치될 수 있다.
이와 관련하여, 제 1 영역(216)이 저부(224)를 포함하도록 및/또는 제 1 영역(216)이 반도체 웨이퍼(202)를 통과하여 연장하지 않도록 반도체 웨이퍼(202) 내로 부분적으로 연장되는 제 1 영역(216)을 톱 디바이스(1100)를 사용하여 형성함으로써 칩, 칩 아웃, 균열, 테어아웃, 파편, 에지 균열 등을 포함하는 결함을 포함할 수 있는 불균일한 절단의 발생을 감소시킨다. 특히, 톱 디바이스(1100)를 구현하여 반도체 웨이퍼(202)를 통해 부분적으로만 연장되는 영역을 형성함으로써 상기한 불균일한 절단 및 관련된 결함이 크게 줄어든다는 것이 밝혀졌다. 더 구체적으로는, 톱 디바이스(1100)를 구현하여 반도체 웨이퍼(202)를 통해 부분적으로만 연장되는 영역을 형성함으로써 상기한 불균일한 절단 및 관련된 결함을 크게 줄이는 것은 예상되지 않았던 것이고, 이러한 예상되지 않은 결과는 결함의 감소, 제조 시간의 단축, 제조 비용의 감축 등을 포함하여 본 명세서에서 기술한 바와 같은 많은 이점을 제공한다.
일 양태에서, 제 1 다이싱 방법을 사용하여 반도체 웨이퍼(202)를 부분적으로 기계적으로 절단하는 것(블록 102)을 포함하는 반도체 웨이퍼(202)를 다이싱하는 프로세스(블록 100)는 제 1 디바이스 표면(206)의 제 1 영역(216), 반도체 웨이퍼(202)의 상면, 및/또는 반도체 웨이퍼(202)의 최상면을 형성하는 것을 포함한다. 이와 관련하여, 제 1 수단 및/또는 톱 디바이스(1100)는 금속화 층(214)을 포함하는 임의의 금속층을 절단하는 데에 이용되지 않을 수 있다. 이와 관련하여, 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)는 스트리트의 형성을 필요로 하지 않을 수 있다. 따라서, 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)를 위해 반도체 웨이퍼(202)의 임의의 층을 에칭할 필요가 없을 수도 있다. 따라서, 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)는 결함을 줄이고, 반도체 제조 시간을 줄이고, 및/또는 반도체 제조 비용을 줄인다.
전술한 방법에서, 도 3에 도시된 바와 같은 중간 기판 어셈블리(300)가 형성된다.
도 4은 본 개시에 따른 처리 중의 반도체 웨이퍼의 부분 단면도를 예시한다.
도 4는 제 2 다이싱 방법을 사용하여 반도체 웨이퍼를 절단하는 것(블록 104)을 포함하는 반도체 웨이퍼(202)를 다이싱하는 프로세스(블록 100) 도중의 반도체 웨이퍼(202)를 예시한다. 특히, 도 4는 레이저 디바이스(1200)로부터의 집속된 레이저 광빔(1208)이 기판(208)의 반도체 웨이퍼(202) 내로 집속되어 그 안에 제 2 영역(218)을 생성할 수 있다는 것을 예시한다(블록 104; 도 1). 일 양태에서, 제 2 영역(218)은 반도체 디바이스(222)의 주변 상에 형성될 수 있다. 일 양태에서, 제 2 영역(218)은 반도체 디바이스(222)의 주변의 주위에 형성될 수 있다. 일 양태에서, 제 2 영역(218)은 제 2 슬롯, 제 2 채널, 제 2 그루브, 제 2 트렌치 등일 수 있다. 일 양태에서, 레이저 디바이스(1200)는 반도체 웨이퍼(202) 및 제 1 디바이스 표면(206) 위에 작동을 위해 배치될 수 있다. 집속된 레이저 광빔(1208)은 수렴될 수 있고, 렌즈(1202)에 의해 집속될 수 있다(도 12). 집속된 레이저 광빔(1208)은 집속된 레이저 광빔(1208)이 제 1 영역(216)을 통해 투사되도록 복수의 활성 디바이스 부분(204)들 사이에서 반도체 웨이퍼(202)를 통해 (레이저 디바이스(1200), 반도체 웨이퍼(202), 또는 둘 모두를 상대적으로 이동시킴으로써) 스캐닝될 수 있다.
일 양태에서, 집속된 레이저 광빔(1208)은 제 1 영역(216)을 통해 저부(224)로 투사된다. 이 방식으로, 제 2 영역(218)은 도 4에 예시된 바와 같이 제 1 영역(216)과 실질적으로 동일한 넓이를 갖는, 그리고 제 1 영역(216)과 정렬되는 패턴으로 형성될 수 있다. 일 양태에서, 제 1 영역(216) 및 제 2 영역(218)은 상하로 배치될 수 있다. 일 양태에서, 제 1 영역(216) 및 제 2 영역(218)은 연결될 수 있다. 일 양태에서, 제 1 영역(216) 및 제 2 영역(218)은 직접 연결될 수 있다. 일 양태에서, 제 1 영역(216)의 축선과 제 2 영역(218)의 축선은 정렬될 수 있다. 일 양태에서, 제 1 영역(216)의 축선과 제 2 영역(218)의 축선은 인접할 수 있다. 레이저 디바이스(1200)의 동작 및 집속된 레이저 광빔(1208)과 반도체 웨이퍼(202) 사이의 상대 이동을 제어하기 위해 제어기(1250)(도 12)가 제공될 수 있다. 대안적인 양태에서, 제 2 영역(218)은 제 2 디바이스 표면(212)으로부터 기판(208) 내로 연장될 수 있고; 레이저 디바이스(1200)는 반도체 웨이퍼(202) 및 제 2 디바이스 표면(212) 아래에 배치될 수 있다.
상기 스캐닝 동작 중에, 집속된 레이저 광빔(1208)은 이 집속된 레이저 광빔(1208)이 반도체 웨이퍼(202) 내에 위치될 수 있는 초점(250)을 갖도록 생성될 수 있다. 일 양태에서, 초점(250)은 제 1 디바이스 표면(206)과 하면(220) 사이에 있도록 제어된다. 일 양태에서, 초점(250)은 제 1 디바이스 표면(206)과 제 2 디바이스 표면(212) 사이에 있도록 제어된다. 일 양태에서, 초점(250)은 제 1 저부(224)와 하면(220) 사이에 있도록 제어된다. 일 양태에서, 초점(250)은 제 1 저부(224)와 제 2 디바이스 표면(212) 사이에 있도록 제어된다.
일 양태에서, 집속된 레이저 광빔(1208)은 초점(250)이 기판(208) 내에 위치하여 저부(224)로부터 제 2 디바이스 표면(212)으로 이동하도록 생성된다. 일 양태에서, 집속된 레이저 광빔(1208)은 초점(250)이 기판(208) 내에 위치하여 반도체 웨이퍼(202)의 재료가 삭마됨에 따라 저부(224)로부터 하면(220)으로 이동되도록 생성된다. 특히, 초점(250)은 제 2 영역(218)의 형성 중에 레이저 광빔(1208)의 에너지가 최적 절단 속도 및 품질을 제공하도록 이동된다. 일부의 양태에 따르면, 집속된 레이저 광빔(1208)은 제 2 영역(218)의 너비의 전체에 걸쳐 실질적으로 균일하다.
일부의 양태에 따르면, 레이저 디바이스(1200)은 가스 레이저, 화학적 레이저, 금속 증기 레이저, 고체 레이저, 및/또는 반도체 레이저로서 구현될 수 있다. 일부의 양태에 따르면, 레이저 디바이스(1200)는 자외선 레이저일 수 있다.
일부의 양태에 따르면, 레이저 디바이스(1200)는 특정 출력으로 레이저 광빔(1208)을 출력하도록 제어될 수 있다. 일 양태에서, 레이저 디바이스(1200)의 특정 출력은 1 와트 - 25 와트, 2 와트 - 12 와트, 2 와트 - 4 와트, 4 와트 - 6 와트, 6 와트 - 8 와트, 8 와트 - 10 와트, 10 와트 - 12 와트, 12 와트 - 14 와트, 14 와트 - 16 와트, 16 와트 - 18 와트, 18 와트 - 20 와트, 20 와트 - 22 와트, 또는 22 와트 - 25 와트일 수 있다. 일 양태에서, 레이저 디바이스(1200)의 특정 출력은 상기 범위 내에서 변화될 수 있다.
일 양태에서, 제 2 다이싱 방법을 사용하여 반도체 웨이퍼를 절단하는 것(블록 104)을 포함하는 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)는 제 1 디바이스 표면(206), 반도체 웨이퍼(202)의 상면, 및/또는 반도체 웨이퍼(202)의 최상면 위에서 레이저 광(1208)을 생성하는 레이저 디바이스(1200)에 의해 제 2 영역(218)을 형성하는 것을 포함한다. 이와 관련하여, 제 2 수단 및/또는 레이저 디바이스(1200)는 금속화 층(214)을 포함하는 임의의 금속층을 삭마한다. 이와 관련하여, 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)는 스트리트의 형성을 필요로 하지 않을 수 있다. 따라서, 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)를 위해 반도체 웨이퍼(202)의 층을 에칭할 필요가 없다. 따라서, 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)는 결함, 반도체 제조 시간 및/또는 반도체 제조 비용을 줄인다.
일 양태에서, 제 2 다이싱 방법을 사용하여 반도체 웨이퍼를 절단하는 것(블록 104)을 포함하는 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)는 제 2 디바이스 표면(212) 및/또는 하면(220)을 향해 레이저 광(1208)을 생성하는 레이저 디바이스(1200)에 의해 제 2 영역(218)을 형성하는 것을 포함한다. 이와 관련하여, 제 2 디바이스 표면(212) 및/또는 하면(220)의 둘 모두는 제 1 영역(216)보다 활성 디바이스 부분(204)로부터 물리적으로 더 멀리 배치되어 있다. 이 물리적 분리로 인해 활성 디바이스 부분(204)의 원하지 않는 열손상이 줄어든다.
도 5은 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 부분 단면도를 예시한다.
특히, 도 5는 제 2 영역(218)의 형성 후의 반도체 웨이퍼(202)를 예시한다. 이와 관련하여, 제 2 영역(218)은 기판(208)의 일부, 금속화 층(214)의 일부, 및 제 2 영역(218)을 따라 배치된 반도체 웨이퍼(202)의 임의의 다른 층을 삭마함으로써 기판(208) 내의 복수의 활성 디바이스 부분(204)들 사이에 형성될 수 있다.
특히, 레이저 디바이스(1200)의 동작은 반도체 웨이퍼(202)의 재료의 내부 삭마, 제 2 영역(218) 내에서 기판(208)의 기판 재료의 삭마, 제 2 영역(218) 내에서 금속화 층(214)의 재료의 삭마, 및/또는 제 2 영역(218) 내에서 임의의 다른 층의 재료의 삭마를 포함할 수 있다.
삭마된 재료는 반도체 웨이퍼(202)의 제 2 영역(218)의 하부 개구로부터 누출하여 반도체 웨이퍼(202) 내에 다시 퇴적되거나 흘러서 재배치 및 잔류한다. 일 양태에서, 삭마는 반도체 웨이퍼(202) 재료를 용융 또는 기화시키는 것을 포함할 수 있다. 예를 들면, 삭마는 단결정질 SiC를 용융 또는 기화시키는 것, 결정 경계의 기화, 및/또는 동종의 것을 포함할 수 있다. 이와 관련하여, 금속화 층(214)을 포함하는 반도체 웨이퍼(202)의 추가의 층도 삭마될 수 있다. 일 양태에서, 재료가 제거되고 잔류 표면에는 제 1 영역(216)과 함께 제 1 디바이스 표면(206)으로부터 제 2 디바이스 표면(212) 및/또는 하면(220)까지 개방될 수 있는 제 2 영역(218)이 형성되도록 재료는 제 2 영역(218)으로부터 완전히 삭마될 수 있다.
전술한 방법에서, 도 5에 도시된 바와 같은 반도체 디바이스(222)가 형성된다.
도 6은 도 5에 따른 초기 처리 후의 부분적인 반도체 웨이퍼의 상세 단면도를 예시한다.
특히, 도 6은 톱 디바이스(1100)에 의해 형성된 제 1 영역(216)은 제 1 벽(226)과 제 2 벽(228) 사이에 너비 W1을 가질 수 있고, 톱 디바이스(1100)에 의해 형성된 제 1 영역(216)은 제 1 디바이스 표면(206)과 저부(224) 사이에 깊이 D1을 가질 수 있다는 것을 예시하고 있다. 일부의 양태에서, 너비 W1은 20 μm - 100 μm, 20 μm - 25 μm, 25 μm - 30 μm, 30 μm - 40 μm, 40 μm - 50 μm, 50 μm - 60 μm, 60 μm - 70 μm, 70 μm - 80 μm, 80 μm - 90 μm, 또는 90 μm -100 μm의 범위를 가질 수 있다.
일부의 양태에서, 깊이 D1은 5 μm - 150 μm, 5 μm - 10 μm, 10 μm - 15 μm, 15 μm - 20 μm, 20 μm - 25 μm, 25 μm - 30 μm, 30 μm - 40 μm, 40 μm - 50 μm, 50 μm - 60 μm, 60 μm - 70 μm, 70 μm - 80 μm, 80 μm - 90 μm, 90 μm - 100 μm, 100 μm - 110 μm, 110 μm - 120 μm, 120 μm - 130 μm, 130 μm - 140 μm, 또는 140 μm - 150 μm의 범위를 가질 수 있다.
일부의 양태에서, 깊이 D1은 반도체 웨이퍼(202)와 관련된 기판(208)의 두께, 금속화 층(214)의 두께, 임의의 추가의 층 또는 개재층의 두께의 조합된 두께의 50% 내지 99%, 50% 내지 60%, 60% 내지 70%, 70% 내지 80%, 80% 내지 90%, 90% 내지 99%에 상당할 수 있다. 일부의 양태에서, 깊이 D1은 반도체 웨이퍼(202)와 관련된 기판(208)의 두께, 금속화 층(214)의 두께, 임의의 추가의 층 또는 개재층의 두께의 조합된 두께의 30%, 40%, 50%, 60%, 70%, 80%, 또는 90%를 초과할 수 있다.
일부의 양태에서, 깊이 D1은 반도체 웨이퍼(202)와 관련된 기판(208)의 두께 및 임의의 추가의 층 또는 개재층의 두께의 조합된 두께의 50% 내지 99%, 50% 내지 60%, 60% 내지 70%, 70% 내지 80%, 80% 내지 90%, 90% 내지 99%에 상당할 수 있다. 일부의 양태에서, 깊이 D1은 반도체 웨이퍼(202)와 관련된 기판(208)의 두께 및 임의의 추가의 층 또는 개재층의 조합된 두께의 30%, 40%, 50%, 60%, 70%, 80%, 또는 90%를 초과할 수 있다.
일부의 양태에서, 깊이 D1은 반도체 웨이퍼(202)와 관련된 기판(208)의 두께의 50% 내지 99%, 50% 내지 60%, 60% 내지 70%, 70% 내지 80%, 80% 내지 90%, 90% 내지 99%에 상당할 수 있다. 일부의 양태에서, 깊이 D1은 반도체 웨이퍼(202)와 관련된 기판(208)의 두께의 30%, 40%, 50%, 60%, 70%, 80%, 또는 90%를 초과할 수 있다.
일부의 양태에서, 깊이 D1은 반도체 웨이퍼(202)의 두께의 50% 내지 99%, 50% 내지 60%, 60% 내지 70%, 70% 내지 80%, 80% 내지 90%, 90% 내지 99%에 상당할 수 있다. 일부의 양태에서, 깊이 D1은 반도체 웨이퍼(202)의 두께의 30%, 40%, 50%, 60%, 70%, 80%, 또는 90%를 초과할 수 있다.
도 6은 레이저 디바이스(1200)에 의해 형성된 제 2 영역(218)이 제 1 벽(236)과 제 2 벽(238) 사이에서 너비 W2를 가질 수 있고; 레이저 디바이스(1200)에 의해 형성된 제 2 영역(218)이 저부(224)와 제 2 디바이스 표면(212) 및/또는 하면(220) 사이에서 깊이 D2를 가질 수 있다는 것을 더 예시하고 있다. 일부의 양태에서, 너비 W2는 5 μm - 100 μm, 5 μm - 10 μm, 10 μm - 15 μm, 15 μm - 20 μm, 20 μm - 25 μm, 25 μm - 30 μm, 30 μm - 40 μm, 40 μm - 50 μm, 50 μm - 60 μm, 60 μm - 70 μm, 70 μm - 80 μm, 80 μm - 90 μm, 또는 90 μm - 100 μm의 범위를 가질 수 있다.
일부의 양태에서, 깊이 D2는 5 μm - 100 μm, 5 μm - 10 μm, 10 μm - 15 μm, 15 μm - 20 μm, 20 μm - 25 μm, 25 μm - 30 μm, 30 μm - 40 μm, 40 μm - 50 μm, 50 μm - 60 μm, 60 μm - 70 μm, 70 μm - 80 μm, 80 μm - 90 μm, 또는 90 μm - 100 μm의 범위를 가질 수 있다.
일부의 양태에서, 깊이 D2와 깊이 D1의 조합된 깊이는 반도체 웨이퍼(202)와 관련된 기판(208)의 두께, 금속화 층(214)의 두께, 및 임의의 추가의 층 또는 개재층의 두께의 조합된 두께에 상당할 수 있다. 일부의 양태에서, 깊이 D2와 깊이 D1의 조합된 두께는 반도체 웨이퍼(202)의 두께에 상당할 수 있다. 일부의 양태에서, 깊이 D2와 깊이 D1의 조합된 깊이는 반도체 웨이퍼(202)와 관련된 기판(208)의 두께, 금속화 층(214)의 두께 임의의 추가의 층 또는 개재층의 두께의 조합된 두께의 80% 내지 100%, 80% 내지 85%, 85% 내지 95%, 95% 내지 98%, 98% 내지 99%, 99% 내지 100%에 상당할 수 있다. 일부의 양태에서, 깊이 D2와 깊이 D1의 조합된 깊이는 반도체 웨이퍼(202)의 두께의 80% 내지 100%, 80% 내지 85%, 85% 내지 95%, 95% 내지 98%, 98% 내지 99%, 99% 내지 100%에 상당할 수 있다.
일부의 양태에서, 깊이 D2와 깊이 D1의 조합된 깊이는 기판(208)의 두께 및 금속화 층(214)의 두께에 상당할 수 있다. 일부의 양태에서, 너비 W1은 너비 W2보다 클 수 있다. 너비 W1, 너비 W2, 깊이 D1, 및 깊이 D2는 디바이스마다 그리고 위치마다 다를 수 있으므로, 이들 각각의 값은 본 개시와 일치하는 다양한 양태의 평균값을 나타낼 수 잇다.
도 7은 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 부분 사시도를 예시한다.
특히, 도 7은 반도체 웨이퍼를 다이싱하는 프로세스(블록 100; 도 1) 후 및 반도체 웨이퍼로부터 반도체 디바이스의 싱귤레이션 및/또는 분리 프로세스(블록 106) 후의 반도체 디바이스(222)를 예시한다. 더 구체적으로는, 도 7에 예시된 바와 같이, 반도체 디바이스(222)의 배면 또는 하면(220)/제 2 디바이스 표면(212)의 세부가 도시되어 있다. 또한, 제 2 영역(218)의 표면 및 제 2 영역(218)의 제 1 벽(236)/제 2 벽(238)이 예시되어 있고; 제 1 영역(216)의 표면 및 제 1 영역(216)의 제 1 벽(226)/제 2 벽(228)이 예시되어 있다.
특히, 도 7은 본 개시에 따른 반도체 웨이퍼를 다이싱하는 프로세스(블록 100; 도 1)이 명백한 결함을 포함하지 않거나 적어도 결함 밀도가 감소되는 것을 예시하고 있다. 이와 관련하여, 도 7은 또한 본 개시에 따른 반도체 웨이퍼를 다이싱하는 프로세스(블록 100; 도 1)가 명백한 결함을 포함하지 않거나 적어도 결함 밀도의 감소를 포함하도록 개시된 프로세스의 예상되지 않은 활용 결과를 제공한다는 것을 예시하고 있다.
도 8은 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 부분 사시도를 예시한다.
특히, 도 8은 반도체 웨이퍼를 다이싱하는 프로세스(블록 100; 도 1) 후 및 반도체 웨이퍼로부터 반도체 디바이스의 싱귤레이션 및/또는 분리 프로세스(블록 106) 후의 반도체 디바이스(222)를 예시한다. 더 구체적으로는, 도 8에 예시된 바와 같이, 반도체 디바이스(222)의 전면 또는 제 1 디바이스 표면(206) 및 복수의 활성 디바이스 부분(204)의 적어도 하나가 도시되어 있다. 또한, 제 2 영역(218)의 표면 및 제 2 영역(218)의 제 1 벽(236)/제 2 벽(238)이 예시되어 있고; 제 1 영역(216)의 표면 및 제 1 영역(216)의 제 1 벽(226)/제 2 벽(228)이 예시되어 있다.
특히, 도 8은 본 개시에 따른 반도체 웨이퍼를 다이싱하는 프로세스(블록 100; 도 1)이 명백한 결함을 포함하지 않거나 적어도 결함 밀도의 감소를 포함한다는 것을 예시하고 있다. 이와 관련하여, 도 8은 또한 본 개시에 따른 반도체 웨이퍼를 다이싱하는 프로세스(블록 100; 도 1)가 명백한 결함을 포함하지 않거나 적어도 결함 밀도의 감소를 포함하도록 개시된 프로세스의 예상되지 않은 활용 결과를 제공한다는 것을 예시하고 있다.
도 9는 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 저면도를 예시한다.
특히, 도 9는 반도체 웨이퍼로부터 반도체 디바이스의 싱귤레이션 및/또는 분리 전에 반도체 웨이퍼를 다이싱하는 프로세스(블록 100; 도 1) 후의 반도체 디바이스(222)를 예시한다. 더 구체적으로는, 도 9에 예시된 바와 같이, 반도체 디바이스(222)의 배면 또는 하면(220)/제 2 디바이스 표면(212)의 세부가 도시되어 있다. 또한, 제 2 영역(218) 및 제 1 영역(216)이 예시되어 있다.
특히, 도 9은 본 개시에 따른 반도체 웨이퍼를 다이싱하는 프로세스(블록 100; 도 1)이 명백한 결함을 포함하지 않거나 적어도 결함 밀도의 감소를 포함한다는 것을 예시하고 있다. 이와 관련하여, 도 9은 또한 본 개시에 따른 반도체 웨이퍼를 다이싱하는 프로세스(블록 100; 도 1)가 명백한 결함을 포함하지 않거나 적어도 결함 밀도의 감소를 포함하도록 개시된 프로세스의 예상되지 않은 활용 결과를 제공한다는 것을 예시하고 있다.
도 10은 본 개시에 따른 초기 처리 후의 반도체 웨이퍼의 저면도를 예시한다.
본 개시의 일부의 양태에서, 복수의 활성 디바이스 부분(204)은 스트리트 구조의 형성을 필요로 하지 않는다. 그러나, 경우에 따라, 스트리트 구조는 여전히 이용될 수 있다. 이와 관련하여, 도 10은 복수의 활성 디바이스 부분(204)이 적어도 하나의 스트리트 구조(260)에 의해 분리될 수 있는 양태를 예시한다. 일부의 양태에 따르면, 하면(220)은 제 2 디바이스 표면(212)의 노출된 스트립에 각각의 스트리트 구조(260)가 형성되도록 기판(208)의 제 2 디바이스 표면(212)까지 하방으로 완전히 에칭될 수 있다.
특히, 도 10은 본 개시에 따른 반도체 웨이퍼를 다이싱하는 프로세스(블록 100; 도 1)이 명백한 결함을 포함하지 않거나 적어도 결함 밀도의 감소를 포함한다는 것을 예시하고 있다. 이와 관련하여, 도 10은 또한 본 개시에 따른 반도체 웨이퍼를 다이싱하는 프로세스(블록 100; 도 1)가 명백한 결함을 포함하지 않거나 적어도 결함 밀도의 감소를 포함하도록 개시된 프로세스의 예상되지 않은 활용 결과를 제공한다는 것을 예시하고 있다.
도 11은 본 개시에 따른 톱 절단 디바이스의 개략도를 예시한다.
도 11에 예시된 톱 디바이스(1100)는 반도체 웨이퍼(202)에 제 1 영역(216)을 생성하도록 구현될 수 있다. 그러나, 임의의 유형의 반도체 웨이퍼 절단 디바이스를 이용하여 반도체 웨이퍼(202)에 제 1 영역(216)을 생성할 수 있다. 톱 디바이스(1100)는 톱 블레이드(1108)를 사용하여 반도체 웨이퍼(202)의 기판(208) 및/또는 임의의 다른 추가의 층을 절단할 수 있다. 일 양태에서, 톱 블레이드(1108)는 모터(1106)에 의해 회전되는 원형 톱 블레이드일 수 있다. 모터(1106)는 구동 회전용 톱 블레이드(1108)를 장착한 모터 샤프트(1180)를 포함할 수 있다.
톱 디바이스(1100)는 톱 블레이드(1108)를 사용하여 제어된 패턴으로 절단할 수 있다. 제 1 영역(216)의 너비 및 깊이는 톱 디바이스(1100)의 패턴 생성 및 톱 설정을 통해 제어가능하다. 톱 디바이스(1100)는 출력, 회전 속도, 선 속도, 반복, 및/또는 동종의 것을 포함하는 설정을 가질 수 있다. 기하학적 형상이 컴퓨터 보조 설계(CAD) 파일로부터 직접 생성되어 톱 디바이스(1100) 내로 임포팅(importing)될 수 있다. 다른 양태에서, 톱 디바이스(1100)는 대안적으로 또는 추가적으로 절단을 위한 패턴 인식 및/또는 고정된 피치(pitch)를 이용할 수 있다. 이 설정은 톱 디바이스(1100)에 의해 하드웨어 및/또는 소프트웨어에 의해 제어될 수 있다.
톱 디바이스(1100)는 제어기(1150)를 포함할 수 있다. 제어기(1150)는 톱 디바이스(1100)에 의해 처리되고 있는 반도체 웨이퍼(202) 또는 임의의 다른 구성요소의 위치를 감지할 수 있는 위치 센서(1112)로부터 센서 출력을 수신할 수 있다. 일 양태에서, 위치 센서(1112)는 톱 디바이스(1100)에 의해 처리되고 있는 반도체 웨이퍼(202) 또는 임의의 다른 구성요소의 일부를 지지하고 있는 지지체(1114)의 위치를 감지할 수 있다. 제어기(1150)는 위치결정 디바이스(1116)를 사용하여 톱 디바이스(1100)에 의해 처리되고 있는 반도체 웨이퍼(202) 또는 임의의 다른 구성요소의 원하는 위치에 제 1 영역(216)을 형성하도록 지지체(1114)를 이동시킬 수 있다. 위치결정 디바이스(1116)는 원하는 위치에 지지체(1114)를 위치시키기 위한 하나 이상의 위치결정 모터를 포함할 수 있다. 위치결정 디바이스(1116)는 많은 다른 방식으로 구현될 수 있다. 대안적으로, 위치결정 디바이스(1116)는 톱 디바이스(1100)를 위치시킬 수 있고, 위치 센서(1112)는 지지체(1114)가 정지해 있는 동안에 톱 디바이스(1100)의 위치를 판정할 수 있다. 다른 양태에서, 톱 디바이스(1100) 및 지지체(1114)의 둘 모두가 이동될 수 있다.
제어기(1150)는 프로세서(1152)를 포함할 수 있다. 이 프로세서(1152)는 전원(1154), 메모리(1156), 클록(1158), A/D 변환기(A/D)(1160), 입력/출력(I/O) 포트(1162) 등에 동작가능하게 접속될 수 있다. 프로세서(1152)는 톱 디바이스(1100)를 제어하여 패턴 생성을 통해 제 1 영역(216)의 너비 W1 및 깊이 D1을 생성하도록 톱 블레이드(1108)를 작동시킬 수 있다. 프로세서(1152)는 톱 디바이스(1100)를 제어하여 특정 출력, 회전 속도, 선 속도, 반복, 및/또는 동종의 것으로 톱을 작동시킬 수 있다. 프로세서(1152)는 톱 디바이스(1100)를 제어하여 메모리(1156) 내에 저장된 컴퓨터 보조 설계(CAD) 파일에 기초하여 톱을 작동시킬 수 있다.
입력/출력(I/O) 포트(1162)는 임의의 적절히 부착된 전자 디바이스로부터 신호를 수신하여 이들 신호를 A/D 변환기(A/D)(1160)로부터 및/또는 프로세서(1152)까지 전송하도록 구성될 수 있다. 이들 신호는 온도를 감지하는 온도 센서, 위치를 감지하는 위치 센서(1112) 등으로부터의 신호를 포함한다. 신호가 아날로그 형식인 경우, 이 신호는 A/D 변환기(A/D)(1160)를 통해 진행할 수 있다. 이와 관련하여, A/D 변환기(A/D)(1160)는 아날로그 형식 신호를 수신하여 이들 신호를 대응하는 디지털 형식 신호로 변환하도록 구성될 수 있다.
제어기(1150)는 D/A 변환기(DAC)(1170)를 포함할 수 있고, 이것은 프로세서(1152)로부터 디지털 형식 신호를 수신하여 이들 신호를 아날로그 형식으로 변환하고 이 아날로그 신호를 입력/출력(I/O) 포트(1162)로부터 전송하도록 구성될 수 있다. 이 방식으로, 아날로그 신호를 이용하도록 구성된 전자 디바이스는 통신을 수신할 수 있거나 프로세서(1152)에 의해 구동될 수 있다. 프로세서(1152)는 D/A 변환기(DAC)(1170), A/D(1160) 및/또는 the 입력/출력(I/O) 포트(1162)의 사이에서 신호를 송수신하도록 구성될 수 있다. 프로세서(1152)는 클록(1158)으로부터 시간 신호를 수신하도록 더 구성될 수 있다. 또한, 프로세서(1152)는 CAD 파일을 포함하는 메모리(1156)를 출입하는 전자 데이터를 저장 및 인출하도록 구성된다. 제어기(1150)는 더 나아가 디스플레이(1168), 입력 디바이스(1164), 및 ROM(read-only memory)(1172)을 포함할 수 있다. 마지막으로, 프로세서(1152)는 본 명세서에 기술된 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)를 실행하도록 프로세서((1152)에 의해 실행되는 메모리(1156) 내에 저장된 프로그램을 포함할 수 있다.
도 12는 본 개시에 따른 레이저 절단 디바이스의 개략도를 도시한다.
레이저 디바이스(1200)는 레이저 조각 기계, 레이저 패터닝 시스템, 레이저 스크라이버(laser scriber), 레이저 삭마 디바이스 등을 사용하여 반도체 웨이퍼(202) 내에 제 2 영역(218)을 생성하도록 구현될 수 있다. 레이저 디바이스(1200)는 집속된 레이저 광(1208)을 사용하여 반도체 웨이퍼(202), 기판(208), 임의 개재층, 임의의 추가의 층, 및/또는 금속화 층(214)을 연소시키거나 아니면 삭마할 수 있다.
레이저 디바이스(1200)는 집속된 레이저 광(1208)을 사용하여 제어된 패턴으로 제 2 영역(218)을 형성할 수 있다. 제 2 영역(218)의 너비 및 깊이는 레이저 디바이스(1200)의 패턴 생성 또는 패턴 인식, 및 레이저 설정을 통해 제어가능하다. 레이저 디바이스(1200)는 주기, 출력, 속도, 벡터 구성, 반복, 및/또는 동종의 것을 포함하는 설정을 가질 수 있다. 기하학적 형상이 컴퓨터 보조 설계(CAD) 파일로부터 직접 생성되어 레이저 디바이스(1200) 내로 임포팅될 수 있다. 선 밀도 및 반복의 설정은 레이저 디바이스(1200)에 의해 하드웨어 및/또는 소프트웨어에 의해 제어될 수 있다.
레이저 디바이스(1200)는 관련된 시스템의 임의의 부분으로부터 온도를 감지하는 온도 센서로부터 센서 출력을 수신할 수 있는 제어기(1250)를 포함할 수 있다. 제어기(1250)는 레이저 디바이스(1200)에 의해 처리되고 있는 반도체 웨이퍼(202) 또는 임의의 다른 구성요소의 위치를 감지할 수 있는 위치 센서(1212)로부터 센서 출력을 수신할 수 있다. 일 양태에서, 위치 센서(1212)는 레이저 디바이스(1200)에 의해 처리되고 있는 반도체 웨이퍼(202) 또는 임의의 다른 구성요소의 일부를 지지하고 있는 지지체(1214)의 위치를 감지할 수 있다. 제어기(1250)는 위치결정 디바이스(1216)를 사용하여 레이저 디바이스(1200)에 의해 처리되고 있는 반도체 웨이퍼(202) 또는 임의의 다른 구성요소의 원하는 위치에 제 2 영역(218)을 형성하도록 지지체(1214)를 이동시킬 수 있다. 위치결정 디바이스(1216)는 원하는 위치에 지지체(1214)를 위치시키기 위한 하나 이상의 위치결정 모터를 포함할 수 있다. 위치결정 디바이스(1216)는 많은 다른 방식으로 구현될 수 있다. 대안적으로, 위치결정 디바이스(1216)는 레이저 디바이스(1200)를 위치시킬 수 있고, 위치 센서(1212)는 지지체(1214)가 정지해 있는 동안에 레이저 디바이스(1200)의 위치를 판정할 수 있다.
제어기(1250)는 프로세서(1252)를 포함할 수 있다. 이 프로세서(1252)는 전원(1254), 메모리(1256), 클록(1258), A/D 변환기(A/D)(1260), 입력/출력(I/O) 포트(1262) 등에 동작가능하게 접속될 수 있다.
프로세서(1252)는 레이저 디바이스(1200)를 제어하여 패턴 생성을 통해 제 2 영역(218)의 너비 및 깊이를 생성하도록 레이저를 작동시킬 수 있다. 일 양태에서, 프로세서(1252)는 레이저 디바이스(1200)를 제어하여 제 2 영역(218)의 너비 W2 및 깊이 D2를 생성할 수 있다. 프로세서(1252)는 레이저 디바이스(1200)를 제어하여 레이저를 특정 주파수, 출력, 속도, 벡터 구성, 반복, 및/또는 동종의 것으로 작동시킬 수 있다. 프로세서(1252)는 레이저 디바이스(1200)를 제어하여 메모리(1256) 내에 저장된 컴퓨터 보조 설계(CAD) 파일에 기초하여 레이저를 작동시킬 수 있다.
입력/출력(I/O) 포트(1262)는 임의의 적절히 부착된 전자 디바이스로부터 신호를 수신하여 이들 신호를 A/D 변환기(A/D)(1260)로부터 및/또는 프로세서(1252)까지 전송하도록 구성될 수 있다. 이들 신호는 온도를 감지하는 온도 센서, 위치를 감지하는 위치 센서(1212) 등으로부터의 신호를 포함한다. 신호가 아날로그 형식인 경우, 이 신호는 A/D 변환기(A/D)(1260)를 통해 진행할 수 있다. 이와 관련하여, A/D 변환기(A/D)(1260)는 아날로그 형식 신호를 수신하여 이들 신호를 대응하는 디지털 형식 신호로 변환하도록 구성될 수 있다.
제어기(1250)는 D/A 변환기(DAC)(1270)를 포함할 수 있고, 이것은 프로세서(1252)로부터 디지털 형식 신호를 수신하여 이들 신호를 아날로그 형식으로 변환하고 이 아날로그 신호를 입력/출력(I/O) 포트(1262)로부터 전송하도록 구성될 수 있다. 이 방식으로, 아날로그 신호를 이용하도록 구성된 전자 디바이스는 통신을 수신할 수 있거나 프로세서(1252)에 의해 구동될 수 있다. 프로세서(1252)는 D/A 변환기(DAC)(1270), A/D 변환기(1260) 및/또는 the 입력/출력(I/O) 포트(1262)의 사이에서 신호를 송수신하도록 구성될 수 있다. 프로세서(1252)는 클록(1258)으로부터 시간 신호를 수신하도록 더 구성될 수 있다. 또한, 프로세서(1252)는 CAD 파일을 포함하는 메모리(1256)를 출입하는 전자 데이터를 저장 및 인출하도록 구성된다. 제어기(1250)는 더 나아가 디스플레이(1268), 입력 디바이스(1264), 및 ROM(read-only memory)(1272)을 포함할 수 있다. 마지막으로, 프로세서(1252)는 본 명세서에 기술된 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)를 실행하도록 프로세서((1252)에 의해 실행되는 메모리(1256) 내에 저장된 프로그램을 포함할 수 있다.
레이저 디바이스(1200)는 이득 매질(1204), 이득 매질(1204)에 에너지를 공급(1206)하는 메커니즘, 및 광학 피드백(1210)을 제공하는 디바이스를 포함할 수 있다. 이득 매질(1204)은 유도 방출(stimulated emission)에 의해 광을 증폭시킬 수 있는 특성을 갖는 재료일 수 있다. 이득 매질(1204)을 통과하는 특정 파장의 광은 증폭되어 출력을 증가시킬 수 있다. 이득 매질(1204)이 광을 증폭시키기 위해, 이 이득 매질(1204)은 펌핑 프로세스로 에너지를 공급받을 수 있다. 에너지는 전류로서 또는 상이한 파장의 광으로서 공급될 수 있다. 펌프 광은 플래시 램프에 의해 또는 다른 레이저에 의해 제공될 수 있다. 레이저는 광 공진기를 사용하여 광학 피드백(1210)을 구현할 수 있다. 일 양태에서, 피드백은 이득 매질(1204)의 양단부 상의 한 쌍의 미러에 의해 구현될 수 있다. 광은 미러들 사이에서 전후로 반사되어 이득 매질(1204)을 통과하고 그 때마다 증폭된다. 전형적으로, 2 개의 미러 중 하나인 출력 커플러(output coupler)는 부분적으로 투명한 것일 수 있다. 집속된 레이저 광(1208) 중 일부는 이 미러를 통해 누출되고 렌즈(1202)에 의해 집속되어 제 2 영역(218)을 형성할 수 있다. 그러나, 레이저 디바이스, 레이저 스크라이버, 렌즈(1202) 레이저 조각기의 다른 구현형태도 이용될 수 있다는 것에 유의해야 한다.
본 개시는 또한 반도체 디바이스(222)를 제조하는 프로세스에 관한 것이다. 이 프로세스는 기판(208) 상에 및/또는 기판(208) 내에 재료를 퇴적 및/또는 패턴화하여 트랜지스터, 발광 다이오드(LED), 다이오드, 태양 전지, 및 기타 디바이스 등의 반도체 디바이스(222)를 형성하는 것을 포함한다. 그 후 본 개시의 프로세스는 본 명세서에 기술된 반도체 웨이퍼를 다이싱하는 프로세스(블록 100)를 포함한다. 마지막으로, 본 개시의 프로세스는 개개의 다이를 장착 및 캡슐화하여 개개의 디바이스를 형성하는 것을 포함한다.
도 13은 다이싱 결함의 밀도의 증가를 표시하는 초기 처리 후의 예시적인 반도체 웨이퍼의 평면도를 예시한다.
특히, 도 13은 다이(4) 사이에 슬롯(6)을 형성하기 위해서만 기계식 톱을 사용하여 다이싱된 반도체 웨이퍼(2)를 예시한다. 도 13에 예시된 바와 같이, 반도체 웨이퍼(2)의 전체를 통한 톱 절단은 칩 또는 칩 아웃 형태의 결함(10)을 형성하였다. 더욱이, 톱을 사용하여 반도체 웨이퍼(2)의 전체를 절단하였으므로 이 톱 절단 프로세를 위한 스트리트(8)가 형성될 필요가 있었다.
이와 관련하여, 본 개시는 적어도 도 7, 도 8, 도 9, 및 도 10에 예시된 바와 같이 명백한 결함이 없거나 적어도 결함 밀도가 감소되도록 개시된 프로세스를 사용하는 예상 밖의 결과를 제공한다. 이와 관련하여, 개시된 프로세스는 도 13에 예시된 디바이스의 제조 프로세스 등의 종래 기술의 프로세스와 비교하여 더 낮은 결함 밀도를 제공한다.
따라서, 본 개시는 보다 선명한 다이싱, 개선된 반도체 성능, 감소된 제조 시간, 감소된 제조 비용 등을 얻는 반도체 웨이퍼의 다이싱을 위한 대체 해결책을 설명하였다. 특히, 본 개시는 명백한 결함이 없거나 적어도 결함 밀도가 감소되도록 개시된 프로세스를 사용하는 예상 밖의 결과를 제공한다. 더욱이, 반도체 상에 형성된 임의의 금속층은 스트리트를 형성하는 등으로 제거될 필요가 없을 수 있고, 따라서 반도체 디바이스의 열을 전달하는 능력 및/또는 다이의 부착을 제공하는 능력이 종래 기술의 디바이스에 비해 향상될 수 있다.
본 개시는 예시적인 양태의 관점에서 설명되었으나, 당업자는 본 개시가 첨부된 청구범위의 사상 및 범위 내에서의 변경하여 실시될 수 있다는 것을 이해할 것이다. 위에 제공된 이들 실시례는 단지 예시적인 것이며, 본 개시의 모든 가능한 설계, 양태, 용도 또는 수정을 망라하는 목록인 것을 의미하는 것은 아니다.
Claims (26)
- 제 1 표면 및 제 2 표면을 가지며, 적어도 제 1 디바이스 영역 및 제 2 디바이스 영역을 포함하는 반도체 웨이퍼로부터 반도체 디바이스를 형성하기 위한 방법으로서,
상기 방법은:
반도체 웨이퍼의 제 1 표면을 절단하여 상기 반도체 웨이퍼를 부분적으로 관통하여 연장하는 제 1 영역을 형성하는 것 - 상기 제 1 영역은 저부를 가짐 -; 및
레이저 광빔이 상기 반도체 웨이퍼 내에서 상기 반도체 웨이퍼의 상기 제 1 표면과 상기 제 2 표면 사이에서 집속되도록, 그리고 상기 레이저 광빔이 재료 삭마(material ablation)에 의해 상기 반도체 웨이퍼를 더 절단하여 상기 제 1 영역과 정렬된 제 2 영역을 형성하도록 상기 레이저 광빔을 상기 반도체 웨이퍼로 지향시키는 것을 포함하는, 반도체 디바이스의 형성 방법. - 제 1 항에 있어서,
상기 제 1 영역을 형성하는 것은 상기 제 1 영역을 톱으로 톱질하여 상기 반도체 웨이퍼의 제 1 표면이 되게 하는, 반도체 디바이스의 형성 방법. - 제 1 항에 있어서,
상기 레이저 광빔을 상기 반도체 웨이퍼로 지향시키는 것은 상기 제 1 영역에서 상기 레이저 광빔을 지향시켜 상기 제 2 영역을 형성하는 것을 더 포함하는, 반도체 디바이스의 형성 방법. - 제 3 항에 있어서,
상기 제 1 영역에서 상기 레이저 광빔을 지향시키는 것은 상기 반도체 웨이퍼를 분리하여 제 1 다이 및 제 2 다이를 형성하고, 상기 제 1 다이는 제 1 디바이스 영역을 포함하고, 상기 제 2 다이는 상기 제 2 디바이스 영역을 포함하는, 반도체 디바이스의 형성 방법. - 제 1 항에 있어서,
상기 제 1 영역은 상기 제 1 디바이스 영역과 상기 제 2 디바이스 영역 사이에서 상기 반도체 웨이퍼의 일 부분 안으로 상기 반도체 웨이퍼의 그 일 부분의 두께의 50% 이상의 깊이를 갖는, 반도체 디바이스의 형성 방법. - 제 1 항에 있어서,
상기 레이저 광빔을 지향시키는 것은 상기 레이저 광빔이 상기 반도체 웨이퍼의 재료의 삭마를 일으키도록 실시되는, 반도체 디바이스의 형성 방법. - 제 1 항에 있어서,
상기 레이저 광빔을 지향시키는 것은 상기 반도체 웨이퍼의 제 1 표면 위에 배치되는 레이저 디바이스를 사용하여 상기 레이저 광빔을 지향시키는 것을 포함하는, 반도체 디바이스의 형성 방법. - 제 1 항에 있어서,
상기 반도체 웨이퍼의 제 1 표면 상에 또는 상기 반도체 웨이퍼의 제 1 표면 내에 적어도 하나의 디바이스 층을 형성함으로써 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역을 제조하는 것을 더 포함하는, 반도체 디바이스의 형성 방법. - 제 8 항에 있어서,
상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역은 각각 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는, 반도체 디바이스의 형성 방법. - 제 8 항에 있어서,
상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역은 각각 제 1 고전자이동도 트랜지스터(high-electron mobility transistor; HEMT) 및 제 2 고전자이동도 트랜지스터(HEMT)를 포함하는, 반도체 디바이스의 형성 방법. - 제 8 항에 있어서,
상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역은 각각 제 1 발광 다이오드(LED) 및 제 2 발광 다이오드(LED)를 포함하는, 반도체 디바이스의 형성 방법. - 다이로서,
제 1 표면, 제 2 표면, 및 디바이스 영역을 포함하고;
상기 다이는 상기 다이의 주변을 따라 상기 제 1 표면과 상기 제 2 표면 사이에 부분적으로 연장되는 제 1 영역을 포함하고;
상기 다이는 상기 다이의 주변을 따라 상기 제 1 표면과 상기 제 2 표면 사이에 제 2 영역을 더 포함하고, 상기 제 1 영역은 상기 제 2 영역과 정렬되고,
상기 제 1 영역은 톱 절단된 영역을 포함하고, 상기 제 2 영역은 레이저 삭마된 영역을 포함하는, 다이. - 제 12 항에 있어서,
상기 제 1 영역은 제 1 수단에 의해 상기 제 1 영역을 톱질함으로써 구조화 및 배치되어 상기 다이의 제 1 표면이 되고, 상기 제 1 수단은 톱을 포함하고; 상기 제 2 영역은 상기 제 1 표면과 상기 제 2 표면 사이에 집속되는 레이저 광빔을 사용하여 구조화 및 배치되고, 상기 레이저 광빔은 재료 삭마에 의해 상기 제 2 영역을 형성하도록 구성되는, 다이. - 제 12 항에 있어서,
상기 제 1 영역은 상기 다이의 일 부분 안으로 상기 다이의 그 일 부분의 두께의 50% 이상의 깊이를 갖는, 다이. - 제 12 항에 있어서,
상기 디바이스 영역은 트랜지스터를 포함하는, 다이. - 제 12 항에 있어서,
상기 디바이스 영역은 고전자이동도 트랜지스터(HEMT)를 포함하는, 다이. - 제 12 항에 있어서,
상기 디바이스 영역은 발광 다이오드(LED)를 포함하는, 다이. - 제 1 표면 및 제 2 표면을 가지며, 적어도 제 1 디바이스 영역 및 제 2 디바이스 영역을 포함하는 반도체 웨이퍼로부터 반도체 디바이스를 형성하기 위한 방법으로서,
상기 방법은:
반도체 웨이퍼의 제 1 표면을 절단하여 상기 반도체 웨이퍼를 부분적으로 관통하여 연장하는 제 1 영역을 형성하는 것; 및
레이저 광빔이 상기 반도체 웨이퍼 내에서 상기 반도체 웨이퍼의 상기 제 1 표면과 상기 제 2 표면 사이에서 집속되도록, 그리고 상기 레이저 광빔이 재료 삭마에 의해 상기 반도체 웨이퍼를 더 절단하여 제 2 영역을 형성하도록 상기 레이저 광빔을 상기 반도체 웨이퍼로 지향시키는 것을 포함하고,
상기 레이저 광빔을 상기 반도체 웨이퍼로 지향시키는 것은 상기 제 1 영역에서 상기 레이저 광빔을 지향시켜 상기 제 2 영역을 형성하는 것을 더 포함하는, 반도체 디바이스의 형성 방법. - 제 18 항에 있어서,
상기 제 1 영역에서 상기 레이저 광빔을 지향시키는 것은 상기 반도체 웨이퍼를 분리하여 제 1 다이 및 제 2 다이를 형성하고, 상기 제 1 다이는 제 1 디바이스 영역을 포함하고, 상기 제 2 다이는 상기 제 2 디바이스 영역을 포함하는, 반도체 디바이스의 형성 방법. - 제 18 항에 있어서,
상기 제 1 영역은 상기 제 1 디바이스 영역과 상기 제 2 디바이스 영역 사이에서 상기 반도체 웨이퍼의 일 부분의 안으로 상기 반도체 웨이퍼의 그 일 부분의 두께의 50% 이상의 깊이를 갖는, 반도체 디바이스의 형성 방법. - 제 18 항에 있어서,
상기 레이저 광빔을 지향시키는 것은 상기 레이저 광빔이 상기 반도체 웨이퍼의 재료의 삭마를 일으키도록 실시되는, 반도체 디바이스의 형성 방법. - 제 18 항에 있어서,
상기 레이저 광빔을 지향시키는 것은 상기 반도체 웨이퍼의 제 1 표면 위에 배치되는 레이저 디바이스를 사용하여 상기 레이저 광빔을 지향시키는 것을 포함하는, 반도체 디바이스의 형성 방법. - 제 18 항에 있어서,
상기 반도체 웨이퍼의 제 1 표면 상에 또는 상기 반도체 웨이퍼의 제 1 표면 내에 적어도 하나의 디바이스 층을 형성함으로써 상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역을 제조하는 것을 더 포함하는, 반도체 디바이스의 형성 방법. - 제 23 항에 있어서,
상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역은 각각 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는, 반도체 디바이스의 형성 방법. - 제 23 항에 있어서,
상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역은 각각 제 1 고전자이동도 트랜지스터(HEMT) 및 제 2 고전자이동도 트랜지스터(HEMT)를 포함하는, 반도체 디바이스의 형성 방법. - 제 23 항에 있어서,
상기 제 1 디바이스 영역 및 상기 제 2 디바이스 영역은 각각 제 1 발광 다이오드(LED) 및 제 2 발광 다이오드(LED)를 포함하는, 반도체 디바이스의 형성 방법.
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