KR20220003603A - 산화물 반도체의 가공 방법 및 박막 트랜지스터의 제조 방법 - Google Patents

산화물 반도체의 가공 방법 및 박막 트랜지스터의 제조 방법 Download PDF

Info

Publication number
KR20220003603A
KR20220003603A KR1020217039350A KR20217039350A KR20220003603A KR 20220003603 A KR20220003603 A KR 20220003603A KR 1020217039350 A KR1020217039350 A KR 1020217039350A KR 20217039350 A KR20217039350 A KR 20217039350A KR 20220003603 A KR20220003603 A KR 20220003603A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
oxide semiconductor
film
oxide
semiconductor
Prior art date
Application number
KR1020217039350A
Other languages
English (en)
Inventor
다이스케 마츠오
야스노리 안도
Original Assignee
닛신덴키 가부시키 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛신덴키 가부시키 가이샤 filed Critical 닛신덴키 가부시키 가이샤
Publication of KR20220003603A publication Critical patent/KR20220003603A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Drying Of Semiconductors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

결정성이 다른 2개의 산화물 반도체가 적층된 산화물 반도체층의 가공에 있어서, 소망의 형상을 얻기 쉬운 가공 방법을 제공한다. 산화물 반도체로 이루어지는 제 1 반도체층과, 상기 제 1 반도체층을 구성하는 산화물 반도체보다 결정성이 높은 산화물 반도체로 이루어지는 제 2 반도체층이 기판측으로부터 순서대로 적층된 반도체 적층체를, 이온 밀링법에 의해 가공하여 성형하는 가공 방법.

Description

산화물 반도체의 가공 방법 및 박막 트랜지스터의 제조 방법
본 발명은 산화물 반도체의 가공 방법 및 박막 트랜지스터의 제조 방법에 관한 것이다.
최근, In-Ga-Zn-O계(IGZO) 등의 산화물 반도체층을 채널층에 사용한 박막 트랜지스터(TFT)의 개발이 활발하게 행해지고 있다. 산화물 반도체층을 채널층에 사용한 박막 트랜지스터의 제조 방법으로서, 예를 들면, 특허문헌 1에는, 스퍼터링에 의해 게이트 절연층의 위에 산화물 반도체층을 형성한 후, 산화물 반도체층의 위에 금속막을 형성하고, 이 금속막을 에칭함으로써 소스 전극 및 드레인 전극을 형성하는 방법이 개시되어 있다. 이 특허문헌 1에서는, 우수한 막질의 산화물 반도체층을 큰 성막 속도로 형성하기 위해서, 스퍼터링을 행할 때에, 스퍼터링 가스로서 아르곤만을 공급함으로써 결정성이 낮은 제 1 산화물 반도체층을 우선 형성하고, 그 위에, 스퍼터링 가스로서 아르곤과 산소의 혼합 가스를 공급함으로써 결정성이 높은 제 2 산화물 반도체층을 형성하는 것이 기재되어 있다.
국제공개 WO 2018/225822호 공보
그런데, 상기한 바와 같은 결정성이 다른 복수의 산화물 반도체층을 적층한 것에 대하여 웨트 에칭 등의 화학 에칭에 의해 가공을 행할 경우, 적층 방향(막두께 방향)에 있어서의 막질의 차이에 기인해서, 소망의 형상을 얻는 것이 어려울 경우가 있다. 즉, 결정성이 낮은 산화물 반도체층에서는, 결정성이 보다 높은 산화물 반도체층에 비해서 화학 에칭에 대한 에칭 속도가 크기 때문에, 이것들에 대하여 화학 에칭을 행하면, 에칭 속도의 차이에 의해 2개의 산화물 반도체층의 경계에서 단차가 발생해 버릴 경우가 있다. 특히, 상기한 바와 같이, 결정성이 낮은 산화물 반도체층의 위에 결정성이 높은 산화물 반도체층을 적층했을 경우에는, 이것들에 대하여 화학 에칭을 행하면, 상층의 산화물 반도체층에 비해서 하층의 산화물 반도체층이 적층 방향으로 수직한 방향으로 깊게 깎여 버려, 그 가공 단면이 쑥 들어가 버릴 경우가 있다. 그 때문에, 후공정에서 예를 들면 보호막 등을 도포할 경우, 하층의 산화물 반도체층의 가공 단면에까지 보호막이 널리 퍼지기 어려울 경우가 있다.
본 발명은 이와 같은 문제를 감안하여 이루어진 것으로서, 결정성이 다른 2개의 산화물 반도체가 적층된 산화물 반도체층의 가공에 있어서, 소망의 형상을 얻기 쉬운 가공 방법을 제공하는 것을 주된 과제로 하는 것이다.
본 발명은 상기 과제를 해결하기 위해서 예의 검토한 결과, 에칭의 방법으로서 이온 밀링법을 사용했을 경우에는, 결정성이 다른 2개의 산화물 반도체가 적층된 것이라도, 그 산화물 반도체의 결정성의 차이에 의하지 않고, 동 정도의 에칭 속도로 에칭을 행할 수 있는 것을 찾아냈다. 즉, 이온 밀링법이면, 화학적인 반응을 따르지 않는 물리적인 에칭이므로, 결정성의 차이에 의해 에칭 속도에 큰 차이가 나오지 않는 것을 찾아내고, 본 발명에 상도한 것이다.
즉 본 발명의 산화물 반도체의 가공 방법은, 산화물 반도체로 이루어지는 제 1 반도체층과, 상기 제 1 반도체층을 구성하는 산화물 반도체보다 결정성이 높은 산화물 반도체로 이루어지는 제 2 반도체층이 기판측으로부 순서대로 적층된 반도체 적층체를, 이온 밀링법에 의해 가공해서 성형하는 것을 특징으로 한다.
이와 같은 가공 방법이면, 이온 밀링법에 의해 반도체 적층체의 가공을 행하므로, 결정성이 다른 제 1 반도체층과 제 2 반도체층에 대하여 동 정도의 속도로 에칭을 행할 수 있다. 그 때문에, 웨트 에칭을 행했을 경우에 발생할 수 있는, 결정성이 비교적 낮은 제 1 반도체층만이 적층 방향으로 수직한 방향으로 깊게 깎여 버리는 사태를 방지할 수 있고, 소망의 단면 형상을 얻기 쉬워진다.
또한, 제 1 반도체층과 제 2 반도체층에 대하여 동 정도의 속도로 에칭을 행할 수 있으므로, 제 1 반도체층과 제 2 반도체층의 각각의 가공 단면의 경계에 있어서의 단차를 작게 할 수 있다. 그 때문에, 후공정에서 예를 들면 보호막 등을 도포했을 경우에, 제 1 반도체층과 제 2 반도체층 중 어느 가공 단면에도 보호막을 널리 퍼지게 하기 쉽게 할 수 있다.
상기한 본 발명의 효과를 현저하게 하는 상기 반도체 적층체의 형태로서, 상기 가공 방법에 의해 가공하는 반도체 적층체가, 상기 제 1 반도체층이 비정질의 산화물 반도체로 이루어지고, 상기 제 2 반도체층이 결정질의 산화물 반도체로 이루어지는 것을 들 수 있다.
상기한 본 발명의 효과를 현저하게 하는 상기 반도체 적층체의 형태로서, 상기 제 1 반도체층을 구성하는 산화물 반도체의 조성과, 상기 제 2 반도체층을 구성하는 산화물 반도체의 조성이 동일한 것을 들 수 있다.
상기 산화물 반도체의 가공 방법에 있어서의 반도체 적층체의 구체적 형태로서, 상기 제 1 반도체층 및 상기 제 2 반도체층을 구성하는 산화물 반도체가 IGZO인 것을 들 수 있다.
상기 산화물 반도체의 가공 방법에 있어서의 반도체 적층체의 구체적 형태로서, 상기 제 2 반도체층에 대한 Cu-Kα선을 사용한 θ-2θ법에 의한 X선 회절 측정에 있어서의 회절각 2θ=31° 근방에 있어서 확인되는 피크의 반값 전폭이, 상기 제 1 반도체층에 대한 상기 X선 회절 측정에 있어서의 회절각 2θ=31° 근방에 있어서 확인되는 피크의 반값 전폭보다 작은 것이 바람직하다.
또한 본 발명의 박막 트랜지스터의 제조 방법은, 기판 상에, 게이트 전극과, 게이트 절연층과, 산화물 반도체층과, 소스 전극 및 드레인 전극이 순서대로 배치된 박막 트랜지스터의 제조 방법으로서, 산화물 반도체로 이루어지는 제 1 반도체층과, 상기 제 1 반도체층을 구성하는 산화물 반도체보다 결정성이 높은 산화물 반도체로 이루어지는 제 2 반도체층을 상기 기판측으로부터 순서대로 적층하는 반도체 적층 공정과, 적층된 상기 제 1 반도체층 및 상기 제 2 반도체층을 이온 밀링법에 의해 가공해서 상기 산화물 반도체층을 형성하는 반도체 가공 공정을 갖는 것을 특징으로 한다.
이와 같은 박막 트랜지스터의 제조 방법이면, 상기한 산화물 반도체의 가공 방법과 마찬가지의 효과를 얻을 수 있다.
이와 같이 구성한 본 발명에 의하면, 결정성이 다른 2개의 산화물 반도체가 적층된 산화물 반도체층의 가공에 있어서, 소망의 형상을 얻기 쉬운 가공 방법을 제공할 수 있다.
도 1은 본 실시형태의 박막 트랜지스터의 구성을 모식적으로 나타내는 종단면도이다.
도 2는 동 실시형태의 박막 트랜지스터의 제조 공정을 모식적으로 나타내는 단면도이다.
도 3은 동 실시형태의 박막 트랜지스터의 제조 공정을 모식적으로 나타내는 단면도이다.
도 4는 동 실시형태의 박막 트랜지스터의 반도체층 형성 공정에서 사용되는 스퍼터링 장치의 구성을 모식적으로 나타내는 도면이다.
도 5는 가공 방법의 차이에 의한 산화물 반도체층의 가공 단면에의 영향을 설명하는 SEM 사진이다.
이하에, 본 발명의 일실시형태에 따른 박막 트랜지스터 및 그 제조 방법에 대하여 설명한다.
<1. 박막 트랜지스터>
본 실시형태의 박막 트랜지스터(1)는 소위 보텀 게이트형의 것이다. 구체적으로는 도 1에 나타내는 바와 같이, 기판(2)과, 게이트 전극(3)과, 게이트 절연층(4)과, 채널층인 산화물 반도체층(5)과, 소스 전극(6) 및 드레인 전극(7)을 갖고 있고, 기판(2)측으로부터 이 순서대로 배치(형성)되어 있다. 이하, 각 부에 대해서 상세히 설명한다.
기판(2)은 광을 투과할 수 있는 재료로 구성되어 있고, 예를 들면, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르설폰(PES), 아크릴, 폴리이미드 등의 플라스틱(합성 수지)이나 유리 등에 의해 구성되면 좋다.
기판(2)의 표면에는 게이트 전극(3)이 형성되어 있다. 게이트 전극(3)은 높은 도전성을 갖는 재료로 구성되어 있고, 예를 들면 Si, Al, Mo, Cr, Ta, Ti, Pt, Au, Ag 등으로부터 선택되는 1종 이상의 금속으로 구성되면 좋다. 또한, Al-Nd, Ag합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석(ITO), 산화아연인듐(IZO), In-Ga-Zn-O(IGZO) 등의 금속 산화물의 도전성막으로 구성되면 좋다. 게이트 전극(3)은 이들 도전성막의 단층 구조 또는 2층 이상의 적층 구조로 구성되어도 좋다.
게이트 전극(3)의 위에는 게이트 절연층(4)이 배치되어 있다. 게이트 절연층(4)은 높은 절연성을 갖는 재료로 구성되어 있고, 예를 들면, SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, Hf2 등으로부터 선택되는 1개 이상의 산화물을 포함하는 절연막이면 좋다. 게이트 절연층(4)은 이들 도전성막을 단층 구조 또는 2층 이상의 적층 구조로 한 것이면 좋다.
게이트 절연층(4)의 위에는 산화물 반도체층(5)이 배치되어 있다. 산화물 반도체층(5)은, 모두 산화물 반도체로 이루어지는 제 1 반도체층(5a)과 제 2 반도체층(5b)이 기판(2)측으로부터 순서대로 배치된 2층 구조를 이루고 있다.
제 1 반도체층(5a)과 제 2 반도체층(5b)은, 서로 동일한 조성의 산화물 반도체로 구성되어 있고, 서로 동일한 구성 원소 및 불가피한 불순물로 이루어지는 산화물 반도체로 구성되어 있는 것이 바람직하다. 본 실시형태에서는, 제 1 반도체층(5a)과 제 2 반도체층(5b)은 모두, In을 포함하는 산화물을 주성분으로 하는 산화물 반도체로 이루어진다. In을 포함하는 산화물이란, 예를 들면 In-Ga-Zn-O, In-Al-Mg-O, In-Al-Zn-O 또는 In-Hf-Zn-O 등의 산화물이다.
제 1 반도체층(5a)과 제 2 반도체층(5b)은 결정성의 높이(정도)가 서로 다른 산화물 반도체로 구성되어 있다. 구체적으로는, 제 2 반도체층(5b)을 구성하는 산화물 반도체의 결정성은, 제 1 반도체층(5a)을 구성하는 산화물 반도체의 결정성보다 높게 되도록 구성되어 있다.
제 1 반도체(a)는, 그 결정성이 낮을수록, 후술하는 제 1 성막 공정에 있어서의 성막 속도를 빠르게 하여 생산성을 향상시킬 수 있다. 그 때문에 제 1 반도체층(a)을 구성하는 산화물 반도체는, 그 결정성이 낮을수록 바람직하고, 비정질(아몰퍼스)인 것이 보다 바람직하다.
소스 전극(6) 및 드레인 전극(7)의 사이에서 계면을 형성하는 제 2 반도체층(5b)은, 그 결정성이 높을수록 계면에 있어서의 산소 결함을 저감할 수 있고, 박막 트랜지스터(1)의 게이트 역치 전압(Vth)(드레인 전류(Id)=1nA에 있어서의 게이트 전압(Vg))을 크게 할 수 있다. 그 때문에 제 2 반도체층(5b)은 결정성의 산화물 반도체로 이루어지고, 그 결정성은 높을수록 바람직하다.
제 1 반도체층(5a)과 제 2 반도체층(5b)을 구성하는 산화물 반도체의 결정성의 높이(정도)는, 예를 들면 Cu 광원(Cu-Kα선)을 사용한 θ-2θ법에 의한 XRD(X선 회절) 측정에 의해 관측할 수 있는 피크의 반값 전폭(FWHM)에 의해 확인할 수 있다. 구체적으로는, 제 1 반도체층(5a) 및 제 2 반도체층(5b)이 In-Ga-Zn-O(IGZO) 등의 In을 포함하는 산화물을 주성분(체적분률로 90% 이상 포함하는 것을 말한다)으로 하는 산화물 반도체로 이루어질 경우에는, X선 회절 측정에 있어서 2θ=31° 근방(예를 들면 30°~32°)에서 확인할 수 있는 피크의 반값 전폭의 크기에 의해 평가할 수 있다. 보다 구체적으로는 상기 피크의 반값 전폭이 작을수록 결정성이 높다고 평가할 수 있다.
제 2 반도체층(5b)을 구성하는 산화물 반도체의 결정성이, 제 1 반도체층(5a)을 구성하는 산화물 반도체의 결정성보다 높은 것은, 제 2 반도체층(5b)에 대한 X선 회절 측정에 있어서의 회절각 2θ=31° 근방에 있어서 확인되는 피크의 반값 전폭이, 제 1 반도체층(5a)에 대한 X선 회절 측정에 있어서의 회절각 2θ=31° 근방에 있어서 확인되는 피크의 반값 전폭보다 작음으로써 확인할 수 있다.
제 1 반도체층(5a)이 비정질의 산화물 반도체인 것은, 제 1 반도체층(5a)이 In-Ga-Zn-O(IGZO)로 이루어지는 산화물 반도체일 경우, 상기한 XRD(X선 회절)에 의한 측정에 있어서 2θ=31° 근방에 피크가 나타나지 않음으로써 확인할 수 있다.
박막 트랜지스터(1)의 게이트 역치 전압(Vth)을 크게 하는 관점으로부터, 제 2 반도체층(5b)은, XRD(X선 회절)에 의한 측정에 있어서 2θ=31° 근방(예를 들면 30°~32°)에서 확인할 수 있는 피크의 반값 전폭이 4.5° 이하인 것이 바람직하고, 3.0° 이하인 것이 보다 바람직하고, 2.5° 이하인 것이 더욱 바람직하다.
산화물 반도체층(5)의 위에는 소스 전극(6) 및 드레인 전극(7)이 배치되어 있다. 소스 전극(6) 및 드레인 전극(7)은 각각, 전극으로서 기능하도록 높은 도전성을 갖는 재료로 구성되어 있다. 예를 들면 게이트 전극(2)과 마찬가지의 재료에 의해 구성되어도 좋고, 다른 재료에 의해 구성되어도 좋다. 소스 전극(6) 및 드레인 전극(7)은, 금속이나 도전성 산화물의 단층 구조로 구성되어도 좋고, 2층 이상의 적층 구조로 구성되어도 좋다.
필요에 따라서, 산화물 반도체(5), 소스 전극(6) 및 드레인 전극(7)의 위에는, 이것들을 보호하기 위한 보호막이 배치되어 있어도 좋다. 보호막은, 예를 들면 규소산화막(SiO2), 규소질화막 중에 불소를 함유하는 불소화규소질화막(SiN:F) 등에 의해 구성되어도 좋다.
<2. 박막 트랜지스터의 제조 방법>
이어서, 상술한 구조의 박막 트랜지스터(1)의 제조 방법을 도 2 및 도 3을 참조해서 설명한다.
본 실시형태의 박막 트랜지스터(1)의 제조 방법은, 게이트 전극 형성 공정, 게이트 절연층 형성 공정, 반도체층 형성 공정, 소스·드레인 전극 형성 공정을 포함한다. 이하, 각 공정에 대하여 설명한다.
(1) 게이트 전극 형성 공정
우선 도 2(a)에 나타내는 바와 같이, 예를 들면 석영 유리로 이루어지는 기판(2)을 준비하고, 기판(2)의 표면에 게이트 전극(3)을 형성한다. 게이트 전극(3)의 형성 방법은 특별히 제한되지 않고, 예를 들면, 진공 증착법, DC 스퍼터링법 등의 기지의 방법에 의해 형성하면 좋다.
(2) 게이트 절연층 형성 공정
이어서, 도 2(b)에 나타내는 바와 같이, 기판(2) 및 게이트 전극(3)의 표면을 덮도록 게이트 절연층(4)을 형성한다. 게이트 절연층(4)의 형성 방법은 특별히 한정되지 않고, 기지의 방법에 의해 형성하면 좋다.
(3) 반도체층 형성 공정
이어서, 도 2(c)~도 3(f)에 나타내는 바와 같이, 게이트 절연층(4) 상에 채널층으로서의 산화물 반도체층(5)을 형성한다. 반도체층 형성 공정은, 2종류의 산화물 반도체막을 기판(2)측으로부터 순서대로 적층하는 반도체 적층 공정과, 적층한 산화물 반도체막을 가공하는 반도체 가공 공정을 포함한다.
(3-1) 반도체 적층 공정
반도체 적층 공정에서는, 게이트 절연층(4) 상에 제 1 산화물 반도체막(S1)을 형성하고, 이 위에, 제 1 산화물 반도체막(S1)보다 결정성이 높은 제 2 산화물 반도체막(S2)을 형성한다. 반도체 적층 공정은, 제 1 산화물 반도체막(S1)을 형성하는 제 1 성막 공정과, 제 2 산화물 반도체막(S2)을 형성하는 제 2 성막 공정을 포함한다.
본 실시형태에 있어서, 제 1 성막 공정 및 제 2 성막 공정은 어느 것이나, 플라즈마를 이용하여 타깃을 스퍼터링함으로써 산화물 반도체막을 성막한다. 구체적으로는, 도 4에 나타내는 바와 같은, 유도 결합형의 플라즈마(P)를 이용하여 타깃(T)을 스퍼터링하는 스퍼터링 장치(100)를 사용해서 행해진다. 스퍼터링 장치(100)는, 진공 용기(20)와, 진공 용기(20) 내에 있어서 기판(2)을 유지하는 기판 유지부(30)와, 진공 용기(20) 내에 있어서 기판(2)과 대향해서 타깃(T)을 유지하는 타깃 유지부(40)와, 기판 유지부(30)에 유지된 기판(2)의 표면을 따라 배열되고, 플라즈마(P)를 발생시키는 복수의 안테나(50)를 구비한다. 스퍼터링 장치(100)를 사용함으로써, 안테나(50)에 공급하는 고주파 전압과 타깃(T)의 바이어스 전압의 설정을 독립적으로 행할 수 있다. 그 때문에, 바이어스 전압을 플라즈마(P)의 생성과는 독립적으로 플라즈마 중의 이온을 타깃에 끌어 들여서 스퍼터시키는 정도의 저전압으로 설정할 수 있고, 스퍼터링시에 타깃(T)에 인가하는 부의 바이어스 전압을 -1kV 이상(즉 절대값이 1kV 이하)의 부전압으로 설정하는 것이 가능해진다. 제 1 성막 공정 및 제 2 성막 공정에서는, 타깃 유지부(40)에 타깃(T)을 배치하고, 기판 유지부(30)에 기판(2)을 배치해서 행해진다. 여기에서는 타깃(T)으로서, 산화물 반도체층(5)의 원료로 되는 In Ga ZnO 등의 도전성 산화물 소결체가 사용된다.
(3-1-1) 제 1 성막 공정
제 1 성막 공정에서는 우선, 도 2(c)에 나타내는 바와 같이, 게이트 절연층(4) 상에 제 1 산화물 반도체막(S1)을 형성한다. 구체적으로는, 스퍼터링 장치(100)의 진공 용기(20)를 3×10-6Torr 이하로 진공 배기한 후, 50sccm 이상 200sccm 이하로 스퍼터링 가스를 도입하면서, 진공 용기 내 20의 압력을 0.5Pa 이상 3.1Pa 이하로 조정한다. 그리고 복수의 안테나(50)에 1kW 이상 10kW 이하의 고주파 전력을 공급하고, 유도 결합형의 플라즈마를 생성하여 이것을 유지한다. 타깃에 직류 전압 펄스를 인가하고, 타깃의 스퍼터링을 행한다. 산소가 탈리된 스퍼터 입자의 생성을 억제하고, 막 중의 산소 결함이 적은 산화물 반도체막을 형성하는 관점으로부터, 타깃(T)에 인가하는 전압을 -1kV 이상 0V 미만의 부전압으로 한다. 또한, 진공 용기(20) 내의 압력, 스퍼터링 가스의 유량, 안테나에 공급하는 전력량은 적당히 변경되어도 좋다.
(3-1-2) 제 2 성막 공정
제 1 성막 공정의 후, 도 2(d)에 나타내는 바와 같이, 제 1 산화물 반도체막(S1)의 위에 제 2 산화물 반도체막(S2)을 형성한다. 구체적으로는, 제 1 성막 공정과 마찬가지로, 스퍼터링 장치(100)를 사용하여 타깃(T)의 스퍼터링을 행함으로써 제 2 산화물 반도체막(S2)을 형성한다. 제 1 성막 공정과 마찬가지로, 제 2 성막 공정에 있어서도, 타깃(T)에 인가하는 전압을 -1kV 이상 0V 미만의 부전압으로 하는 것이 바람직하다. 제 2 성막 공정에 있어서의 진공 용기(20) 내의 압력, 스퍼터링 가스의 유량, 안테나에 공급하는 전력량 등의 조건은 제 1 성막 공정과 동일하면 좋고, 적당히 변경해도 좋다.
(3-1-3) 스퍼터링 가스 중의 산소 가스 농도
본 실시형태에서는, 제 2 성막 공정에 있어서 공급하는 스퍼터링 가스에 포함되는 산소 가스 농도를, 제 1 성막 공정에 있어서 공급하는 스퍼터링 가스에 포함되는 산소 가스 농도보다 높게 한다. 이것에 의해, 제 2 성막 공정에서는, 제 1 성막 공정에 비하여, 산소가 탈리된 스퍼터 입자의 생성을 보다 억제해서, 타깃의 산화 상태를 보다 유지한 채 성막할 수 있다. 그 때문에, 제 2 산화물 반도체막(S2)의 결정성을 제 1 산화물 반도체막(S1)의 결정성보다 높게 할 수 있다.
제 1 성막 공정에 있어서 공급되는 스퍼터링 가스 중의 산소 가스 농도는, 제 2 성막 공정에 있어서 공급되는 스퍼터링 가스 중의 산소 가스 농도보다 낮으면 좋다. 제 1 성막 공정에 있어서, 비정질의 제 1 산화물 반도체막(S1)을 형성하는 관점으로부터, 스퍼터링 가스에 포함되는 산소 가스 농도는 체적분률로 2vol% 이하가 바람직하고, 스퍼터링 가스로서 아르곤 가스만이 공급되는 것이 바람직하다.
제 2 산화물 반도체막(S2)의 결정성을 높게 하는 관점으로부터, 제 2 성막 공정에 있어서 공급되는 스퍼터링 가스에 포함되는 산소 가스 농도는, 체적분률로 20vol% 이상인 것이 바람직하고, 50vol% 이상인 것이 보다 바람직하다. 스퍼터링 가스로서 산소 가스만(즉, 체적분률이 99.999vol% 이상)이 공급되는 것이 가장 바람직하다.
(3-2) 반도체 가공 공정
이어서, 반도체 가공 공정에 있어서, 적층한 제 1 산화물 반도체막(S1) 및 제 2 산화물 반도체막(S2)을 가공하여 산화물 반도체층(5)을 형성한다.
구체적으로는 우선, 제 2 산화물 반도체막(S2) 상에 레지스트(R1)를 도포한다. 그 후 노광·현상 등을 행하고, 도 3의 (e)에 나타내는 바와 같이, 후에 산화물 반도체층(5)으로 하는 부위에만 레지스트(R1)를 남기도록 한다. 그리고, 도 3의 (f)에 나타내는 바와 같이, 제 1 산화물 반도체막(S1) 및 제 2 산화물 반도체막(S2)을 에칭 가공하고, 제 1 반도체층(5a) 및 제 2 반도체층(5b)이 기판(2)측으로부터 순서대로 적층한 산화물 반도체층(5)을 형성한다.
여기에서, 실시형태의 제조 방법에서는, 이온 밀링법에 의한 물리적 에칭에 의해 제 2 산화물 반도체막(S2) 및 제 1 산화물 반도체막(S1)을 가공한다. 구체적으로는, 이온 밀링 장치를 사용해서, 제 2 산화물 반도체막(S2) 및 제 1 산화물 반도체막(S1)에 대하여, 제 2 산화물 반도체막(S2)측으로부터 이온빔을 조사함으로써 행해진다.
이온빔은, 제 2 산화물 반도체막(S2) 및 제 1 산화물 반도체막(S1)에 대하여, 그 적층 방향(막두께 방향)으로 평행한 방향으로 조사되는 것이 바람직하다. 이와 같이 함으로써, 형성된 제 1 반도체층(5a) 및 제 2 반도체층(5b)의 가공 단면을 적층 방향에 대하여 평행하게 할 수 있다. 제 1 반도체층(5a) 및 제 2 반도체층(5b)의 가공 단면의 형상은 이에 한하지 않고, 기판(2)을 향해서 넓혀지도록 테이퍼 형상으로 되도록 형성되어도 좋다.
이온 밀링법에 있어서 사용되는 이온재는 특별히 한정되지 않고, 예를 들면, Ne, Ar, Kr, Xe 등을 들 수 있다. 또한 기타 이온 밀링법의 실시 조건은 특별히 한정되지 않고, 예를 들면 다음과 같이 예시할 수 있다.
·이온 가속 전압: 230eV
·가속 전류: 100mA
·빔 조사 각도: 0°~±30°
(4) 소스·드레인 전극 형성 공정
이어서, 산화물 반도체층(5) 상의 레지스트(R1)를 제거한 후, 산화물 반도체층(5) 상에 소스 전극(6) 및 드레인 전극(7)을 형성한다. 소스 전극(6) 및 드레인 전극(7)의 형성은, 예를 들면, RF 마그네트론 스퍼터링 등을 사용한 기지의 방법에 의해 형성할 수 있다.
(5) 기타
그 후, 필요에 따라서, 형성된 산화물 반도체층(5), 소스 전극(6) 및 드레인 전극(7)의 상면을 덮도록, 예를 들면, 플라스마 CVD법을 이용하여 보호막을 형성해도 좋다. 또한 필요에 따라서 산소를 포함하는 대기압하의 분위기 중에서 열처리를 행해도 좋다.
이상에 의해, 본 실시형태의 박막 트랜지스터(1)를 얻을 수 있다.
<3. 산화물 반도체층의 단면의 관측>
상기한 반도체 가공 공정에 있어서의 가공 방법의 차이에 의한, 산화물 반도체층(5)(제 1 반도체층(5a) 및 제 2 반도체층(5b))의 단면 형상에의 영향에 대해서 평가했다.
(1. 샘플 제작)
규소 기판을 2개 준비하고, 상기한 제조 방법의 반도체 적층 공정에 의거해서, In-Ga-Zn-O(IGZO1114)로 이루어지는 산화물 반도체막을 규소 기판 상에 성막하여, 2개의 샘플을 제작했다.
구체적으로는, 스퍼터링 장치(100)를 사용하여, 진공 용기 내의 압력을 0.9Pa 이하까지 감압하고, 복수의 안테나에 7kW의 고주파 전력을 공급하고, 타깃에 -400V의 직류 펄스 전압을 인가해서 타깃의 스퍼터링을 행했다. 그리고 공급하는 스퍼터링 가스 중의 산소 가스 농도를 변화시킴으로써, 규소 기판 상에 비정질의 제 1 산화물 반도체막(S1)(a-IGZO)을 성막하고, 제 1 산화물 반도체막(S1) 상에 결정질의 제 2 산화물 반도체막(S2)(c-IGZO)을 성막했다.
(2. 가공 및 성형)
이어서, 작성한 2개의 샘플에 대하여, 제 2 산화물 반도체막측으로부터 제 1 산화물 반도체막측을 향해서 에칭 가공을 행했다.
구체적으로는 2개의 샘플의 제 2 산화물 반도체막(S2)의 표면의 소정 영역에 레지스트를 실시한 후, 일방의 샘플에 대해서는 웨트 에칭(화학적 에칭)을 행하고, 타방의 샘플에 대해서는 이온 밀링(물리적 에칭)을 행했다. 행한 웨트 에칭 및 이온 밀링의 구체적인 조건은 다음과 같다.
(웨트 에칭의 조건)
·에칭액: HCl(0.05M)
·에칭 시간: 210초
·온도: 25℃
(이온 밀링의 조건)
·이온 가속 전압: 230eV
·가속 전류: 100mA
·기판 회전: 12rpm
·에칭 시간: 360초
·빔 조사 각도: 0°
(3. 에칭 가공 및 가공 단면의 관찰)
각 샘플에 있어서의, 에칭에 의한 제 1 산화물 반도체막(S1) 및 제 2 산화물 반도체막(S2)의 가공 단면을 SEM(주사형 전자 현미경)에 의해 관찰했다. 그 결과를 도 5에 나타낸다.
도 5(a)에 나타내는 바와 같이, 웨트 에칭에 의해 가공을 행한 샘플에서는, 제 1 산화물 반도체막(S1)과 제 2 산화물 반도체막(S2)의 경계에 있어서 큰 단차가 발생하고 있었다. 구체적으로는, 제 2 반도체막(S2)보다 결정성이 낮고 에칭 속도가 높은 제 1 반도체막(S1)에서는, 제 2 반도체막(S2)과의 경계 부근에 있어서, 적층 방향에 대하여 횡방향을 향해서의 에칭이 진행되고 있었다.
한편 도 5(b)에 나타내는 바와 같이, 이온 밀링에 의해 가공을 행한 샘플에서는, 제 1 산화물 반도체막(S1)과 제 2 산화물 반도체막(S2)의 경계에 있어서 큰 단차가 발생하지 않고, 매끄러운 일련의 단면이 형성되어 있었다.
<4. 본 실시형태의 효과>
이와 같이 한 본 실시형태의 박막 트랜지스터(1)의 제조 방법에 의하면, 반도체 가공 공정에 있어서, 이온 밀링법에 의해 제 2 산화물 반도체막(S2) 및 제 1 산화물 반도체막(S1)을 가공하므로, 결정성이 다른 제 2 산화물 반도체막(S2)과 제 1 산화물 반도체막(S1)에 대하여 동 정도의 속도로 에칭을 행할 수 있다. 그 때문에, 웨트 에칭을 행했을 경우에 발생할 수 있는, 비정질의 제 1 산화물 반도체막(S1)만이 적층 방향으로 수직한 방향으로 깊게 깎여 버리는 사태를 방지할 수 있고, 결정질의 제 2 산화물 반도체막(S2)과 함께 소망의 단면 형상을 얻기 쉬워진다.
또한, 제 2 산화물 반도체막(S2)과 제 1 산화물 반도체막(S1)에 대하여 동 정도의 속도로 에칭을 행할 수 있으므로, 얻어진 제 1 반도체층(5a)과 제 2 반도체층(5b)의 각각의 가공 단면의 경계에 있어서의 단차를 작게 할 수 있다. 그 때문에, 후공정인 소스·드레인 전극 형성 공정에 있어서, 스퍼터링 등에 의해 산화물 반도체층(5)을 덮도록 도전성막을 제막했을 때에, 제 1 반도체층과 제 2 반도체층 중 어느 가공 단면에도 도전성막을 성막하기 쉬워진다.
<그 밖의 변형 실시형태>
또한, 본 발명은 상기 실시형태에 한정되는 것은 아니다.
상기 실시형태에서는, 제 1 반도체층(5a)과 제 2 반도체층(5b)은 조성이 동일한 산화물 반도체로 구성되어 있었지만, 이것에 한하지 않는다. 다른 실시형태에서는, 제 1 반도체층(5a)과 제 2 반도체층(5b)은 조성이 다른 산화물 반도체로 구성되어도 좋다.
상기 실시형태에서는, 제 1 성막 공정 및 제 2 성막 공정에 있어서, 스퍼터링 가스 중의 산소 농도를 변화시킴으로써, 제 1 산화물 반도체막(S1) 및 제 2 산화물 반도체막(S2)의 결정성을 변화시키고 있었지만, 이것에 한하지 않는다. 제 1 산화물 반도체막(S1)을 성막하고, 그 위에 보다 결정성이 높은 제 2 산화물 반도체막(S2)을 성막할 수 있는 것이면, 다른 방법에 의해 제 1 성막 공정 및 제 2 성막 공정을 행해도 좋다.
제 1 반도체층(5a)은 비정질의 것에 한하지 않고, 결정질의 산화물 반도체로 구성되어도 좋다. 제 2 반도체층(5b)을 구성하는 산화물 반도체보다 결정성이 낮은 것이면 좋다.
상기 실시형태의 산화물 반도체층(5)은 결정성이 다른 2개의 산화물 반도체층이 적층된 것이었지만, 이것에 한하지 않는다. 다른 실시형태의 산화물 반도체층(5)은, 결정성이 다른 3개 이상의 산화물 반도체층이 적층된 것이라도 좋다.
상기 실시형태에서는, 복수의 타깃 유지부(40)를 갖는 구성이었지만, 1개의 타깃 유지부(40)를 갖는 구성이라도 좋다. 이 경우라도, 복수의 안테나(50)를 갖는 구성이 바람직하지만, 1개의 안테나(50)를 갖는 구성이라도 좋다.
그 외, 본 발명은 상기 실시형태에 한정되지 않고, 그 취지를 일탈하지 않는 범위에서 여러가지 변형이 가능한 것은 말할 필요도 없다.
1···박막 트랜지스터
2···기판
3···게이트 전극
4···게이트 절연층
5···산화물 반도체층
5a ···제 1 반도체층
5b ···제 2 반도체층
6···소스 전극
7···드레인 전극

Claims (6)

  1. 산화물 반도체로 이루어지는 제 1 반도체층과, 상기 제 1 반도체층을 구성하는 산화물 반도체보다 결정성이 높은 산화물 반도체로 이루어지는 제 2 반도체층이 기판측으로부터 순서대로 적층된 반도체 적층체를, 이온 밀링법에 의해 가공해서 성형하는 가공 방법.
  2. 제 1 항에 있어서,
    상기 제 1 반도체층이 비정질의 산화물 반도체로 이루어지고, 상기 제 2 반도체층이 결정질의 산화물 반도체로 이루어지는 가공 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체층을 구성하는 산화물 반도체의 조성과, 상기 제 2 반도체층을 구성하는 산화물 반도체의 조성이 동일한 가공 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층을 구성하는 산화물 반도체가 IGZO인 가공 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 반도체층에 대한 Cu-Kα선을 사용한 θ-2θ법에 의한 X선 회절 측정에 있어서의 회절각 2θ=31° 근방에 있어서 확인되는 피크의 반값 전폭이, 상기 제 1 반도체층에 대한 상기 X선 회절 측정에 있어서의 회절각 2θ=31° 근방에 있어서 확인되는 피크의 반값 전폭보다 작은 가공 방법.
  6. 기판 상에, 게이트 전극과, 게이트 절연층과, 산화물 반도체층과, 소스 전극 및 드레인 전극이 순서대로 배치된 박막 트랜지스터의 제조 방법으로서,
    산화물 반도체로 이루어지는 제 1 반도체층과, 상기 제 1 반도체층을 구성하는 산화물 반도체보다 결정성이 높은 산화물 반도체로 이루어지는 제 2 반도체층을 상기 기판측으로부터 순서대로 적층하는 반도체 적층 공정과,
    적층된 상기 제 1 반도체층 및 상기 제 2 반도체층을 이온 밀링법에 의해 가공해서 상기 산화물 반도체층을 형성하는 반도체 가공 공정을 갖는 박막 트랜지스터의 제조 방법.
KR1020217039350A 2019-06-25 2020-06-22 산화물 반도체의 가공 방법 및 박막 트랜지스터의 제조 방법 KR20220003603A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019116880A JP2021002633A (ja) 2019-06-25 2019-06-25 酸化物半導体の加工法方法及び薄膜トランジスタの製造方法
JPJP-P-2019-116880 2019-06-25
PCT/JP2020/024450 WO2020262322A1 (ja) 2019-06-25 2020-06-22 酸化物半導体の加工方法及び薄膜トランジスタの製造方法

Publications (1)

Publication Number Publication Date
KR20220003603A true KR20220003603A (ko) 2022-01-10

Family

ID=73995442

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217039350A KR20220003603A (ko) 2019-06-25 2020-06-22 산화물 반도체의 가공 방법 및 박막 트랜지스터의 제조 방법

Country Status (5)

Country Link
JP (1) JP2021002633A (ko)
KR (1) KR20220003603A (ko)
CN (1) CN114008752A (ko)
TW (1) TWI739491B (ko)
WO (1) WO2020262322A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018225822A1 (ja) 2017-06-07 2018-12-13 日新電機株式会社 薄膜トランジスタの製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004335712A (ja) * 2003-05-07 2004-11-25 Sharp Corp 酸化物半導体発光素子およびその加工方法
JP2011187506A (ja) * 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2011254003A (ja) * 2010-06-03 2011-12-15 Fujitsu Ltd 半導体装置及びその製造方法
WO2014021334A1 (ja) * 2012-07-30 2014-02-06 東ソー株式会社 酸化物焼結体、及びスパッタリングターゲット

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018225822A1 (ja) 2017-06-07 2018-12-13 日新電機株式会社 薄膜トランジスタの製造方法

Also Published As

Publication number Publication date
JP2021002633A (ja) 2021-01-07
WO2020262322A1 (ja) 2020-12-30
CN114008752A (zh) 2022-02-01
TWI739491B (zh) 2021-09-11
TW202105516A (zh) 2021-02-01

Similar Documents

Publication Publication Date Title
JP6989656B2 (ja) 半導体装置
TWI535025B (zh) 半導體裝置及其製造方法
CN103765596B (zh) 薄膜晶体管
KR101980196B1 (ko) 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR20110098993A (ko) 반도체 장치의 제작 방법
KR20130045252A (ko) 산화물 반도체막의 제작 방법 및 트랜지스터의 제작 방법
JP2009194351A (ja) 薄膜トランジスタおよびその製造方法
WO2018225822A1 (ja) 薄膜トランジスタの製造方法
KR101562932B1 (ko) 산화물 반도체 소자 및 이의 제조 방법
JP5984354B2 (ja) 半導体素子
TWI575605B (zh) 用於低蝕刻速率硬遮罩膜之具有氧摻雜之ｐｖｄ氮化鋁膜
KR20220003603A (ko) 산화물 반도체의 가공 방법 및 박막 트랜지스터의 제조 방법
TWI779254B (zh) 薄膜電晶體的製造方法
US9450199B2 (en) Method of forming nano crystals and method of manufacturing organic light-emitting display apparatus including thin film having the same
CN114127956B (zh) 薄膜晶体管的制造方法
TWI835033B (zh) 氧化物半導體的成膜方法及薄膜電晶體的製造方法
CN110062961B (zh) 半导体器件及其制造方法
JP7247546B2 (ja) 薄膜トランジスタの製造方法
US9219254B2 (en) Method of forming nanocrystals and method of manufacturing an organic light-emitting display apparatus including a thin film having nanocrystals
JP2021190590A (ja) 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法
CN117199083A (zh) 薄膜晶体管阵列驱动背板及其制备方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application