KR20210118228A - 이중 열 병렬 ccd 센서 및 센서를 사용하는 검사 시스템 - Google Patents

이중 열 병렬 ccd 센서 및 센서를 사용하는 검사 시스템 Download PDF

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KR20210118228A
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Abstract

이중 열 병렬 이미지 CCD 센서는, 인접하는 픽셀 열의 쌍으로부터의 픽셀 데이터(전하)를 낮은 노이즈로 고속에서 공통 출력 회로에 교대로 전송하기 위해 교차 연결된 전송 게이트의 두 개의 쌍을 포함하는 이중 열 병렬 판독 회로를 활용한다. 라인 클럭 레이트에서 두 개의 인접하는 픽셀 열을 따라 전송되는 전하는, 이미지 전하를 공통 출력 회로에 전달하기 위해 라인 클럭 레이트의 2 배로 동작되는 합산 게이트로 전송 게이트에 의해 교대로 전달된다. 두 개의 픽셀 열로부터의 이미지 전하를 병합하기 위해, 하나의 실시형태에서, 대칭적인 Y자 형상의 확산부가 활용된다. 라인 클럭 동기화로 이중 열 병렬 CCD 센서를 구동하는 방법이 또한 설명된다. 이중 열 병렬 CCD 센서를 사용하여 샘플을 검사하는 방법이 또한 설명된다.

Description

이중 열 병렬 CCD 센서 및 센서를 사용하는 검사 시스템{DUAL-COLUMN-PARALLEL CCD SENSOR AND INSPECTION SYSTEMS USING A SENSOR}
<우선권 출원>
본 출원은 2016년 4월 6일자로 Chuang 등등에 의해 출원된 발명의 명칭이 "A DUAL-COLUMN-PARALLEL CCD SENSOR AND INSPECTION SYSTEMS USING A SENSOR"인 미국 특허 가출원 제62/319,130호에 대한 우선권을 주장한다.
<분야>
본 출원은, 가시 광선, UV, 딥 UV(deep UV; DUV), 진공 UV(vacuum UV; VUV), 극자외선(extreme UV; EUV) 및 X 선 파장의 방사선을 감지하기에, 그리고 전자 또는 다른 하전 입자를 감지하기에 적합한 이미지 센서 및 관련된 전자 회로에, 그리고 이러한 이미지 센서를 동작시키기 위한 방법에 관한 것이다. 센서 및 회로는, 포토마스크, 레티클, 및 반도체 웨이퍼를 검사하기 위해 사용되는 것들을 비롯한, 검사 시스템에서 사용하기에 특히 적합하다.
집적 회로 업계는, 더 낮은 소유 비용을 위해 높은 처리량을 유지하면서, 더 작은 결함 및 입자를 검출하도록 점점 더 높은 감도를 제공하는 검사 도구를 필요로 한다. 반도체 업계는, 현재, 약 20 nm 이하의 피쳐 치수를 갖는 반도체 디바이스를 제조하고 있다. 수 년 내에, 업계는 대략 5 nm의 피쳐 치수를 갖는 디바이스를 제조하게 될 것이다. 사이즈가 불과 수 nm인 입자 및 결함은 웨이퍼 수율을 감소시킬 수 있고 고수율 생산을 보장하기 위해 포착되어야만 한다. 또한, 오늘날의 300 mm 웨이퍼로부터 가까운 미래의 450 mm 웨이퍼로의 전이에 대처하기 위해, 검사 속도를 높이는데 노력을 기울이고 있다. 따라서, 반도체 업계에서는, 고속에서 고감도를 달성할 수 있는 검사 도구에 대한 점점 더 커지는 요구가 주도하고 있다.
이미지 센서는 반도체 검사 도구의 핵심 컴포넌트이다. 그것은 결함 검출 감도 및 검사 속도를 결정함에 있어서 중요한 역할을 한다. 이미지 품질, 광 감도, 및 판독 노이즈 성능을 고려하여, CCD는 반도체 검사 애플리케이션을 위한 이미지 센서로서 널리 사용된다. CCD 이미지 센서의 감도를 향상시키는 두 가지 기본적인 방식이 있다. 제1 방식은 신호의 진폭을 증가시키는 것이고, 제2 방식은 노이즈 레벨을 감소시키는 것이다. 지난 수십 년 동안, 둘 모두의 방식에서 많은 노력을 기울여 왔다. 이면 조명, 반사 방지 코팅, 완전 공핍, 및 마이크로 렌즈와 같은 다양한 기술이 개발됨에 따라, 양자 효율성(quantum efficiency)의 발달 및 그에 따른 신호 강도에서의 향상과 함께 CCD 이미지 센서의 감도가 증가되었다.
CCD 이미지 센서는 세 가지 주요 타입의 노이즈, 즉 샷 노이즈(shot noise), 암 전류 노이즈(dark-current noise), 및 판독 노이즈(read noise)가 문제가 된다. 이미지 센서에 입사하는 광자는 광자 플럭스의 시간에 따른 변동을 지닌다. 이미지 센서가 픽셀 비닝(binning) 및/또는 프레임 평균화(frame averaging)를 사용하는 경우, 그 때, 출력 픽셀당 광자가 더 많이 수집될 것이기 때문에, 이미지 센서는 입사 광자 플럭스의 통계적 변동인 더 낮은 샷 노이즈를 나타낸다. 암전류는, 이미지 센서의 실리콘 내에서 전도대(conduction band)로의 전하 캐리어의 열적 여기에 의해 생성된다. CCD 냉각, 다중 고정 위상(Multi-Pinned-Phase; MPP), 및/또는 다크 이미지 차감(dark image subtraction) 기술은, 암전류 노이즈를, 고속 검사에서 사용되는 짧은 노출 시간(통상적으로 수 밀리초 내지 수백 밀리초) 동안 그 기여가 무시 가능한 그러한 레벨로 억제하였다. 판독 노이즈는 온칩(on-chip) 전자 장치로부터 발생하며 신중하게 설계된 전자 장치 및 이미지 프로세싱 기술에 의해 감소될 수 있다.
판독 속도가 증가함에 따라, 판독 노이즈는 CCD 이미지 센서의 감도를 제한하는 주된 노이즈 요인이 된다. CCD 온칩 증폭기는 높은 픽셀 클럭 레이트(pixel clock rate)에서 각각의 픽셀의 신호(이미지) 전하를 측정하기 위해 고 대역폭을 필요로 한다. 판독 노이즈는 고 대역폭의 결과로서 증가한다. 종래의 풀 프레임 CCD 이미지 센서는 직렬 판독 아키텍쳐를 활용하며, 따라서 높은 픽셀 클럭 레이트(예컨대, 20MHz 또는 그 이상) 및 높은 판독 속도를 요구한다. 이러한 고속에서 판독 노이즈를 감소시키는 것은 어렵거나 또는 불가능하다. 검사되는 물품 상에서 픽셀 사이즈가 감소됨에 따라, (예를 들면, 이미지의 광학 배율을 증가시키는 것에 의해) 더 작은 결함을 검출하기 위해서는, 전체 검사 속도를 유지하도록(예를 들면, 이미지 픽셀 사이즈가 감소함에 따라 시간당 검사되는 웨이퍼의 수를 대략 일정하게 유지하도록), 증가된 판독 속도가 필요로 된다. 이것은 판독 노이즈가 감소하는 것이 아니라 증가하는 경향이 있을 것임을 의미한다.
열 병렬 CCD(Column-Parallel CCD; CPCCD) 이미지 센서가 기술 분야에서 공지되어 있다. CPCCD 픽셀의 각각의 열(column)은, 각각의 이미지 전하의 병렬 판독을 용이하게 하는 증폭기를 갖추고 있다. 예컨대, 2001, SPIE, p60의 J.R. Janesick의 "Scientific charge-coupled devices"를 참조하면 된다. 열 병렬 판독은 픽셀 클럭 레이트에 대한 요건을 완화하고 높은 판독 속도에서 판독 노이즈를 감소시키는 것에 도움이 될 수 있다. 그러나, 대형 픽셀 CCD 설계(예컨대, 30 ㎛보다 더 큰 픽셀 폭)에 대해 열 병렬 판독 아키텍쳐를 구현하는 것만이 실용적이다. 작은 열 피치(예컨대, 고속 반도체 검사 애플리케이션에 가장 적합한 약 10 ㎛와 약 25 ㎛ 사이의 피치)를 갖는 CCD 센서의 경우, 열당 1 증폭기 레이아웃(one-amplifier-per-column layout)은 공간 제약으로 인해 구현될 수 없다. 또한, 열 병렬 설계는 모든 출력이 동시에 클럭킹되어야(clocked) 한다는 것을 규정한다. 그것은 높은 스위칭 전류와 높은 판독 노이즈로 나타나게 된다.
따라서, 검사 시스템의 고감도 및 고속 동작을 용이하게 하고 전술한 단점의 일부, 또는 전부를 극복하는 CCD 이미지 센서를 제공할 필요성이 발생한다.
본 발명은 이중 열 병렬 CCD 이미지 센서 및, 단일의 (공통) 증폭기에 의한 판독을 위해, 인접한 픽셀 열의 관련 쌍에서 생성되는 전하의 단일의 (공통) 부유 확산부(floating diffusion)로의 고속 전송을 조정하는 신규한 판독 회로(readout circuit)의 활용을 통해 고감도 및 고속 판독 동작 둘 모두를 용이하게 하는 관련된 판독 방법에 관한 것이다. 이러한 2열당 1 증폭기 배열(one-amplifier-per-two-columns arrangement)은, 높은 스위칭 전류, 높은 판독 노이즈, 및 열당 1 증폭기 CPCCD 센서와 연관되는 증폭기 공간 문제의 방지를 통해, 고속 반도체 검사 애플리케이션에 적합한 작은 열 피치(예를 들면, 약 10 ㎛와 약 25 ㎛ 사이)를 갖는 CCD 센서의 생산을 용이하게 한다. 더욱이, 2열당 1 증폭기 배열은, 라인 클럭 레이트 속도의 2 배인 출력 클럭 레이트를 사용하여 구현되고, 그에 의해, 종래의 CPCCD 센서와 연관되는 높은 픽셀 클럭 레이트 문제, 및 또한 직렬 판독 접근법과 관련되는 높은 판독 노이즈 문제 둘 모두를 방지한다.
본 발명의 한 실시형태에 따르면, 이중 열 병렬 CCD 이미지 센서는 짝수 개수의 열로 배열되는 픽셀의 어레이를 포함하고, 신규한 판독 회로는 열의 연관된 쌍의 각각에서의 적어도 하나의 픽셀에 각각 커플링되는 다수의 판독 구조체를 포함한다. 각각의 판독 구조체는 열의 연관된 쌍으로부터 이미지 전하를 수신하도록 동작 가능하게 커플링되는 전송 게이트의 두 개의 행, 전송 게이트로부터 전달되는 이미지 전하를 교대로 수신하도록 커플링되는 공통 합산 게이트(shared summing gate), 및 열의 연관된 쌍으로부터 전송되는 이미지 전하에 기초하여 출력 전압 신호를 생성하도록 구성되는 단일의 증폭기를 포함하는 출력 회로를 포함한다. 본 발명의 한 양태에 따르면, 연관된 열의 각각의 쌍의 전송 게이트의 두 개의 행은, 하나의 열의 제1 행 (제1) 전송 게이트에 인가되는 (제1) 전송 게이트 제어 신호가, 연관된 제2 열의 제2 행 (제4) 전송 게이트에 실질적으로 동시에 인가되도록, 그리고 제2 열의 제1 행 (제2) 전송 게이트에 인가되는 제2 전송 게이트 제어 신호가, 제1 열의 제2 행 (제3) 전송 게이트에 실질적으로 동시에 인가되도록, 효과적으로 교차 커플링된다. 다른 양태에 따르면, 각각의 판독 구조체의 합산 게이트는 상이한 시간 기간 동안 두 개의 제2 행 (제3 및 제4) 전송 게이트로부터 이미지 전하를 수신하도록 구성되고, 합산 게이트 제어 신호에 따라 각각의 수신된 이미지 전하를 출력 회로(예를 들면, 증폭기에 커플링되는 부유 확산부)로 전달하도록 구성된다. 인접하는 열에서 전송 게이트를 교차 커플링하는 것 및 공통 합산 게이트를 이러한 방식으로 활용하는 것은, 낮은 노이즈로 그리고 합리적인 클럭 레이트(즉, 라인 클럭 레이트의 두 배)에서 픽셀의 두 개의 열로부터 하나의 공통 출력 회로로의 이미지 전하의 효율적이고 신뢰할 수 있는 전송을 용이하게 하고, 그에 의해, 포토마스크, 레티클, 및 반도체 웨이퍼를 검사하기 위해 사용되는 것을 비롯한, 검사 시스템에서 사용하기에 특히 적합한 이미지 센서의 생산을 용이하게 한다.
다른 실시형태에 따르면, 내부에 다수의 대칭적인 Y 자 형상의 매립된 확산부를 형성한 반도체 기판(예를 들면, 단결정 실리콘) 상에서 이미지 센서가 제조되는데, Y 자 형상의 매립된 확산부 각각은 병렬 업스트림의 (제1 및 제2의) 가늘고 긴(elongated) 부분, 감지 노드(즉, 부유 확산부)가 형성되는 다운스트림의 (제3의) 가늘고 긴 부분, 및 두 개의 업스트림의 가늘고 긴 부분을 다운스트림의 가늘고 긴 부분에 연결하는 개재형(intervening) (제4) V자 형상의 병합 섹션(merge section)을 구비한다. 업스트림의 가늘고 긴 부분은 전술한 연관된 열을 각각 정의한다. 다결정 실리콘 픽셀 게이트 구조체가 업스트림의 가늘고 긴 부분 위에 형성되고, 그에 의해, 이미지 전하를 생성하도록 그리고 이미지 전하를, 두 개의 관련된 채널을 따라, V자 형상의 병합 섹션을 향해 전송하도록 역할을 하는 픽셀을 형성한다. 하나의 채널로부터 V자 형상의 병합 섹션으로 이미지 전하를 전송하도록 구성되는 두 개의 (제1 및 제3) 전송 게이트 및 연관된 제2 채널로부터 V자 형상의 병합 섹션으로 이미지 전하를 전송하도록 구성되는 두 개의 (제2 및 제4) 전송 게이트를 갖는, 업스트림의 (제1 및 제2의) 가늘고 긴 부분의 부분 위에 형성되는 다결정 실리콘 전송 게이트 구조체에 의해 전송 게이트의 두 개의 행이 생성된다. V자 형상의 병합 섹션 위에 배치되며 두 개의 업스트림의 (제1 및 제2의) 가늘고 긴 부분을 통해 두 개의 연관된 채널 중 어느 하나로부터 이미지 전하를 수신하도록 구성되며, 수신된 이미지 전하를 다운스트림의 가늘고 긴 부분으로 전달하도록 구성되는 다결정 실리콘 게이트 구조체에 의해 합산 게이트가 형성된다. 상기에서 설명되는 실시형태에서와 같이, 전송 게이트의 두 개의 행에서의 전송 게이트 전극은, 두 개의 연관된 열로부터 합산 게이트로의 이미지 전하의 효율적이고 신뢰할 수 있는 전송을 용이하게 하도록 효과적으로 교차 커플링되고, 합산 게이트는, 낮은 노이즈로 그리고 합리적인 클럭 레이트(즉, 라인 클럭 레이트의 두 배)에서, 두 개의 연관된 열로부터 공통 출력 회로(감지 노드)로 이미지 전하를 전달하도록 합산 게이트 제어 신호에 의해 제어된다. 교차 커플링된 전송 게이트 및 합산 게이트와 조합한 대칭적인 Y자 형상의 매립된 확산부를 활용하여 감지 노드(예를 들면, 다운스트림의 가늘고 긴 확산 부분에 배치되는 공통 부유 확산부)로 이미지 전하를 전송하는 것에 의해, 본 발명은, 제어되는 또는 다르게는 부유 확산부에 동작 가능하게 커플링되는 단일의 증폭기를 사용하여, 출력을 위한 픽셀의 두 개의 열로부터의 이미지 전하의 고도로 효율적인, 고속 및 저노이즈 전송을 용이하게 한다. 인접하는 열의 전송 게이트가 교대로 스위칭하기 때문에, 전송 게이트로의 클럭 신호는 대략 균형을 이루고 최소의 기판 전류를 생성하며, 따라서 저노이즈 레벨을 유지하면서 고속 클럭킹을 허용한다. 각각의 출력이 단지 두 개의 열에만 연결되기 때문에, 출력당 12 개, 16 개 또는 더 많은 열을 가질 수도 있는 종래의 고속 CCD와는 대조적으로, 이미지 센서의 픽셀 클럭 레이트는, 라인 클럭 레이트의 12 배, 16 배 또는 그 이상의 배율 대신, 라인 클럭 레이트의 단지 두 배에 불과하다. 더 높은 대역폭에서 노이즈가 증가하기 때문에, 더 낮은 픽셀 클럭 레이트를 갖는 이미지 센서가, 더 높은 픽셀 클럭 레이트를 갖는 이미지 센서보다 노이즈가 더 적을 수 있다.
특정한 실시형태에 따르면, 두 개의 상이한 행에 배치되는 연관된 다결정 실리콘 전송 게이트 구조체의 교차 커플링은, 두 개의 연관된 전송 게이트 구조체 사이에서 연결되는 전도성(예를 들면, 금속 또는 도핑된 다결정 실리콘) 연결 구조체에 의해 달성된다. 즉, 하나의 열의 제1 행에 배치되는 (제1) 전송 게이트 구조체는, (제1) 전도성 연결 구조체를 통해, 연관된 제2 열의 제2 행에 배치되는 (제4) 전송 게이트 구조체에 전기적으로 연결된다. 이 배열은, 연관된 전송 게이트 제어 신호를 (제1) 전송 게이트 구조체에 인가하는 것에 의해 연관된 전송 게이트 구조체 둘 모두에 대한 신뢰할 수 있는 제어를 용이하게 하고, 그에 의해, 전송 게이트 제어 신호는 (즉, (제1) 전도성 연결 구조체를 통한 송신을 통해) (제4) 전송 게이트 구조체에 실질적으로 동시에 인가된다. 하나의 실시형태에서, 전도성 연결 구조체는 다결정 실리콘을 사용하여 구현되는데, 여기서, 두 개의 연관된 전송 게이트 구조체 및 전도성 연결 구조체는 일체형의 "Z"자 형상의 복합 다결정 실리콘 구조체로서 제조된다. 이 실시형태는 두 층의 금속 상호 연결부(interconnection)를 사용하는 것과 관련되는 추가적인 복잡성, 비용 및 잠재적인 감소된 수율을 방지하거나, 또는 대안적으로 금속의 제2 층이, 고속 동작을 가능하게 하는 클럭 신호의 직렬 저항을 감소시키도록 사용되는 것을 허용한다.
다른 특정한 실시형태에 따르면, 합산 게이트는, 자신의 다운스트림의 에지(즉, 다운스트림의 가늘고 긴 확산 부분을 향하는 에지)보다 더 긴 업스트림 에지(즉, 업스트림의 가늘고 긴 확산 부분을 향하는 에지)를 갖는 테이퍼 형상의(tapered) 다결정 실리콘 구조체를 사용하여 구현된다. 테이퍼 형상의 합산 게이트 구조체는, 업스트림의 가늘고 긴 확산 부분 둘 모두로부터 다운스트림의 가늘고 긴 확산 부분으로의 이미지 전하의 효율적인 전송을 용이하게 한다. 바람직한 실시형태에서, 유사한 테이퍼 형상의 출력 게이트 구조체가 V자 형상의 병합 섹션의 다운스트림 부분 위에(즉, 합산 게이트 구조체와 다운스트림의 가늘고 긴 확산 부분 사이에) 배치되고, 감지 노드로부터 다시 합산 게이트로의 전하 유출(charge spill)을 방지하도록 기능한다.
다른 특정한 실시형태에 따르면, 각각의 연관된 열 쌍의 공통 출력 회로는, 다운스트림의 (제3의) 가늘고 긴 확산 부분에 형성되는 부유 확산부, 및 전도성(금속 또는 다결정 실리콘) 구조체를 통해 부유 확산부에 동작 가능하게 커플링되는 온칩 전치 증폭기(preamplifier)를 포함한다. 하나의 실시형태에서, 전도성 구조체는, 하부/수직 폴리 부분이 콘택 홀을 통해 부유 확산부로 연장되도록, 그리고 상부/수평 폴리 부분이 하부/수직 폴리 부분으로부터 수평으로 연장되어 온칩 전치 증폭기의 제1 스테이지 이득 트랜지스터에 대한 게이트 구조체를 형성하도록 형성 및 패턴화되는 다결정 실리콘 구조체를 사용하여 구현된다. 이러한 배열은, 부유 확산부 및 폴리실리콘 게이트 구조체의 자기 정렬을 용이하게 하고, 금속 상호 연결부(interconnect)에 대한 필요 없이, 전치 증폭기에 대한 연결을 용이하게 하고, 그에 의해, 노이즈 및 부유 확산부 커패시턴스를 추가로 감소시키고 전하 변환 효율성을 증가시키며, 따라서 센서의 신호 대 노이즈비를 향상시킨다.
본 발명의 이중 열 병렬 CCD 센서를 활용하는 검사 방법은, 샘플 상으로 방사선을 지향 및 집속시키는 것, 및 샘플로부터 방사선을 수신하고 수신된 방사선을 CCD 이미지 센서로 지향시키는 것을 포함한다. 수신된 방사선은 산란된 방사선 또는 반사된 방사선을 포함할 수도 있다. CCD 센서는 전송 게이트의 두 쌍, 공통 합산 게이트, 부유 확산부(감지 노드로 또한 알려짐), 및 두 열당 하나의 증폭기를 포함하는 이중 열 병렬 판독 구조체를 통합한다. 이중 열 병렬 판독 구조체는, 모든 열이 동일한 전하 전송 및 신호 판독 경로를 갖는 방식으로 구현된다. 하나의 실시형태에서, 이중 열 병렬 CCD는, 증폭기에 연결되는 폴리실리콘 콘택을 갖는 자기 정렬 부유 확산부(self-aligned floating diffusion)를 사용할 수도 있다. 다른 실시형태에서, 이중 열 병렬 CCD는, 균등화된 채널 응답(equalized channel response) 및 최소화된 누화를 갖는 판독 구조체 내의 금속 상호 연결부를 포함할 수도 있다.
검사하는 방법은, 클럭 전압 파형을 생성하는 것 및 센서 판독의 적절한 동기화 및 출력 신호의 디지털화를 위해 온칩 이중 열 병렬 판독 및 오프칩 신호 프로세싱 회로의 타이밍을 제어하는 것을 더 포함할 수 있다. 온칩 이중 열 병렬 판독 및 오프칩 신호 프로세싱 회로를 구동하기 위한 클럭 전압 파형 및 타이밍 구성의 세 가지 예시적인 실시형태가 설명된다. 이들은 센서 출력의 동기화를 위한 가능한 방법 중 일부를 설명하기 위한 예에 불과하다. 상기의 클럭 구동 스킴은, 아날로그-디지털 컨버터(ADC), 디지털 신호 프로세서, 클럭 드라이버, 및 외부 프로세싱, 저장, 및 제어 회로부(control circuitry)를 포함하는 장치에 의해 구현될 수도 있다.
샘플을 검사하기 위한 시스템이 또한 설명된다. 이 시스템은, 조명 소스, 광 검출 디바이스, 조명 소스로부터의 광을 샘플로 지향시키도록 그리고 샘플로부터의 광 출력 또는 반사를 디바이스로 지향시키도록 구성되는 광학기기(optic), 및 구동 회로를 포함한다. 하나의 실시형태에서, 광 검출 디바이스는, 시간 지연 통합(time delay integration; TDI) 센서와 같은 CCD 어레이 센서를 포함할 수도 있다. 다른 실시형태에서, 디바이스는 CCD 라인 센서를 포함할 수도 있다. CCD 센서는, 인접하는 열의 쌍마다, 전송 게이트의 두 쌍, 공통 합산 게이트, 부유 확산부, 및 증폭기를 포함하는 이중 열 병렬 판독 구조체를 통합한다. CCD 픽셀의 각각의 열은 전송 게이트의 쌍에 의해 종단된다. 인접하는 열의 각각의 쌍은 공통 합산 게이트로 결합되며, 공통 합산 게이트는, 증폭기가 각각의 이미지 전하를 대응하는 출력 전압 신호로 변환하는 작은 부유 확산부를 향해 테이퍼 형상이 된다. 이중 열 병렬 판독 구조체는, 모든 열이 실질적으로 동일한 전하 전송 및 신호 판독 경로 특성을 갖는 방식으로 구현된다. 구동 회로는, 원하는 타이밍으로 센서 출력을 판독하기 위해, 바이어스 전압 및 클럭 신호를, 온칩 이중 열 병렬 판독 구조체 및 오프칩 신호 프로세싱 회로에 공급한다.
하나의 실시형태에서, CCD 센서는 반도체 멤브레인(semiconductor membrane)을 더 포함할 수도 있다. 다른 실시형태에서, 반도체 멤브레인은, 반도체 멤브레인의 제1 표면 상에 형성되는 회로 엘리먼트 및 반도체 멤브레인의 제2 표면 상에 퇴적되는 순수한 붕소 층을 포함할 수도 있다. 또 다른 실시형태에서, 시스템은 다수의 CCD 센서를 포함할 수도 있다.
샘플은, 검사 동안 광학기기를 기준으로 이동하는 스테이지에 의해 지지될 수도 있다. 전하는 스테이지의 모션과 동기하여 센서로부터 판독될 수도 있다.
예시적인 검사 시스템은, 상이한 입사각 및/또는 상이한 방위각으로부터 및/또는 상이한 파장 및/또는 편광 상태를 가지고 샘플을 조명하는 하나 이상의 조명 경로를 포함할 수도 있다. 예시적인 검사 시스템은, 샘플에 의해 상이한 방향으로 반사되는 또는 산란되는 광을 수집하는 그리고/또는 상이한 파장에 및/또는 상이한 편광 상태에 민감한 하나 이상의 수집 경로(collection path)를 포함할 수도 있다.
도 1은 예시적인 검사 시스템을 예시한다.
도 2a 및 도 2b는, 라인 조명 및 하나 이상의 수집 채널을 갖는 예시적인 검사 시스템을 예시한다.
도 3은 수직 및 경사 조명을 갖는 예시적인 검사 시스템을 예시한다.
도 4는 예시적인 이중 열 병렬 CCD 센서를 예시한다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e 및 도 4f는 동작 동안 도 4의 예시적인 이중 열 병렬 CCD 센서의 일부를 예시한다.
도 5는 본 발명의 다른 예시적인 실시형태에 따라 제조되는 판독 구조체를 포함하는 부분적인 이중 열 병렬 CCD 센서를 예시한다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f 및 도 5g는, 도 5의 예시적인 이중 열 병렬 CCD 센서의 제조를 예시하는 부분적인 분해 사시도이다.
도 6은 본 발명의 하나의 실시형태에 따른, 폴리실리콘 전송 게이트 구조체를 갖는 자기 정렬 부유 확산부에 대한 예시적인 레이아웃을 도시하는 단순화된 평면도이다.
도 7은 본 발명의 대안적인 실시형태에 따른, 온칩 증폭기의 금속 상호 연결부에 대한 예시적인 레이아웃을 도시하는 단순화된 평면도이다.
도 8a, 도 8b, 및 도 8c는, 본 발명의 실시형태에 따른, 온칩 이중 열 병렬 판독 및 오프 칩 신호 프로세싱 회로를 구동하기 위한 클럭 신호의 예시적인 전압 파형 및 타이밍 구성을 예시한다.
도 9는 이미지 센서 판독의 동기화를 갖는 이중 열 병렬 CCD 이미지 센서 및 오프칩 신호 프로세싱 회로를 구동하기 위한 예시적인 장치를 예시한다.
본 발명은 반도체 검사 시스템용 센서의 개선에 관한 것이다. 다음의 설명은, 기술 분야에서 숙련된 자가, 특정한 애플리케이션 및 그 요건의 맥락에서 제공되는 대로 본 발명을 행하고 사용하는 것을 가능하게 하기 위해 제시된다. 본원에서 사용될 때, "상부(top)", "하부(bottom)", "위(over)", "아래(under)", "밑(underneath)", "좌측(left)", "우측(right)", "수직(vertical)", "수평(horizontal)" 및 "하방(down)"과 같은 방향 용어는 설명의 목적을 위한 상대적 위치를 제공하도록 의도되며, 참조의 절대적인 프레임을 가리키도록 의도되지는 않는다. 설명된 실시형태에 대한 다양한 수정이 기술 분야의 숙련된 자에게는 명백할 것이며, 본원에서 정의되는 일반적인 원리는 다른 실시형태에 적용될 수도 있다. 따라서, 본 발명은 도시되고 설명되는 특정한 실시형태로 제한되도록 의도되는 것이 아니라, 본원에서 개시되는 신규의 피쳐 및 원리에 부합하는 최광의의 범위가 부여되어야 한다.
도 1은 웨이퍼, 레티클, 또는 포토마스크와 같은 샘플(108)을 검사하도록 구성되는 예시적인 검사 시스템(100)을 예시한다. 샘플(108)은, 광학기기 아래의 샘플(112)의 상이한 영역으로의 움직임을 가능하게 하기 위해, 스테이지(108) 상에 배치된다. 스테이지(112)는 X-Y 스테이지 또는 R-θ 스테이지를 포함할 수도 있다. 몇몇 실시형태에서, 스테이지(112)는 초점을 유지하기 위해 검사 동안 샘플(108)의 높이를 조정할 수 있다. 다른 실시형태에서, 대물 렌즈(105)는 초점을 유지하도록 조정될 수 있다.
조명 소스(102)는 하나 이상의 레이저 및/또는 광대역 광원(broad-band light source)을 포함할 수도 있다. 조명 소스(102)는 DUV 및/또는 VUV 방사선을 방출할 수도 있다. 대물 렌즈(105)를 포함하는 광학기기(103)는 그 방사선을 샘플(108)을 향해 지향시키고 그것을 샘플(108) 상에서 집속시킨다. 광학기기(103)는 또한, 미러, 렌즈, 편광기 및/또는 빔 스플리터(간략화를 위해 도시되지 않음)를 포함할 수도 있다. 샘플(108)로부터 반사 또는 산란되는 광은, 검출기 어셈블리(104) 내에 있는 센서(106) 상으로 광학기기(103)에 의해 수집, 지향 및 집속된다.
검출기 어셈블리(104)는 본원에서 설명되는 센서 중 적어도 하나를 포함한다. 하나의 실시형태에서, 센서(106)의 출력은, 출력을 분석하는 컴퓨팅 시스템(114)으로 제공된다. 컴퓨팅 시스템(114)은, 캐리어 매체(carrier medium)(116) 상에 저장될 수 있는 프로그램 명령어(118)에 의해 구성된다. 하나의 실시형태에서, 컴퓨팅 시스템(114)은, 본원에서 개시되는 방법에 따라 샘플(108) 상의 구조체를 검사하도록 그리고 센서를 판독하도록 검사 시스템(100) 및 센서(106)를 제어한다.
하나의 실시형태에서, 조명 소스(102)는, 아크 램프, 레이저 펌프식 플라즈마 광원(laser-pumped plasma light source), 또는 CW 레이저와 같은 연속적인 소스일 수도 있다. 다른 실시형태에서, 조명 소스(102)는, 모드 고정식 레이저(mode-locked laser), Q 스위치식 레이저(Q-switched laser), 또는 Q 스위치식 레이저에 의해 펌핑되는 플라즈마 광원과 같은 펄스형 소스(pulsed source)일 수도 있다. Q 스위치식 레이저를 통합하는 검사 시스템(100)의 하나의 실시형태에서, 검출기 어셈블리(104) 내의 센서 또는 센서들은 레이저 펄스와 동기화된다.
검사 시스템(100)의 하나의 실시형태는 샘플(108) 상의 라인을 조명하고, 산란되는 및/또는 반사되는 광을 하나 이상의 암시야(dark-field) 및/또는 명시야(bright-field) 수집 채널에서 수집한다. 이 실시형태에서, 검출기 어셈블리(104)는 라인 센서 또는 전자 충돌형 라인 센서(electron-bombarded line sensor)를 포함할 수도 있다. 검사 시스템(100)의 다른 실시형태는 샘플(108) 상의 영역을 조명하고, 산란되는 및/또는 반사되는 광을 하나 이상의 암시야 및/또는 명시야 수집 채널에서 수집한다. 이 실시형태에서, 검출기 어셈블리(104)는 어레이 센서 또는 전자 충돌형 어레이 센서를 포함할 수도 있다.
검사 시스템(100)의 다양한 실시형태의 추가적인 세부 사항은, Romanovsky 등등에 대해 2016년 3월 8일자로 발행된 발명의 명칭이 "Wafer inspection system"인 미국 특허 제9,279,774호, Armstrong 등등에 대해 발행된 발명의 명칭이 "Split field inspection system using small catadioptric objectives"인 미국 특허 제7,957,066호, Chuang 등등에 대해 발행된 발명의 명칭이 "Beam delivery system for laser dark-field illumination in a catadioptric optical system"인 미국 특허 제7,345,825호, 1999년 12월 7일자로 발행된 발명의 명칭이 "Ultra-broadband UV microscope imaging system with wide range zoom capability"인 미국 특허 제5,999,310호, 2009년 4월 28일자로 발행된 발명의 명칭이 "Surface inspection system using laser line illumination with two dimensional imaging"인 미국 특허 제7,515,649호에서 설명된다. 이들 특허 전체는 참조에 의해 본원에 통합된다.
도 2a 및 도 2b는, 본 발명의 다른 예시적인 실시형태에 따른, 본원에서 설명되는 센서 및/또는 방법을 통합하는 암시야 검사 시스템의 양태를 예시한다. 도 2a에서, 조명 광학기기(201)는, 검사되고 있는 웨이퍼 또는 포토마스크(샘플)(211)의 표면 상의 라인(205)으로 미러 또는 렌즈(203)에 의해 집속되는 광(202)을 생성하는 레이저 시스템(220)을 포함한다. 검사되고 있는 샘플은 패턴화될 수도 있거나 또는 패턴화되지 않을 수도 있다. 수집 광학기기(210)는 라인(205)으로부터 산란되는 광을, 렌즈 및/또는 미러(212 및 213)를 사용하여 센서(215)로 지향시킨다. 수집 광학기기(210)의 광학축(214)은 라인(205)의 조명면 내에 있지 않다. 몇몇 실시형태에서, 광학축(214)은 라인(205)에 대략적으로 수직이다. 센서(215)는 어레이 센서, 예컨대 선형 어레이 센서를 포함한다. 센서(215)는 본원에서 설명되는 바와 같은 센서를 포함할 수도 있고, 및/또는 본원에서 설명되는 방법 중 하나는 센서를 판독하도록 사용될 수도 있다.
도 2b는, 다수의 암시야 수집 시스템(각각, 231, 232 및 233)의 하나의 실시형태를 예시하는데, 각각의 수집 시스템은 도 2a의 수집 광학기기(210)와 실질적으로 유사하다. 수집 시스템(231, 232 및 233)은, 도 2a의 조명 광학기기(201)와 실질적으로 유사한 조명 광학기기와 조합하여 사용될 수도 있다. 각각의 수집 시스템(231, 232, 및 233)은 본원에서 설명되는 하나, 또는 그 이상의 센서를 통합한다. 샘플(211)은, 광학기기 아래에서 검사될 영역을 이동시키는 스테이지(221) 상에서 지지된다. 스테이지(221)는 X-Y 스테이지 또는 R-θ 스테이지를 포함할 수도 있는데, X-Y 스테이지 또는 R-θ 스테이지는, 샘플의 큰 영역을 최소의 데드 타임을 가지고 검사하기 위해, 검사 동안 실질적으로 연속적으로 움직이는 것이 바람직하다.
도 2a 및 도 2b에서 예시되는 실시형태에 따른 검사 시스템의 더 많은 세부 사항은, 2016년 5월 12일자로 출원된 발명의 명칭이 "Sensor With Electrically Controllable Aperture For Inspection And Metrology Systems"인 미국 특허 출원 제15/153,542호, 2009년 4월 28일자로 발행된 발명의 명칭이 "Surface inspection system using laser line illumination with two dimensional imaging"인 미국 특허 제7,515,649호, 및 2003년 8월 19일자로 발행된 발명의 명칭이 "System for detecting anomalies and/or features of a surface"인 미국 특허 제6,608,676호에서 설명된다. 이들 특허 및 특허 출원 전체는 참조에 의해 본원에 통합된다.
도 3은 수직 및 경사 조명 빔 둘 모두를 사용하여, 패턴화되지 않은 웨이퍼와 같은 샘플 상의 입자 또는 결함을 검출하도록 구성되는 검사 시스템(300)을 예시한다. 이 구성에서, 레이저 시스템(330)은 레이저 빔(301)을 제공한다. 렌즈(302)는 빔(301)을 공간 필터(303)를 통해 집속한다. 렌즈(304)는 빔을 시준하고(collimate) 그것을 편광 빔 스플리터(305)로 전달한다. 빔 스플리터(305)는 제1 편광된 성분을 수직 조명 채널로 그리고 제2 편광된 성분을 경사 조명 채널로 전달하는데, 여기서 제1 및 제2 성분은 직교한다. 수직 조명 채널(306)에서, 제1 편광된 성분은 광학기기(307)에 의해 집속되고 미러(308)에 의해 샘플(309)의 표면을 향해 반사된다. 샘플(309)(예컨대 웨이퍼 또는 포토마스크)에 의해 산란되는 방사선은 포물경(paraboloidal mirror)(310)에 의해 수집되고 센서(311) 쪽으로 집속된다.
경사 조명 채널(312)에서, 제2 편광된 성분은 빔 스플리터(305)에 의해, 이러한 빔을 반파 플레이트(half-wave plate; 314)를 통해 반사시키는 미러(313)로 반사되고 광학기기(315)에 의해 샘플(309)로 집속된다. 경사 채널(312)에서 경사 조명 빔으로부터 나오는 그리고 샘플(309)에 의해 산란되는 방사선은, 포물경(310)에 의해 수집되고 센서(311)로 집속된다. 센서(311) 및 (샘플(309) 상의 수직 조명 채널 및 경사 조명 채널로부터의) 조명된 영역은 포물경(310)의 초점에 있는 것이 바람직하다.
포물경(310)은 샘플(309)로부터의 산란된 방사선을 시준된 빔(316)으로 시준한다. 그 다음, 시준된 빔(316)은 대물 렌즈(317)에 의해 그리고 분석기(318)를 통해 센서(311)로 집속된다. 포물면 형상 이외의 형상을 갖는 곡면의 미러 표면이 또한 사용될 수도 있다는 것을 유의한다. 샘플(309)의 표면에 걸쳐 스팟이 주사되도록, 기구(instrument; 320)가 빔과 샘플(309) 사이의 상대적 모션을 제공할 수 있다. 센서(311)는 본원에서 설명되는 센서 중 하나 이상을 포함할 수도 있다. 2001년 3월 13일자로 Vaez-Iravani 등등에 대해 발행된 발명의 명칭이 "Sample inspection system"인 미국 특허 제6,201,601호, 2016년 3월 8일자로 Romanovsky 등등에 대해 발행된 발명의 명칭이 "Wafer Inspection"인 미국 특허 제9,279,774호, 및 2016년 4월 7일자로 공개된 Vazhaeparambil 등등에 의한 발명의 명칭이 "TDI Sensor in a Darkfield System"인 미국 출원 공개 제2016-0097727호는, 검사 시스템(300)의 추가적인 양태 및 세부 사항을 설명한다. 이들 문헌은 참조에 의해 본원에 통합된다.
도 4는, 본 발명의 소정의 실시형태에 따른 예시적인 이중 열 병렬 CCD 센서(400)를 예시한다. 센서(400)는 짝수 개수의 열(401-1 내지 401-8)을 포함한다. 바람직한 실시형태에서, 센서(400)는 약 50와 약 10,000 개 사이의 열을 포함한다. 각각의 열(401-1 내지 401-8)은 동일한 수의 정사각형 또는 직사각형 픽셀을 포함한다(예를 들면, 열(401-1)은 여덟 개의 픽셀(4011-11 내지 4011-18)을 포함하고 열(401-8)은 여덟 개의 픽셀(4011-81 내지 4011-88)을 포함한다). 바람직한 실시형태에서, 센서(400)는 어레이 이중 열 병렬 CCD인데, 여기서 각각의 열은 약 50 개와 약 10,000 개 사이의 픽셀을 포함한다. 어레이의 각각의 열의 픽셀의 수는, 열의 수와 동일할 수도 있거나, 또는 동일하지 않을 수도 있다. 대안적인 실시형태(도시되지 않음)에서, 센서는 라인 이중 열 병렬 CCD일 수도 있는데, 여기서 각각의 열은 단일의 픽셀을 포함한다. 라인 센서는, 2011년 3월 31일자로 공개되고 Armstrong 등등에 의해 출원된 발명의 명칭이 "Inspection System Using Back Side Illuminated Linear Sensor"인 미국 출원 공개 제2011-0073982호에서 설명되는 저항성 게이트와 유사한, 또는 상기 인용된 미국 특허 출원 제15/153,543호에서 설명되는 저항성 게이트와 유사한 저항성 게이트를 통합할 수도 있는데, 이들은 참조에 의해 본원에 통합된다. 광, 방사선 또는 하전된 입자는 센서(400)에 입사하여, 각각의 픽셀에서 이미지 전하의 생성을 야기한다. 이미지 전하는, 하기에 설명되는 방식으로 픽셀에 인가되는 3 상 라인 제어(클럭) 신호(PV1, PV2 및 PV3)를 통해 픽셀의 열을 따라 이동한다(PV1, PV2 및 PV3은 또한 수직 클럭 신호로 칭해질 수도 있다). 예를 들면, 픽셀(4011-81)에서 생성되는 이미지 전하가 제어 신호(PV1-PV3)에 응답하여 픽셀(4011-82)로 하향 이동하고, 후속하여, 픽셀(4011-88)에 도달할 때까지, 열(401-8)을 따라 픽셀로부터 픽셀로 하향 이동한다. 대안적인 실시형태에서, 2 상 라인 제어 신호가 3 상 라인 제어 신호 대신 사용될 수도 있다. 3 상 라인 제어 신호를 가지고 구성되는 센서의 이점은 PV1 내지 PV3에 인가되는 적절한 구동 신호에 의해 양 방향 중 한쪽으로 전하가 이동될 수도 있다는 것이고, 반면 2 상 라인 제어 신호는 한 방향으로만 전하를 이동시킬 수 있다. 3 상 라인 제어 신호를 사용하는 센서는, 양 방향 중 한쪽으로의 신호의 판독을 가능하게 하기 위해 픽셀 어레이의 상부 및 하부 둘 모두에서 판독 회로를 가지도록 구성될 수도 있다(어레이의 하부에 있는 판독 회로(402)만이 도 4에서 도시된다). 단일 방향의 전송이 요구되는지 또는 양방향 전송이 요구되는지의 여부에 따라, 센서(400)는 2 상 또는 3 상 라인 제어 신호를 사용할 수도 있다.
도 4의 하부 부분을 참조하면, 이중 열 병렬 CCD 센서(400)는 또한, 열(401-1 내지 401-8)을 따라 전송되는 이미지 전하를 출력 전압 신호(VOUT1 내지 VOUT4)로 변환하도록 기능하는 판독 (출력) 회로(402)를 포함한다. 판독 회로(402)는, 인접하는 열(401-1 내지 401-8)의 연관된 쌍으로부터 이미지 전하를 각각 수신하는 다수의 판독 구조체(402-1 내지 402-4)를 포함하는데, 그에 의해, 각각의 열을 따라 전달되는 이미지 전하는, 인접하는 연관된 열과 공유되는 판독 구조체에 의해 출력 전압 신호로 변환된다. 예를 들면, 열(401-1) 및 연관된 열(401-2)을 따라 전달되는 이미지 전하는 판독 구조체(402-1)에 의해 출력 전압 신호(VOUT1)로 변환된다. 마찬가지로, 판독 구조체(402-2)는 연관된 열(401-3 및 401-4)로부터 수신되는 이미지 전하를 변환하여 출력 전압 신호(VOUT2)를 생성하고, 판독 구조체(402-3)는 연관된 열(401-5 및 401-6)로부터 수신되는 이미지 전하를 변환하여 출력 전압 신호(VOUT3)를 생성하고, 판독 구조체(402-4)는 연관된 열(401-7 및 401-8)로부터 수신되는 이미지 전하를 변환하여 출력 전압 신호(VOUT4)를 생성한다.
각각의 판독 구조체(402-1 내지 402-4)는, 전송 게이트 제어 신호(C1 및 C2)에 따라 각각의 이미지 신호를 공통 합산 게이트로 전송하도록 구성되는 전송 게이트 두 쌍을 포함하는데, 공통 합산 게이트는 합산 게이트 제어 신호(SG)에 따라 이미지 신호를 연관된 감지 노드로 전달한다. 예를 들면, 판독 구조체(402-1)는 열(401-1)에 배치되는 전송 게이트의 제1 쌍(403-1) 및 열(401-2)에 배치되는 전송 게이트의 제2 쌍(403-2)을 포함하는데, 여기서 전송 게이트 쌍(403-1 및 403-2)은 각각의 이미지 신호를 열(401-1 및 401-2)로부터 공통 합산 게이트(404-1)로 전달하도록 제어되고, 합산 게이트(404-1)는 이미지 신호를, 하나의 예에서 부유 확산부(감지 노드)(405-1) 및 증폭기(406-1)를 포함하는 출력 회로(407-1)로 전달하도록 구성된다. 마찬가지로, 판독 구조체(402-4)는, 출력 회로(407-4)(예를 들면, 부유 확산부(405-4) 및 증폭기(406-4))로부터의 송신을 위해 각각의 이미지 신호를 열(401-7 및 401-8)로부터 공통 합산 게이트(404-4)로 전달하도록 배치되는 전송 게이트 쌍(403-7 및 403-8)을 포함한다. 이미지 전하가 열(401-7)을 따라 이동함에 따라, 전송 게이트 쌍(403-7)은 픽셀(4011-78)로부터 공통 합산 게이트(404-4)로의 이미지 전하의 전송을 제어하고, 이미지 전하가 픽셀(4011-78)로 다시 유출하는 것을 방지한다. 전송 게이트 쌍(403-8)은 열(401-8) 및 그 열(4011-88)의 마지막 픽셀에 대해 유사한 기능을 수행한다. 합산 게이트(404-4)는 전하 전송 동안 노이즈를 추가하지 않으면서 이미지 전하를 축적한다. 공통 합산 게이트(404-4)의 하부에서는, 공통 합산 게이트로부터 전송되는 이미지 전하를 수집하여 저장하기 위해 작은 부유 확산부(405-4)가 형성된다. 전송 게이트 쌍(403-7 및 403-8) 및 공통 합산 게이트(404-5)는, 두 개의 인접하는 열로부터의 이미지 전하가 부유 확산부(405-4)로 순차적으로 클럭 아웃되도록(clocked out), 클럭/제어 신호(C1, C2 및 SG)에 의해 제어된다. 상기 클럭 신호의 전압 파형 및 타이밍 구성은 도 8a, 도 8b 및 도 8c에서 묘사된다. 부유 확산부(405-4)는, 이미지 전하를 전압으로 변환하고 버퍼링된 전압을 오프 칩 ADC(도시되지 않음)로 송신하는 공통 증폭기(406-4)에 부착된다. 증폭기(406-4)의 세부 사항이 이하에서 설명된다.
도 4a 내지 도 4f는, 판독 구조체(402-4)를 추가적으로 상세히 도시하는 이중 열 병렬 CCD 센서(400)의 부분을 묘사하고, 센서(400)의 예시적인 단순화된 동작 동안 열(401-7 및 401-8)로부터 판독 구조체(402-4)로의 두 이미지 전하(C11 및 C12)의 전송을 또한 묘사한다. 이들 도면에서, 센서(400)의 동작 상태는, 각각의 도면의 상부에 있는 괄호 안에 표시되는 여섯 개의 순차적인 시간 기간(t0 내지 t5)에서 묘사된다(예를 들면, 도 4a는, "400(t0)"에 의해 표시되는, 초기 시간 기간(t0) 동안의 센서(400)를 도시한다). 다음의 설명을 단순화하기 위해, 도 4a 내지 도 4f에서는 이미지 전하(C11 및 C12)의 위치만이 묘사되고, 시간 t0 내지 t5 동안 회로 엘리먼트에 의해 동시에 프로세싱되고 있는 다른 이미지 전하는 명확화를 위해 생략된다. 판독 구조체(402-1 내지 402-3)(도 4)의 동작은 이하에서 설명되는 것과 본질적으로 동일한 것으로 이해된다.
도 4a는 (제1 및 제2) 이미지 전하가 판독 구조체(402-4)로 전달되기 이전에 픽셀(4011-78 및 4011-88)에 각각 저장될 때의 센서(400)(t0)를 도시한다. 픽셀(4011-78 및 4011-88)은, 이미지 전하(C11 및 C12)를 생성하도록(즉, 수집 및/또는 일시적으로 저장하도록), 그리고 후속하여, 하나 이상의 라인 제어 신호(PVX)(예를 들면, 도 4에서 도시되는 3 상 신호(PV1, PV2 및 PV3))에 따라 이미지 전하(C11 및 C12)를 판독 구조체(402-4)로 전달하도록, 각각 구성된다. 판독 구조체(402-4)는, 픽셀(4011-78 및 4011-88)로부터 이미지 전하(C11 및 C12)를 각각 수신하도록(즉, 직접적으로 또는, 도시되지 않은 하나 이상의 개재형 버퍼 게이트를 통해 수신하도록) 구성되는 제1 행 전송 게이트(403-71 및 403-81), 전송 게이트(403-71 및 403-81)로부터 이미지 전하(C11 및 C12)를 각각 수신하도록 구성되는 제2 행 전송 게이트(403-72 및 403-82), 전송 게이트(403-72 및 403-82)에 커플링되는 합산 게이트(404-4), 및 합산 게이트(404-4)에 커플링되는 출력 회로(예를 들면, 부유 확산부(405-5) 및 증폭기(406-4))를 포함한다. 제1 및 제3 전송 게이트(403-71 및 403-72)는 전송 게이트 쌍(403-7)(도 4 참조)을 형성하고, 제2 및 제4 전송 게이트(403-81 및 403-82)는 전송 게이트 쌍(403-8)(도 4)을 형성한다는 것, 및 각각의 쌍의 전송 게이트 사이의 신호 경로는, 이미지 전하(C11 및 C12)가 열(401-7(즉, 전송 게이트(403-71 내지 403-72)로부터) 및 401-8(즉, 전송 게이트(403-81 내지 403-82)로부터))에서만 이동하게끔 제한되도록 구성된다는 것을 유의한다.
도 4a에 나타내는 바와 같이, 본 발명의 한 양태에 따르면, 제1 행 전송 게이트(403-71 및 403-81)는 (예를 들면, 전송 게이트(403-71 및 403-82) 사이에 연결되는 도체(408-1)에 의해, 그리고 전송 게이트(403-72 및 403-81) 사이에 연결되는 도체(408-2)에 의해 나타내어지는 바와 같이) 제2 행 전송 게이트(403-72 및 403-82)와 효과적으로 교차 커플링된다. 이 배열을 통해, (제1) 전송 게이트(403-71)에 인가되는 (제1) 전송 게이트 제어 신호(C1)는 또한 (제4) 전송 게이트(403-82)에 실질적으로 동시에 인가되고, (제2) 전송 게이트(403-81)에 인가되는 (제2) 전송 게이트 제어 신호(C2)는 (제3) 전송 게이트(403-72)에 실질적으로 동시에 인가된다. 하기에서 설명되는 바와 같이, 이러한 방식으로 인접하는 열의 전송 게이트를 효과적으로 교차 커플링하는 것은, 교번의 시간 기간 동안 (예를 들면, 합산 게이트(404-4)를 통해) 단일 출력 회로로의 이미지 전하의 신뢰할 수 있는 전송을 용이하게 하고, 그에 의해, 단일의 증폭기(406-4)를 통한 두 열(401-7 및 401-8)에서 생성되는 이미지 전하의 출력을 용이하게 한다.
본 발명의 다른 양태에 따르면, 합산 게이트(404-4)는 상이한 시간 기간 동안 제2 행 (제3 및 제4) 전송 게이트(403-72 및 403-82)로부터 이미지 전하를 수신하도록 구성되며, 각각의 수신된 이미지 전하를 합산 게이트 제어 신호(SG)에 따라 부유 확산부(405-4)로 전달하도록 구성된다. 하기에서 설명되는 바와 같이, 전송 게이트(403-82)와의 전송 게이트(403-71)의 교차 커플링 및 전송 게이트(403-81)와의 전송 게이트(403-72)의 교차 커플링은, 한 번에 오직 하나의 이미지 전하가 합산 게이트(404-4)로 전송되는 것을 신뢰할 수 있게 보장하고, 그에 의해, 두 열(401-7 및 401-8)로부터 단일의 부유 확산부(405-4)로의 이미지 전하의 단순화된 신뢰할 수 있는 전송을 용이하게 하는데, 단일의 부유 확산부(405-4)는 증폭기(406-4)를 통해 연관된 출력 신호를 생성하도록 동작 가능하게 커플링된다. 두 열(401-7 및 401-8)로부터 이미지 전하를 용이하게 출력하기 위해, 합산 게이트 제어 신호(SG)가 라인 제어 신호(들)(PVX)의 라인 클럭 레이트의 두 배인 클럭 레이트에서 제공된다.
도 4b 및 도 4c는, 단순화된 예시적인 실시형태에 따라 픽셀(4011-78 및 4011-88)로부터 전송 게이트로의 이미지 전하(C11 및 C12)를 교대로(순차로) 전송하는 동안 시간 기간(t1 및 t2)에서의 센서(400)를 묘사한다. 시간 기간(t1)(도 4b) 동안, 라인 제어 신호(PVX) 및 전송 게이트 제어 신호(C1)는, 픽셀(4011-78)로부터 제1 전송 게이트(403-71)로의 이미지 전하(C11)의 전송, 및 이미지 픽셀(4011-88)로부터 제2 전송 게이트(403-81)로의 이미지 전하(C12)의 전송을 야기하도록 작동/토글링된다. 시간 기간(t2)(도 4c) 동안, 전송 게이트 제어 신호(C1 및 C2)는, 제1 전송 게이트(403-71)로부터 제3 전송 게이트(403-72)로의 이미지 전하(C11)의 전송을 야기하도록 작동된다.
도 4d 및 도 4e는, 제2 행 전송 게이트(403-72 및 403-82)로부터 합산 게이트(404-4)로의 이미지 전하(C11 및 C12)를 후속하여 순차적으로 전송하는 동안 시간 기간(t3 및 t4) 동안의 센서(400)를 묘사한다. (제1) 시간 기간(t3)(도 4d) 동안, (제1) 전송 게이트 제어 신호(C1), (제2) 전송 게이트 제어 신호(C2), 및 합산 게이트 제어 신호(SG)는, 이미지 전하(C11)를 제2 행 전송 게이트(403-72)로부터 합산 게이트(404-4)로 전송되게 하도록, 그리고 동시에 이미지 전하(C12)를 제1 행 전송 게이트(403-81)로부터 제2 행 (제4) 전송 게이트(403-82)로 전송되게 하도록 작동/토글링된다. 도 4d에서 묘사되는 두 전하 전송은, 전송 게이트(403-71 및 403-82)의, 그리고 전송 게이트(403-81 및 403-72)의 유효한 교차 커플링으로 인한 전송 게이트 제어 신호(C1 및 C2)의 작동/토글링에 응답하여 동작 가능하게 유리하게 조정된다는 것을 유의한다. (제2) 시간 기간(t4)(도 4e) 동안, (제1) 전송 게이트 제어 신호(C1) 및 합산 게이트 제어 신호(SG)는, 이미지 전하(C12)를 제2 행 전송 게이트(403-82)로부터 합산 게이트(404-4)로 전송하게 하도록 작동/토글링된다.
도 4e 및 4f는, 합산 게이트(404-4)로부터 부유 확산부(405-4)로의 이미지 전하(C11 및 C12)의 순차적 전송 동안 시간 기간(t4 및 t5) 동안의 센서(400)를 묘사한다. 도 4e에 나타내는 바와 같이, (제2) 기간(t4) 동안, 합산 게이트(404-4)는 이미지 전하(C11)를 부유 확산부(405-4)로 전송하도록 합산 게이트 제어 신호(SG)에 의해 제어되고, 그에 의해, 부유 확산부(405-4) 상에 저장되는 연관된 전하는 증폭기(406-4)로 하여금, 이미지 전하(C11)에 대응하는 출력 전압 신호(VOUT-C11)를 생성하게 한다. 후속하는 시간 기간(t5)(도 4f) 동안, 합산 게이트(404-4)는 이미지 전하(C11)를 플로팅 게이트(405-4)로 전송하도록 합산 게이트 제어 신호(SG)에 의해 제어되고, 그에 의해, 부유 확산부(405-4) 상에 저장되는 연관된 전하는 증폭기(406-4)로 하여금, 이미지 전하(C12)에 대응하는 출력 전압 신호(VOUT-C12)를 생성하게 한다. 부유 확산부(405-4)는 각각의 전하 전송 사이에서(즉, C11의 전송 이후 C12의 전송 이전에) 리셋될 수도 있거나, 또는 C11의 전송 이전에만 리셋될 수도 있다는 것을 유의한다. 리셋 트랜지스터 및 리셋 신호는, 도면을 단순화하고 전하 전달 동작을 더욱 명확하게 설명하기 위해, 도 4, 도 4a 내지 도 4f에서는 묘사되지 않는다.
도 4a 내지 도 4f에서 도시되는 예에 의해 확립되는 바와 같이, 센서(400)는, 출력 클럭 레이트를 약간만 증가시키면서(즉, 합산 게이트 제어 신호(SG)는 라인 제어 신호(들)(PVX)의 라인 클럭 레이트의 단지 두 배인 클럭 레이트를 갖는다), 높은 스위칭 전류, 높은 판독 노이즈, 및 열당 1 증폭기 접근법과 연관되는 증폭기 공간 문제를 방지하는 것에 의해, 작은 열 피치(예를 들면, 약 10 ㎛와 약 25 ㎛ 사이)를 갖는 CCD 센서의 생산을 용이하게 하는 2열당 1 증폭기 배열을 제공한다.
도 5는 본 발명의 예시적인 바람직한 실시형태에 따른 부분적인 이중 열 병렬 CCD 이미지 센서(500)를 예시한다.
본 발명의 한 양태에 따르면, 센서(500)는 두 개의 열(511 및 512)로부터 하나의 공통 출력 회로로의 이미지 전하의 전달을 용이하게 하는 역할을 하는 대칭적인 Y자 형상의 매립된 확산부(502)를 포함한다. Y자 형상의 매립된 확산부(502)는 반도체 기판(501)에 형성되는 연속적인 n 도핑 영역을 포함하고, V자 형상의 병합 섹션(502-4)를 통해 다운스트림의 (제3의) 가늘고 긴 부분(502-502)에 연결되는 평행한 업스트림의 (제1 및 제2의) 가늘고 긴 부분(502-1 및 502-2)을 포함한다. 연속적인 n 도핑 영역은, 픽셀(520-1 및 520-2)에 의해 축적되는 이미지 전하(전자를 포함함)가 업스트림의 가늘고 긴 부분(502-1 및 502-2)을 따라 이동하게끔 제한되도록, 그리고 V자 형상의 병합 섹션(502-4)에 의해 다운스트림의 가늘고 긴 부분(502-3)으로 각각 지향되도록, 공지의 기술을 사용하여 형성된다.
픽셀(520-1 및 520-2)은, 업스트림의 가늘고 긴 부분(502-1 및 502-2) 위에 각각 형성되는 다결정 실리콘 픽셀 게이트 구조체(515-1, 515-2 및 515-3)를 통해 각각의 연관된 열(511 및 512)에 형성된다. 추가적인 픽셀이 각각의 열(511 및 512)에(예를 들면, 도면에서 픽셀(520-1 및 520-2)의 위에) 형성될 수도 있다. 픽셀(520-1 및 520-2)에 의해 생성되는 이미지 전하는 하기에 설명되는 방식으로 생성되는 3 상 픽셀 제어 신호(PV1, PV2 및 PV3)에 의해 (511 및 512)을 따라 이동하도록 제한된다(즉, 업스트림의 가늘고 긴 확산 부분(502-1 및 502-2)에 의해 제한된다).
이전의 실시형태와 유사하게, 센서(500)는, 제1 행 (제1 및 제2) 전송 게이트(523-1 및 523-2) 및 제2 행 (제3 및 제4) 전송 게이트(523-1 내지 523-4)를 비롯한, 전송 게이트(523-1 내지 523-4)의 두 개의 행을 포함한다. 제1 행 전송 게이트(523-1 및 523-2)는, 픽셀(520-1 및 520-2)과 제2 행 전송 게이트 사이의 업스트림의 (제1 및 제2의) 가늘고 긴 확산 부분(502-1 및 502-2) 위에 각각 동작 가능하게 배치되는 다결정 실리콘 전송 게이트 구조체(504-11 및 504-12)에 의해 형성된다. 제2 행 전송 게이트(523-3 및 523-4)는, 제1 행 전송 게이트와 V자 형상의 병합 섹션(502-4) 사이의 가늘고 긴 확산 부분(502-1 및 502-2) 위에 각각 동작 가능하게 배치되는 다결정 실리콘 전송 게이트 구조체(504-21 및 504-22)에 의해 형성된다. 이 배열을 통해, (제1 및 제3) 전송 게이트(523-1 및 523-3)는, 채널(511)을 따라 전달되는 이미지 전하를 V자 형상의 병합 섹션(502-4)을 향해 전송하도록 구성되고, (제2 및 제4) 전송 게이트(523-2 및 523-4)는 연관된 제2 채널(512)을 따라 전달되는 이미지 전하를 V자 형상의 병합 섹션(502-4)을 향해 전송하도록 구성된다.
전술한 바와 같이, 전송 게이트(523-1 내지 523-4)를 형성하는 전송 게이트 구조체는, 열(511 및 512)로부터 합산 게이트(524)로의 이미지 전하의 효율적이고 신뢰할 수 있는 전송을 용이하게 하도록 효과적으로 교차 커플링된다. 구체적으로, (제1) 전송 게이트(523-1) 및 (제4) 전송 게이트(523-4)는, 신호 라인(562-1)을 통해 송신되는 전송 게이트 제어 신호(C1)를 수신하도록 커플링되고, (제2) 전송 게이트(523-2) 및 (제3) 전송 게이트(523-3)는, 신호 라인(562-2) 상에서 송신되는 전송 게이트 제어 신호(C2)를 수신하도록 커플링된다. 이 배열은 본원에서 효과적인 교차 커플링으로 칭해지는데, 그 이유는, (제1) 전송 게이트 제어 신호(C1)가 제1 전송 게이트 구조체(504-11) 상에서 인가될 때, 그것이 (제4) 전송 게이트 구조체(504-22)에 실질적으로 동시에 인가되도록, 제1 및 제4 전송 게이트(523-1 및 523-4)가 효과적으로 커플링되고, (제2) 전송 게이트 제어 신호(C2)가 제2 전송 게이트 구조체(504-12)로 인가될 때, 그것이 제3 전송 게이트 구조체(504-21)에 실질적으로 동시에 인가되도록, 제2 및 제3 전송 게이트(523-2 및 523-3)가 효과적으로 커플링되기 때문이다.
묘사된 실시형태에 따르면, 유효한 교차 커플링은, 두 개의 연관된 전송 게이트 구조체 사이에서 연결되는 하나 이상의 전도성(예를 들면, 금속 또는 도핑된 다결정 실리콘) 연결 구조체를 사용하여 적어도 부분적으로 달성된다. 도 5의 두 개의 열 사이의 영역을 참조하면, 제1 행 제1 열 전송 게이트 구조체(504-11)는, 열(511 및 512)을 분리하는 영역 위에서 우측으로 연장되는 수평 배향된 가늘고 긴 다결정 실리콘 게이트 구조체로서 구현되고, 제2 행 제2 열 전송 게이트 구조체(504-22)는 열(511 및 512)을 분리하는 영역 위에서 좌측으로 연장되는 수평 배향된 가늘고 긴 다결정 실리콘 게이트 구조체로서 구현된다. 전송 게이트 구조체(504-11 및 504-22)의 부분을 수평 방향으로 중첩시키는 것에 의해, 이들 두 구조체는, 열(수직) 방향으로 평행하게 연장되는 전도성 연결 구조체(532)를 통해 전기적으로 연결된다. 이 연결 배열은, 전송 게이트 제어 신호(C1)가 전송 게이트 구조체(504-11)에 인가될 때, 그것이 전송 게이트 구조체(504-22)에 실질적으로 동시에 또한 인가된다는 점에서(즉, 전도성 연결 구조체(532)를 통한 송신을 통해 동시에 인가된다는 점에서), 연관된 전송 게이트 구조체(504-11 및 504-22)에 대한 신뢰할 수 있는 교차 커플 제어를 용이하게 한다.
합산 게이트(524)가 열(511 또는 512) 중 어느 하나로부터 다운스트림의 가늘고 긴 확산 부분(502-3)으로 이미지 전하를 전달하게끔 기능하도록, V자 형상의 병합 영역(502-4) 위에 합산 게이트(524)가 형성된다. 하나의 실시형태에서, 합산 게이트(524)는, 다운스트림의 에지(505A)의 폭(W2)보다 더 긴 폭(W1)(즉, 열(511 및 512)에 수직인 방향으로 측정됨)을 갖는 업스트림의 에지(505A)를 구비하는 테이퍼 형상의 다결정 실리콘 구조체로서 구현된다. 이 테이퍼 형상의 합산 게이트 구조체는, 업스트림의 가늘고 긴 확산 부분(502-1 및 502-2)으로부터 다운스트림의 가늘고 긴 확산 부분(502-3)으로의 이미지 전하의 효율적인 전송을 용이하게 한다. 합산 게이트(505)는, 합산 게이트 제어 신호(SG)의 클럭 레이트가 픽셀 제어 신호(PV1, PV2, 및 PV3)의 라인 클럭 레이트보다 두 배 더 빠른 합산 게이트(404-4)를 참조하여 상기에서 설명되는 것과 유사한 방식으로 기능하도록 합산 게이트 제어 신호(SG)에 의해 제어된다. 하나의 실시형태에서, 추가적인 테이퍼 형상의 출력 게이트 구조체(도 5c의 구조체(506) 참조)가 V자 형상의 병합 섹션(502-4)의 다운스트림 부분 위에(즉, 합산 게이트 구조체(505)와 다운스트림의 가늘고 긴 확산 부분(502-3) 사이에) 배치되고, 감지 노드로부터 다시 합산 게이트(505)로의 전하 유출을 방지하도록 기능한다.
동작 동안, 픽셀(520-1 및 520-2)에서 생성되는 이미지 전하는, 라인 클럭 신호(PV1, PV2 및 PV3)에 의해 결정되는 클럭 레이트에서 열(511 및 512)을 따라 전송된다. 다양한 제어 신호의 파형의 예가 도 8a, 도 8b 및 도 8c에서 도시된다. 도 8a, 도 8b 및 도 8c에서 도시되는 바와 같은 파형이 센서(500)에서 전하를 전송할 수 있는 방법의 단순화된 설명이 이어진다. 도 8a, 도 8b 및 도 8c는, 몇몇 실시형태에 존재하는, 그러나 도 5에서는 묘사되지 않는 버퍼 게이트에 대한 제어 신호(VB)를 포함한다는 것을 유의한다. 전송 게이트 제어 신호(C1)가 신호 라인(562-1) 상에서 고전압(즉, 저전압보다 더욱 양전압(more positive voltage))을 생성할 때, 전위 우물(potential well)은 전송 게이트 구조체(504-11 및 504-22) 아래에 형성된다. 마찬가지로, 전송 게이트 제어 신호(C2)가 신호 라인(562-2) 상에서 고전압을 생성할 때, 전위 우물은 전송 게이트 구조체(504-12 및 504-21) 아래에 형성된다. 라인 클럭 신호(PV3)가 저전압으로 구동될 때, 이미지 전하는, 픽셀(520-1 및 520-2) 아래로부터 전송 게이트 구조체(504-11 및 504-12) 아래로 전송된다(또는, 대안적으로, 예를 들면, 도 5g 및 도 8a의 버퍼 게이트 상에서의 제어 신호(VB)가 저전압으로 구동될 때, 이미지 전하는, 도시되지 않은, 열(511 및 512)의 개재형 버퍼 게이트 아래로부터 전송된다). 채널(502-1 및 502-2)의 적절한 위치에서의 주입된(implanted) 장벽은, 제어 신호(C1 및 C2)가 대략 동일한 전위에 있는 동안, 전하가 게이트(504-21 및 504-22) 아래로 전송되는 것을 방지한다. CCD에서 2 상 클럭킹 동작(two-phase clocking)을 가능하게 하는 주입된 장벽의 사용은 널리 공지되어 있다. 다음에, 전송 게이트 제어 신호(C1)는, 전송 게이트 제어 신호(C2)가 여전히 하이인 동안, 신호 라인(562-1) 상의 전압이 하이에서 로우로 스위칭하도록 토글링하고, 그에 의해, 전송 게이트(504-11 및 504-22) 아래의 전위 우물은 붕괴된다. 따라서, 전송 게이트(504-11) 아래의 이미지 전하는 전송 게이트(504-21) 아래로 이동하고, 전송 게이트(504-22) 아래의 이미지 전하는 합산 게이트(505) 아래로 이동한다. 전송 게이트 제어 신호(C2)가 하이에서 로우로 스위칭할 때, 전송 게이트(504-21) 아래의 이미지 전하는 합산 게이트 구조체(505) 아래로 이동하고, 한편, 전송 게이트(504-12) 아래의 이미지 전하는 전송 게이트(504-22) 아래로 이동한다. 제한으로서가 아닌 예로서, 고전압은 기판의 전위에 대해 대략 + 5V의 전압을 의미할 수도 있고, 반면, 저전압은 기판의 전위에 대해 대략 -5V의 전압을 의미할 수도 있다. 관련 기술 분야의 통상의 숙련자는, 사용할 적절한 전압이, 매립 채널에서의 도핑 레벨(들), 폴리실리콘 게이트 전극의 도핑 레벨, 유전체 층의 두께 및 유전 상수, 및 픽셀 및 게이트 구조체의 치수 및 전체 우물 용량을 비롯한 다수의 인자에 의존한다는 것을 이해한다.
상기에서 설명되는 동작을 반복하는 것에 의해, 두 개의 열(즉, 열(511 및 512))의 픽셀에 의해 생성되는 이미지 전하가 공유된(공통) 합산 게이트(505)를 통해 단일의 출력 회로로 순차적으로 전송된다. 동시에, 다른 쌍의 열은, 그들 쌍의 열에 제공되는 대응하는 공통 합산 게이트 아래의 그들의 전하를 순차적으로 클럭킹한다(clock). 상기의 클럭 신호의 예시적인 전압 파형 및 타이밍 구성은 도 8a, 도 8b 및 도 8c에서 추가적으로 상세하게 묘사된다. 도 5에서 도시되는 바람직한 실시형태에서, 각각의 열은 하나의 전송 게이트 쌍을 활용하여 이미지 전하를 공통 합산 게이트에 클럭킹한다. 다른 실시형태에서, 다른 전하 전송 스킴을 구현하기 위해 열 당 둘 이상의 전송 게이트 쌍이 사용될 수 있을 것이다. 센서(500)는 또한, 라인 클럭 주파수의 2 배가 아닌 라인 클럭과 동일한 레이트에서 합산 게이트(505)를 판독하는 것에 의해 합산 게이트(505)의 두 개의 열로부터의 전하를 합산하도록 동작될 수도 있다는 것을 유의한다. 이것은 센서(500)를 통합하는 기구가, 향상된 신호 대 노이즈비를 위해 공간 분해능을 절충하는(trade off) 상이한 동작 모드를 갖는 것을 허용한다.
도 5의 하부 부분을 참조하면, 출력 회로는 다운스트림의 가늘고 긴 확산 부분(502-3)에 형성되는 부유 확산부(507), 및 적절한 (금속 또는 폴리실리콘의) 전도성 구조체(535)를 통해 부유 확산부(507)에 동작 가능하게 커플링되는 온칩 전치 증폭기 회로(509)에 의해 구현된다. 온칩 전치 증폭기(509)는, 부유 확산부(507) 상에 저장되는 이미지 전하를 전압 신호로 변환하도록, 그리고 버퍼링된 전압 신호(VOUT)를 출력 단자(510)로 전달하도록 기능한다. 전치 증폭기는 CCD 센서에서, 신호를 증폭 및/또는 버퍼링하고, 그것을 추가적인 프로세싱을 위해 준비하기 위해, 널리 사용된다. 본 기술 분야에서 공지되어 있는 다수의 전치 증폭기 및 버퍼 구성이 이중 열 병렬 CCD 이미지 센서(500)에서 사용하기에 적합하다. 전치 증폭기(509)는 다수의 트랜지스터, 저항기, 및 커패시터를 포함할 수도 있다. 예로서, 증폭기(509)는 소스 폴로어(source follower)의 두 개의 스테이지를 포함할 수도 있다. 제1 스테이지 소스 폴로어는 이득 트랜지스터(M1) 및 전류 싱크 트랜지스터(M2)를 포함하고; 제2 스테이지 소스 폴로어는 이득 트랜지스터(M3)를 포함하고, 그에 의해, 증폭기(509)의 출력 단자(510)는 트랜지스터(M3)의 소스 단자에 의해 형성된다. 부유 확산부(507)에 연결되는 소스 단자, 리셋 클럭 신호(RG)에 의해 제어되는 게이트 단자, 및 리셋 전압(RD)에 연결되는 드레인 단자를 포함하는 리셋 트랜지스터(508)가 제공된다. 통상적인 동작(통합 및 판독) 사이클은, 리셋 트랜지스터(508)를 토글링하고, 미리 결정된 통합 기간을 대기하고, 그 다음, 출력 단자(510)에서 출력 전압을 샘플링하는 것을 통해 부유 확산부(507)를 전압(RD)으로 리셋하는 것에 의해 시작한다. 통합 기간 동안, 출력 단자(510)에서의 전압 레벨은, 부유 확산부(507)에 터널링되는 이미지 전하에 비례하는 양만큼 변화한다(더욱 음으로 된다). 판독 기간 동안, ADC(도시되지 않음)는 아날로그 전압 레벨을 측정하고 그것을 추가적인 신호 프로세싱을 위해 디지털 숫자로 변환한다. ADC는 칩 상에 또는 칩과 떨어져 위치할 수도 있다.
도 5a 내지 도 5g는, 센서(500)의 생산과 연관되는 주요한 제조 피쳐를 예시하며, 도 5에 예시되지 않은 추가적인 피쳐를 포함한다. 예를 들면, 도 5a 내지 도 5g는 단지 두 개 대신 다섯 개의 열을 도시하며, 또한 버퍼 게이트와 같은 옵션적인(optional) 엘리먼트를 도시한다. 간략화를 위해 전치 증폭기의 일부만이 도시되어 있다는 것, 및 전치 증폭기의 추가적인 피쳐가 도 7을 참조하여 아래에서 설명된다는 것을 유의한다.
도 5a는, 공지된(예를 들면, CMOS) 반도체 프로세싱 기술을 사용한 적절한 도펀트의 확산 이후의, 그리고 기판의 상부 표면 위에서의 최하부 유전체 층(540)의 형성 이전의 기판(501)을 도시한다. 상기에서 설명되는 바와 같이, 센서(500)는 세 개의 Y자 형상의 매립된 확산부(채널)(502-0, 502-1, 및 502-2)를 포함하는데, 예시적 목적을 위해 확산부(502-0)의 일부만이 도시된다. 각각의 Y자 형상의 매립된 확산부는 다섯 개의 채널을 형성하는 업스트림의 가늘고 긴 부분을 포함한다: 확산부(502-1)의 업스트림의 가늘고 긴 확산 부분(502-11 및 502-12)은 제1 및 제2 채널을 형성하고, 확산부(502-2)의 상부의 가늘고 긴 확산 부분(502-21 및 502-22)은 제3 및 제4 채널을 형성하고, 확산부(502-0)의 업스트림의 가늘고 긴 확산 부분(502-01)은 제5 채널을 형성한다. 하나의 실시형태에서, 매립된 채널 확산부(502-0, 502-1 및 502-2)는, 공지된 기술을 사용하여 p형 단결정 실리콘 기판(501A) 상에 형성되는 에피택셜 실리콘 층(501B)으로 확산되는 n형 도펀트에 의해 형성된다. 대안적인 실시형태에서, 매립된 채널은, 이미지 전하(홀을 포함함)가 누적되고 전송되는 n형 반도체 기판 위에서의 p형 도핑에 의해 형성될 수도 있다. V자 형상의 매립된 채널 부분의 폭은, 다운스트림의 매립된 확산 부분(502-03, 502-13, 및 502-23) 쪽으로 테이퍼 형상이 된다. 다운스트림의 매립된 확산 부분의 최소 폭(예를 들면, 매립된 부분(502-13)의 폭(W3))은, 후속하여 형성된 합산 게이트가 두 개의 관련된 업스트림의 매립된 확산 부분(예를 들면, 매립된 부분(502-11 및 502-12))의 둘 모두로부터 전달되는 이미지 전하를 수용할 수 있도록, 설정된다.
부유 확산부(507-0, 507-1 및 507-2) 및 리셋 확산부(508-01, 508-11 및 508-21)가, 각각, 매립된 채널(502-0, 502-1 및 502-2)의 좁은 단부 안으로 확산되는 n+ 도펀트에 의해 형성된다. 부유 확산부(507)는, 부유 확산부의 커패시턴스를 감소시키도록 전체 우물 신호 레벨과 일치하는 최소 가능한 사이즈를 가지고 형성되는 것이 바람직하다. 부유 확산부 커패시턴스에서의 감소는 전하 변환 효율(charge conversion efficiency; CCE)에서의 증가 및 그에 따라 출력 단자(510)에서의 향상된 신호 대 노이즈비로 이어진다.
도 5a에서는, 전치 증폭기(509-0, 509-1 및 509-2)의 제1 스테이지 트랜지스터의 소스, 드레인 및 채널 영역을 형성하는 확산부(509-0M1D, 509-1M1D, 509-2M1D)가 또한 도시되어 있다. 이들 확산의 관련성은, 부유 확산부(509-0, 509-1 및 509-2)에 연결되는 다결정 실리콘 구조체의 형성을 참조하여 하기에서 논의된다.
도 5b는, 유전체 층(540) 상에 다결정 실리콘 구조체의 제1 세트("제1 폴리 구조체"로 알려짐)가 형성되는 제1 다결정 실리콘 프로세스를 묘사한다. 이들 제1 폴리 구조체는, 제1 픽셀 게이트 구조체(515-1), 제1 행 전송 게이트 구조체(504-1), 합산 게이트 구조체(505), 상호 연결부 구조체(535A), 및 리셋 게이트 구조체(508-2)를 포함한다. 도 5b의 좌측을 참조하면, 묘사된 제1 폴리 구조체는, 픽셀의 두 개의 행(520-1A 및 520-1B)과 대응하는 두 개의 픽셀 게이트 구조체(515-11 및 515-12)를 포함한다. 다섯 개의 제1 행 전송 게이트 구조체(504-02, 504-11, 504-12, 504-21 및 504-22)는 대응하는 업스트림의 가늘고 긴 확산 부분 위로 배치되는 별개의 구조체로서 형성된다(예를 들면, 제1 행 전송 게이트 구조체(504-2)는 업스트림의 가늘고 긴 확산 부분(502-02) 위로 연장된다). 세 개의 합산 게이트 구조체(505-0, 505-1 및 505-2)는 각각의 V자 형상의 확산 부분 위에 형성된다(예를 들면, 합산 게이트 구조체(505-0)는 V자 형상의 확산 부분(502-04) 위에 배치된다). 세 개의 전도성 구조체(535A-0, 535A-1 및 535A-2)는 각각의 부유 확산부 위에 형성된다(예를 들면, 전도성 구조체(535A-0)가 부유 확산부(507-0) 위에 배치된다). 마지막으로, 세 개의 리셋 게이트 구조체(508-01, 508-11 및 508-21)는 각각의 다운스트림 확산 부분 위에 형성된다(예를 들면, 리셋 게이트 구조체(508-01)는 다운스트림 확산 부분(502-03) 위에 배치된다).
도 5b의 하부 우측 부분에 위치하는 부분 단면에 나타내는 바와 같이, 하나의 실시형태에서, 각각의 전도성 구조체(535A-0, 535A-1 및 535A-2)는, 그들이, 유전체 층(540)을 통해 대응하는 부유 확산부로 연장되는 하부/수직 폴리 부분, 및 제1 스테이지 이득 트랜지스터 게이트 구조체를 형성하도록 수평으로 연장되는 상부/수평 폴리 부분을 포함하도록, 형성된다. 예를 들면, 단면을 참조하면, 폴리 부분(535A-0)은, 유전체 층(540)에 형성되는 관련된 콘택 홀(541)을 통해 연장되며 부유 확산부(507-0)와 접촉하는 하부/수직 폴리 부분(535A-01), 및 유전체 층(540)의 상부 표면을 가로 질러 하부/수직 폴리 부분(535A-01)의 상부 단부로부터 수평으로 연장되는 상부/수평 폴리 부분(535A-02)을 포함하고, 확산부(509-0M1D) 위로 연장되어 전치 증폭기(509-0)의 제1 스테이지 트랜지스터에 대한 게이트 구조체를 제공한다. 이러한 배열은 금속 상호 연결부에 대한 필요 없이 각각의 감지 노드와 관련된 전치 증폭기 사이의 동작 가능한 연결을 용이하게 하고, 그에 의해, 부유 확산부 커패시턴스를 감소시키고 전하 변환 효율을 증가시키며, 따라서, 센서의 신호 대 노이즈비를 향상시킨다. 또한, 하나의 실시형태에서, 부유 확산부는, 연결용 폴리 부분을 형성하기 위해 사용되는 것과 동일한 개구를 통해 부유 확산부를 형성하는 것에 의해 전도성 구조체(535A-0, 535A-1 및 535A-2)에 자기 정렬된다. 종래의 CCD 센서에서, 콘택 홀 에칭 및 폴리실리콘(즉, 다결정 실리콘) 퇴적 이전에 부유 확산부가 형성되고, 부유 확산부, 콘택 홀 및 폴리실리콘 사이의 임의의 오정렬은 기생 커패시턴스를 도입한다. 바람직한 실시형태에서, 콘택 홀(541)은 유전체 층(540)을 통해 먼저 에칭되고, 이어서 부유 확산부층(507-0)의 도핑, 및 그 다음 제1 폴리실리콘 재료의 퇴적이 후속되는데, 그에 의해, 전도성 구조체(535A-0)는 부유 확산부(507-0)에 자기 정렬된다. 따라서 자기 정렬된 부유 확산부가 형성되고 금속 상호 연결부 없이 제1 스테이지 트랜지스터(M1)의 폴리실리콘 게이트에 직접적으로 연결된다. 이 기술은 부유 확산 커패시턴스를 추가로 감소시킬 수 있고, 전하 변환 효율을 증가시킬 수 있고, 그에 의해, 본원에서 설명되는 CCD 센서에서의 신호 대 노이즈비를 향상시킬 수 있다. 1972년 10월 24일자로 Vadasz에 대해 발행되고 참조에 의해 본원에 통합되는 발명의 명칭이 "Integrated circuit structure and method for making integrated circuit structure"인 미국 특허 3,699,646호는, 매립된 콘택 및 자기 정렬된 확산부의 추가적인 양태 및 세부 사항을 설명한다.
부유 확산부(507-0)는 도 5 및 그것의 연관된 설명에서 상세히 설명되는 고농도로 도핑된 영역이다. 리셋 트랜지스터(MR)는, 리셋 트랜지스터의 소스 단자로서 또한 기능하는 부유 확산부의 다른 쪽에 인접한다. 부유 확산부를 리셋 트랜지스터(MR)를 토글링하는 것에 의해 리셋 전압(RD)으로 리셋한 이후, 이미지 전하는 출력 게이트(OG)에 의해 부유 확산부로 전송되고 온칩 증폭기에 의해 판독된다.
도 5c는, 유전체 층(540) 상에 제2 폴리 구조체가 형성되는 제2 다결정 실리콘 프로세스를 묘사한다. 제2 폴리 구조체는 제2 픽셀 게이트 구조체(515-2), 제2 행 전송 게이트 구조체(504-2), 및 출력 게이트 구조체(506)를 포함한다. 제2 픽셀 게이트 구조체(515-2)는, 유전체 층(540)의 상부 표면 상에 부분적으로 형성되는 픽셀 게이트 구조체(515-21 및 515-22)를 포함하고, 인접한 제1 폴리 구조체 위로 연장되는 융기된 부분을 포함한다(예를 들면, 제2 폴리 게이트 구조체(515-21)는 제1 픽셀 게이트 구조체(515-12)와 부분적으로 중첩한다). 마찬가지로, 버퍼 게이트 구조체(503)는, 유전체 층(540)의 상부 표면 상에 부분적으로 형성되는 편평한 중앙 부분(503A), 제1 픽셀 게이트 구조체(515-11)의 하나의 에지 위로 연장되도록 형성되는 융기된 제1 에지 부분(503B), 및 제1 행 전송 게이트 구조체의 제1(좌측) 에지 위로(예를 들면, 전송 게이트 구조체(504-012) 위로) 연장되도록 형성되는 융기된 제2 에지 부분(503C)을 포함한다. 버퍼 게이트(503)는 픽셀 열로부터 이동하는 이미지 전하를 순간적으로 저장하도록, 그리고 이미지 전하를 전송 게이트로 전송하도록 기능한다. 비록 하나의 버퍼 게이트(503)가 각각의 열에 대해 도시되어 있지만, 버퍼 게이트가 전혀 사용되지 않을 수도 있거나, 또는 둘 이상의 버퍼 게이트가 사용될 수도 있다. 바람직한 하나의 실시형태에서, 버퍼 게이트의 짝수 개수의 행, 예컨대 두 개의 행이 사용되고, 그 결과, 홀수 행을 구동하는 클럭 신호는 짝수 행을 구동하는 클럭과 실질적으로 위상이 180° 벗어나 있고 따라서 최소의 기판 전류를 생성하고 출력에 노이즈를 거의 추가하지 않는다. 편평한 중앙 부분, 제1 행 전송 게이트의 제2(우측) 에지 위로 연장되는 융기된 제1 에지 부분, 및 합산 게이트 구조체(505)의 좌측 에지 위로 연장되는 융기된 제2 에지를 각각이 포함하도록, 버퍼 게이트 구조체(503)와 유사한 방식으로 다섯 개의 별개의 제2 행 전송 게이트 구조체(504-022, 504-121, 504-122, 504-221, 504-222)가 형성된다. 예를 들면, 제2 행 전송 게이트 구조체(504-022)는, 제1 행 전송 게이트 구조체(504-012)의 측부 에지 위에서 우측으로 연장되는 융기된 제1 에지 부분, 및 합산 게이트 구조체(505-0)의 제1(좌측) 에지 위로 연장되는 융기된 제2 에지를 포함한다. 각각이 편평한 부분 및 합산 게이트 구조체(505-0, 506-1 및 506-2)의 제2(우측) 에지 위로 연장되는 하나의 융기된 에지 부분을 각각 포함하도록, 유사한 방식으로 세 개의 출력 게이트 구조체(506-0, 506-1 및 506-2)가 형성된다. 제1 폴리 구조체 위의 제2 폴리 구조체의 묘사된 중첩은 공지된 기술을 사용하여 달성되며, 게이트 사이의 매립된 확산 채널에서의 잠재적인 장벽을 감소시키는 것에 의해 이미지 전하의 불완전한 전송을 방지하는 역할을 한다. 상이한 유전체 게이트 절연체 상에 배치되는 게이트 구조체를 수직으로 배열하는 것과 같은 다른 공지된 기술이 또한 사용될 수도 있다. 센서 애플리케이션 및 전하 전송 요건에 의존하여, 상기의 게이트의 각각은 하나 이상의 다결정 또는 비정질 실리콘 게이트 구조체에 의해 구현될 수 있을 것이다.
다른 측보다 더 낮은 매립된 채널 전위가 각각의 게이트의 하나의 측 근처에서 달성되도록, 적절한 높이의 주입된 장벽이 버퍼 및 전송 게이트 아래의 매립된 채널의 적절한 위치에 배치된다. 하나의 게이트가 높은 전위에 있고 인접한 게이트가 낮은 전위에 있을 때, 이 더 낮은 매립된 채널 전위는, 이미지 전하가 소망되는 방향으로만 전송되는 것을 보장하는 계단형 전위를 생성한다. 두 개의 인접한 게이트가 동일한 전위에 있는 경우, 이 더 낮은 매립된 채널 전위는, 하나의 게이트로부터 다른 게이트로 전하가 표류하는 것을 방지하는 장벽을 생성한다.
출력 게이트 구조체(506-0, 506-1 및 506-2)가 Y자 형상의 매립된 확산부(502-0, 502-1 및 502-2)의 V자 형상의 병합 섹션의 다운스트림 부분 위에 각각(즉, 합산 게이트 구조체와 다운스트림의 가늘고 긴 확산 부분 사이에) 배치되고, 감지 노드로부터 다시 합산 게이트(505-0, 505-1, 505-2)로의 전하 유출을 방지하도록 기능한다. 각각의 출력 게이트(506-0 내지 506-2)는 유전체(게이트 절연체) 층(140) 상에 배치되는 다결정(또는 비정질) 실리콘 게이트 구조체를 포함하고, 적절한 전위가 출력 게이트 아래에서 달성되도록 하는 그러한 전압에 의해 바이어싱된다. 연관된 합산 게이트(505-0 내지 505-2)로부터 부유 확산부(507-0 내지 507-2)로의 전하 전송 동안, 출력 게이트 구조체(506-0 내지 506-2) 아래의 전위는 공통 합산 게이트 영역 아래의 전위보다 더 높고, 부유 확산부 영역 아래의 것보다 더 낮고; 이미지 전하는 전위 "계단" 위로 이동하고 합산 게이트에서 부유 확산부로 부드럽게 전송된다. 이미지 전하의 패킷이 전송된 이후, 합산 게이트(505-0 내지 505-2) 상의 전압은 로우에서 하이로 스위칭되고, 각각의 합산 게이트 아래의 전위는 인접한 출력 게이트 아래의 것보다 더 높아지게 되고; 이미지 전하는 출력 게이트 아래의 장벽으로 인해 합산 게이트로 다시 유출될 수 없다. 합산 게이트(505-0 내지 505-2)와 유사한 방식으로, 출력 게이트 구조체(506-0 내지 506-2)는 부유 확산부(507-0 내지 507-2)를 향하여 점차적으로 좁아지는 폭을 가지고 각각 배열된다.
도 5d는, 유전체 층(540) 상에 제3 폴리 구조체가 형성되는 제3 다결정 실리콘 프로세스를 묘사한다. 제3 폴리 프로세스는 통상적으로 제3 픽셀 게이트 구조체(515-3)를 형성하기 위해 사용되는데, 제3 픽셀 게이트 구조체(515-3)는 본 예에서, 유전체 층(540)의 상부 표면 상에 부분적으로 형성되며, 인접한 제1 폴리 및 제2 폴리 구조체 위로 연장되는 융기된 부분을 포함하는 픽셀 게이트 구조체(515-13 및 515-23)를 포함한다. 예를 들면, 제3 폴리 게이트 구조체(515-13)는 제1 픽셀 게이트 구조체(515-11)의 좌측 에지와 부분적으로 중첩하고, 또한, 제2 픽셀 게이트 구조체(515-12)의 일부분과 부분적으로 중첩한다. 마찬가지로, 제3 폴리 게이트 구조체(515-23)는 제1 픽셀 게이트 구조체(515-21)의 좌측 에지와 부분적으로 중첩하고, 또한, 제2 픽셀 게이트 구조체(515-22)의 일부분과 부분적으로 중첩한다. 이들 제3 폴리 구조체는 또한 공지된 기술을 사용하여 형성된다.
통상적인 CCD 제조 프로세스는 3 상 라인(수직) 클럭에 대해 필요한 세 개의 픽셀 게이트 구조체를 형성하기 위해 세 개의 상이한 다결정 실리콘 퇴적을 사용한다. 도 5a 내지 도 5d에서 묘사되는 제1, 제2 및 제3 다결정 구조체는 센서(500)를 제조하는 하나의 방식을 예시한다. 센서를 제조하기 위해, 제1, 제2 및 제3 다결정 구조체의 대안적인 조합이 사용될 수도 있다. 예를 들면, 버퍼, 전송, 합산 및 출력 게이트는, 제1 및 제2 다결정 구조체보다는, 제2 및 제3 다결정 구조체로부터 제조될 수 있을 것이다. 다른 예에서, 개개의 게이트는 두 개의 상이한 다결정 층의 조합으로부터 제조될 수 있을 것이다.
도 5e는, 금속 상호 연결부 구조체의 제1 층이 폴리 구조체 위에 형성되는 제1 금속화(제1 금속) 프로세스를 묘사한다. 프리 메탈 유전체 층(pre-metal dielectric layer)(550)은 하부 유전체 층(540) 위에 형성되고, 옵션적으로(optionally), 공지된 기술에 따라 평탄화된다. 그 다음, 프리 메탈 유전체 층(550)의 상부 표면을 통해 하부 구조체에 대한 콘택 개구(비아)가 형성되고, 그 다음, 비아 개구에 금속 비아 구조체가 형성되고, 그 다음, 금속층이 퇴적되고 패턴화되어 제1 금속 구조체를 형성한다.
예시적인 실시형태에 따르면, 제1 금속 프로세스는, 상기에서 설명되는 동시적 게이트 제어 기술을 충족하는 방식으로 각각의 제1 행 전송 게이트 구조체가 연관된 제2 행 전송 게이트 구조체에 전기적으로 연결되도록 하는 금속 전도성 연결 구조체(532A)를 형성하도록 활용된다. 구체적으로, 하나의 열의 각각의 제1 행 전송 게이트 구조체는 연관된 금속 전도성 연결 구조체(532A) 및 대응하는 금속 비아를 통해 인접하는 열의 제2 행 전송 게이트 구조체에 연결된다. 예를 들면, 열(512-0)의 제1 행 전송 게이트 구조체(504-012)는 금속 전도성 연결 구조체(532A-01)를 통해 인접하는 열(511-1)의 제2 행 전송 게이트 구조체(504-121)에 연결되고, 도 5e의 상부 좌측 부분에서 제공되는 부분적인 단면에 나타내는 바와 같이, 연결은, 프리 메탈 유전체 층(550)을 통과하는 금속 비아(555-1 및 555-2)에 의해 용이해진다. 마찬가지로, 열(511-1, 512-1 및 511-2)에 배치되는 제1 행 전송 게이트 구조체는, 각각, 금속 전도성 연결 구조체(532A-11, 532A-12 및 532A-22)를 통해, 열(512-1, 511-2 및 512-2)의 제2 행 전송 게이트 구조체에 각각 연결된다.
도 5f 및 도 5g는, 금속 상호 연결부 구조체의 제2 층이 폴리 구조체 및 제1 금속 구조체 위에 형성되는 제2 금속화(제2 금속) 프로세스를 묘사한다. 제2 금속 프로세스는, 프리 메탈 유전체 층(550) 및 제1 금속 구조체 위에 금속 간 유전체 재료(inter-metal dielectric material)를 퇴적하고, 옵션적으로, 평탄화하여 금속 간 유전체 층(560)을 형성하는 것에 의해 시작한다. 그 다음, 하부 구조체에 대한 콘택 개구(비아)가 금속 간 유전체 층(560)의 상부 표면을 통해 형성되고, 그 다음, 비아 개구에 금속 비아 구조체가 형성되고, 그 다음, 제2 금속층이 퇴적 및 패턴화되어 제2 금속 구조체를 형성한다. 예시적인 실시형태에서, 제2 금속 프로세스는, 외부 제어 회로(도시되지 않음)에 의해 생성되며 공지된 기술에 따라 땜납 범프 또는 와이어 본드를 통해 제2 금속 신호 라인 상으로 인가되는, 적절한 바이어스 전압 및 클럭/제어 신호를 다양한 폴리 게이트 구조체로 도통시키기 위해 활용되는 금속 신호 라인을 형성하도록 활용된다. 명확화를 위해, 도 5f는 전송 게이트 제어 신호(C1 및 C2)를 금속 전도성 연결 구조체(532A-01, 532A-11, 532A-12 및 532A-22)로 송신하기 위해 사용되는 제2 금속(신호 라인) 구조체(562-1 및 562-2)만을 도시하고, 제2 금속 프로세스 동안 형성되는 나머지 제2 금속 구조체는 도 5g에서 묘사되고; 이들 모든 제2 금속 구조체 전체는 동시적으로 형성된다는 것이 이해된다.
도 5f를 참조하면, 상기에서 설명되는 전송 게이트 기능성을 용이하게 하기 위해, 제2 금속(신호 라인) 구조체(562-1 및 562-2)는 교번식 배열로 금속 전도성 연결 구조체(532A-01, 532A-11, 532A-12 및 532A-532A-22)에 연결된다. 즉, 신호 라인 구조체(562-1)는, 금속 간 유전체 층(560)에 정의되는(즉, 금속 간 유전체 층(560)으로 에칭되는) 비아 개구(561-1)를 통해 연장되는 금속 비아 구조체(565-1)를 통해 전도성 연결 구조체(532A-01)에 연결된다. 교번식 배열에 따르면, 신호 라인 구조체(562-2)는, 금속 간 유전체 층(560)에 정의되는 비아 개구(561-2)를 통해 연장되는 금속 비아 구조체(565-2)를 통해 다음 번(next-in-line) 도전성 연결 구조체(532A-11)에 연결되고, 신호 라인 구조체(562-1)는 다음 번 도전성 연결 구조체(532A-12)에 연결되고, 신호 라인 구조체(562-1)는 다음 번 도전성 연결 구조체(532A-12)에 연결된다. 신호 라인(562-1 및 562-2)은, 예시적인 실시형태에서 X 축 방향으로 연장되는 금속 전도성 연결 구조체(532A-01, 532A-11, 532A-12 및 532A-22)에 수직으로(즉, Y 축방향으로) 연장된다는 것을 유의한다.
도 5g는 금속 간 유전체(560) 상에 형성되며 제어 및 바이어스 신호를 센서(500)의 대응하는 게이트 구조체 및 확산부에 송신하기 위해 활용되는 예시적인 비아 콘택 구조체 및 나머지 제2 금속(신호 라인) 구조체(562)를 도시한다. 구체적으로, 라인 클럭 신호(P1V, P2V 및 P3V)를 픽셀 게이트 구조체(515)로 송신하기 위해 여섯 개의 픽셀 신호 라인(562P)이 활용되고, 버퍼 제어(클럭) 신호(VB)를 버퍼 게이트 구조체(503)로 송신하기 위해 버퍼 신호 라인(562-3)이 활용되고, 합산 게이트 제어 신호(SG)를 합산 게이트 구조체(505) 및 출력 게이트(506)로 송신하기 위해 신호 라인(562-4 및 562-5)이 활용되고, 리셋 게이트 제어 신호(RG)를 리셋 게이트 구조체(508-2)로 송신하기 위해 리셋 게이트 신호 라인(562-3)이 활용되고, 리셋 바이어스 신호(RD)를 리셋 확산부(508-1)로 송신하기 위해 리셋 바이어스 신호 라인(562-3)이 활용된다. 픽셀 신호 라인(562P)은 간략화를 위해 직선의 금속 라인으로 표시되지만, 그러나, 실제로는, 이들 라인은, 센서(500)를 제조하기 위해 활용되는 반도체 프로세스의 최소 피쳐(예를 들면, 선폭 및 간격) 요건을 충족하기 위해, V자 형상의 패턴으로 종종 배열된다는 것을 유의한다. 전송 게이트 신호 라인(562-1 및 562-2)과 연관된 전송 게이트 구조체(504-1 및 504-2) 사이의 연결은 도 5f를 참조하여 상기에 도시되고 설명되었다는 것을 또한 유의한다.
도 6은 본 발명의 다른 예시적인 바람직한 실시형태에 따른 부분적인 이중 열 병렬 CCD 이미지 센서(600)를 예시한다. (상기에서 설명되는) 센서(500)와 유사하게, 센서(600)는, 연관된 열(611-0 내지 612-2)에 배치되는 픽셀(도시되지 않음)로부터의 이미지 전하의 전송을 용이하게 하기 위해, Y자 형상의 매립된 확산부(602-0, 602-1 및 602-2)를 활용하는데, 여기서 열(예를 들면, 열(611-1 및 611-2))의 각각의 연관된 쌍은 상기에서 설명되는 방식으로 형성되는 단일의 감지 노드를 공유한다. 이전의 실시형태와 유사하게, 센서(600)는, 다결정 실리콘 버퍼 게이트 구조체(603)에 의해 제어되는 버퍼 게이트의 행, 다결정 실리콘 전송 게이트 구조체(하기에 설명되는)에 의해 형성되는 전송 게이트의 두 개의 행, 테이퍼 형상의 다결정 실리콘 합산 게이트 구조체(605-0 내지 605-2), 및 테이퍼 형상의 다결정 실리콘 출력 게이트 구조체(606-0 내지 606-2)를 포함한다. 이미지 센서(600)는 센서(500)를 참조하여 상기에서 설명되는 바와 같이 실질적으로 동작한다.
센서(600)는, 센서(600)에 의해 활용되는 전송 게이트의 두 개의 행이 일체형의 "Z"자 형상의 복합 다결정 실리콘 구조체를 사용하여 구현된다는 점에서, 센서(500)와는 상이하다. 도 6의 중심에 나타내는 바와 같이, 하나의 이러한 "Z"자 형상의 복합 다결정 실리콘 구조체(604-11)는, 제1 행 (제1) 전송 게이트 구조체(604-111)를 형성하는 제1 수평 부분, 제2 행 (제4) 전송 게이트 구조체(604-122)를 형성하는 제2 수평 부분, 및 전송 게이트 구조체(604-111 및 604-122)를 일체적으로 연결하는 대각선의 (제1) 도전성 연결 구조체(632-11)를 포함한다. 전송 게이트 구조체(604-111)의 피쳐를 더욱 명확하게 묘사하기 위해 추가적인 "Z"자 형상의 복합 다결정 실리콘 구조체(예를 들면, 구조체(604-01 및 604-12))가 점선으로 표시되지만, 그러나 구조적으로는 본질적으로 동일한 것으로 이해된다. 센서(500)와 유사하게, "Z"자 형상의 복합 다결정 실리콘 구조체는, 전송 제어 신호(C1 및 C2)를 "Z"자 형상의 복합 다결정 실리콘 구조체에 교번식 패턴으로 적용하는 것에 의해, 연관된 제1 및 제2 행 전송 게이트 사이에 효과적인 교차 커플링을 제공한다. 구체적으로, 연관된 제1 행 (제1) 전송 게이트 구조체(604-111) 및 제2 행 (제4) 전송 게이트(604-122)는, 전송 게이트 구조체(604-111)에 인가되는 제1 제어 신호(C1)가 전도성 연결 구조체(632-11)를 통해 전송 게이트(604-122)로 송신되도록, 다결정 실리콘 구조체(604-11)에 의해 형성되는 일체형 연결을 통해 커플링된다. 제2 행 전송 게이트(604-121)는 "Z"자 형상의 복합 다결정 실리콘 구조체(604-01)의 하부 수평 부분에 의해 형성되고, 연관된 제1 행 전송 게이트(604-112)는 "Z"자 형상의 복합 다결정 실리콘 구조체(604-12)의 상부 수평 부분에 의해 형성된다. 다결정 실리콘 구조체(604-01 및 604-12)는 다결정 실리콘 구조체(604-11)의 양측(opposite sides) 상에 배치되고, 따라서, 제어 신호(C2)를 수신하도록 연결되고, 그에 의해, 연관된 전송 게이트 구조체(604-121 및 604-112) 사이에 효과적인 커플링을 확립하게 되고, 그 결과, (예를 들면, 제1 행 전송 게이트 구조체(604-011) 및 전도성 연결 구조체(632-01)에 의해) 제어 신호(C2)가 전송 게이트 구조체(604-121)에 인가되는 경우, 그것은, 연관된 제1 행 전송 게이트 구조체(604-112)(이것은 제어 신호를 도전성 연결 구조체(632-12)를 통해 제2 행 전송 게이트(604-221)로 전달함)로 실질적으로 동시에 또한 인가된다.
도 6의 하부에 제공되는 단면은 센서(600)를 제조하기 위한 하나의 가능한 접근법을 나타낸다. 제1 폴리 구조체는, 제1 다결정 실리콘 층을 퇴적하는 것, 층을 패턴화하는 것, 층을 에칭하는 것, 및 그 다음, CCD의 제조에서 활용되는 통상적인 방식으로 나머지 폴리 구조체를 산화시키는 것에 의해 형성된다. 단면에서, 이들 제1 폴리 구조체는 픽셀 구조체(615) 및 복합 다결정 실리콘 구조체의 제1 폴리 부분(예를 들면, 제1 행 전송 게이트(604-112) 및 제2 행 전송 게이트(604-122)를 형성하는, "Z"자 형상의 복합 다결정 실리콘 구조체(604-01 및 604-01)의 부분(604-01A 및 604-11A))을 포함한다. 그 다음, 제1 폴리 부분(604-01A 및 604-11A)의 상부 표면을 노출시키기 위해 추가적인 마스크가 사용되고, 이들 제1 폴리 구조체로부터 후속하여 형성되는 제2 폴리 구조체로의 전기적 연결을 용이하게 하기 위해 산화물을 제거하도록 적절한 에천트가 사용된다. 그 다음, 제2 폴리 부분(604-01B 및 604-11B)이 제1 폴리 부분 위에 형성되어 복합 다결정 실리콘 구조체를 완성하는 제2 폴리 프로세스가 수행된다. 인접 구조체의 바람직한 중첩을 제공하기 위해, 유사한 복합 폴리실리콘 구조체를 사용하여 버퍼 게이트 구조체(603) 및 합산 게이트 구조체(605-1)가 또한 형성되고, 출력 게이트 구조체(606-1)가 제2 폴리 구조체에 의해서만 형성된다.
도 7은, 센서 출력이 균등화된 응답 및 최소화된 누화로 최적화되는 온칩 증폭기의 금속 상호 연결부에 대한 예시적인 레이아웃을 예시한다. 비록 이미지 전하를 전압으로 변환하고 각각의 채널의 출력 회로에서 외부 부하를 구동하기 위해 다양한 타입의 증폭기가 CCD 이미지 센서에서 사용될 수 있을 것이지만, 예시적인 목적을 위해, 소스 폴로어의 두 개의 스테이지를 포함하는 증폭기가 도시되어 있다. 바람직한 실시형태에서, 센서 출력(701)의 하나의 블록은 2 스테이지 소스 폴로어 증폭기의 4개의 채널을 포함하는데, 그에 의해, 간략화를 위해 제1 스테이지(702)는 도 7에서 도시되지 않는다(제1 스테이지(702)는 상기에서 설명되는 바와 같이 부유 확산부에 가깝게 위치한다). 금속 상호 연결부(703-1, 703-2, 703-3, 및 703-4)는 제1 스테이지(702-1, 702-2, 702-3, 및 702-4)의 출력 단자를, 제2 스테이지 트랜지스터(M3-1, M3-2, M3-3 및 M3-4)의 대응하는 게이트 단자에 각각 연결한다. 제2 스테이지 트랜지스터의 소스 단자는 금속 패드(OS)에 연결된다, 즉 M3-1 대 OS1, M3-2 대 OS2, M3-3 대 OS3, 및 M3-4 대 OS4. 하나의 실시형태에서, CCD 이미지 센서는 하나 이상의 ADC 및 다른 신호 프로세싱 회로를 갖는 제2 반도체(예를 들면, 실리콘) 기판에 플립 칩 본딩된다. ADC는 솔더 볼을 통해 금속 패드에서 센서 출력 신호를 판독한다.
각각의 2 스테이지 증폭기에 대해, 제1 스테이지 트랜지스터는 부유 확산부 상의 부하를 최소화하도록 작게 유지된다. 이것은 제1 스테이지(702)의 낮은 트랜스컨덕턴스 및 낮은 구동 능력으로 나타난다. 그 이유 때문에, 제2 스테이지는 수 피코 패럿만큼 큰 입력 커패시턴스를 가질 수도 있는 외부 회로를 구동하기 위해 더 큰 트랜지스터(M3)를 포함한다. 대부분의 열 발산이 제2 스테이지에서 발생하기 때문에, 큰 트랜지스터(M3-1, M3-2, M3-3 및 M3-4)를 펼치는(spread out) 것이 중요하다. 또한, 바람직한 실시형태에서, 약 50 ㎛ 내지 100 ㎛의 직경을 갖는 금속 패드(OS1, OS2, OS3 및 OS4)는 플립 칩 본딩을 위한 양호한 기계적 강도를 제공하기 위해 사용된다. 바람직한 실시형태에서의 통상적인 CCD 픽셀의 횡폭이 약 10 ㎛ 내지 약 25 ㎛ 사이에 있으므로, 큰 트랜지스터 및 금속 패드를 수용하기 위해 센서 출력의 4개의 채널이 블록(701)에서 그룹화될 수 있다. 픽셀 사이즈, 출력 트랜지스터 사이즈 및 금속 패드 사이즈에 의존하여, 더 적은 또는 더 많은 채널이 센서 출력의 하나의 블록에서 그룹화될 수 있을 것이다. 그러나, 높은 트랜지스터 및 금속 패드 밀도를 유지하면서, 높은 대역폭 동작을 위해 금속 상호 연결부를 충분히 짧게 유지하기 위해서는 하나의 블록에서의 채널의 수가 사실상 적어야 한다. 바람직한 실시형태에서, 하나의 블록 내의 출력 채널의 수는 2와 8 사이이다.
하나의 실시형태에서, 트랜지스터(M3-1, M3-2, M3-3 및 M3-4)는, 각각, 금속 패드(OS1, OS2, OS3 및 OS4)에 인접하게 배치된다. 증폭기의 제1 스테이지와 제2 스테이지 사이의 금속 상호 연결부(703-1, 703-2, 703-3 및 703-4)는 블록 내에서 트랜지스터(M3-1, M3-2, M3-3 및 M3-4)를 펼치기 위한 상이한 길이를 갖는다. 증폭기의 제1 스테이지에 가장 가까운 금속 패드(OS1)를 구동하는 채널의 경우, 금속 상호 연결부(703-1)가 가장 짧고, 금속 조각(704-1)의 부재시 제1 스테이지(702-1)에 최소 부하를 부가할 것이다. 가장 먼 금속 패드(OS4)를 구동하는 채널의 경우, 금속 상호 연결부(703-4)가 가장 길고, 그것의 커패시턴스는 제1 스테이지(702-4)에 대한 총 부하에 대한 지배적 기여자가 된다. 상이한 채널 사이의 상호 연결부 커패시턴스의 균형을 맞추기 위해, 금속 상호 연결부(703-1, 703-2, 703-3 및 703-4)에 연속적으로 더 작은 면적을 갖는 금속 조각(704-1, 704-2, 704-3, 및 704-4)이 각각 부가된다. 4개의 모든 채널에 걸친 균등화된 총 부하 커패시턴스를 통해, 센서 출력은 균일한 채널 응답 및 최소화된 누화를 특징으로 한다. 하나의 실시형태에서, 관련된 상호 연결부(703-4)가 가장 큰 커패시턴스를 가지므로, 704-4는 생략될 수도 있다는 것을 유의한다. 또한, 비록 트레이스(703-1, 703-2 등등)의 면적이, 일반적으로, 출력의 대역폭을 결정하는 가장 큰 요인이지만, 트레이스(703-1, 703-2 등등) 아래의 실리콘의 도핑, 임의의 폴리실리콘 상호 연결부의 저항, 및 도 5에서 도시되는 M3과 같은 트랜지스터의 트랜스컨덕턴스를 포함하는 다른 요인은, 금속 조각(704-1, 704-2 등등)의 부재시, 상이한 대역폭을 갖는 상이한 출력으로 나타날 수도 있다. 금속 조각(704-1, 704-2 등등)의 면적은, 이들 및 다른 인자를 보상하도록 선택될 수도 있다. 대안적인 실시형태에서, 제2 스테이지 트랜지스터는 OS1, OS2, OS3 및 OS4와 같은 금속 패드에 이들 트랜지스터를 연결하는 상이한 길이 트레이스를 갖는 제1 스테이지 트랜지스터에 근접하게 배치될 수도 있다.
도 8a는, 본 발명의 하나의 실시형태에 따른, 온칩 이중 열 병렬 판독 구조체를 구동하기 위한 클럭 신호의 예시적인 전압 파형 및 타이밍 구성을 예시한다. 전압과 시간은 임의의 단위로 플롯된다. 상이한 클럭 신호의 전압이 반드시 동일한 스케일로 플롯되는 것은 아니다.
비록 도 8a에서 예시되는 특정한 실시형태에서는 3 상 CCD 어레이 센서가 활용되지만, 본 클럭 구동 스킴은 다른 CCD 영역 센서 및 라인 센서에 또한 적용될 수 있다. 3 상 CCD 센서의 각각의 픽셀은, 연속적인 위상 클럭(P1V, P2V 및 P3V)에 의해 각각 구동되는 세 개의 폴리실리콘 게이트를 포함한다. 위상 클럭은 픽셀의 행으로부터 판독 구조체로의 전하 전송을 제어하는 라인 클럭(도시되지 않음)에 동기화된다. 세 개의 클럭 신호의 각각은 다른 두 개의 클럭 신호에 대해 120도만큼 위상이 시프트되어, 도 4에서 간략하게 설명되는 바와 같이 열을 따른 전하 전송을 가능하게 한다. 2009년 10월 27일자로 발행된 발명의 명칭이 "Continuous clocking of TDI sensors"인 미국 특허 제7,609,309호 및 2011년 5월 31일자로 발행된 발명의 명칭이 "Apparatus for continuous clocking of TDI sensors"인 미국 특허 제7,952,633호는, 연속 클럭 구동 스킴의 추가적인 양태 및 세부 사항을 설명한다. 이들 특허 둘 모두는 참조에 의해 본원에 통합된다.
도 5에서 묘사되는 이중 열 병렬 판독 구조체 및 도 8a에서 예시되는 그것의 클럭 구동 스킴을 참조하면, 클럭 신호(VB)는 버퍼 게이트(503)의 행을 구동하고, 클럭 신호(C1 및 C2)는 쌍을 이루는 전송 게이트(504)의 두 개의 행을 구동하고, 클럭 신호(SG)는 공통 합산 게이트(505)의 행을 구동하고, 클럭 신호(RG)는 508과 같은 리셋 트랜지스터의 게이트를 구동한다. 이들 클럭은 오프 칩 신호 프로세싱 회로에서 ADC의 프리 런닝 내부 클럭(free-running internal clock) ADC-C에 동기화된다. 클럭 사이클 동안, 클럭 신호(VB)는 로우에서 하이로 점진적으로 증가하고 그것이 피크 값에 도달한 이후 급격하게 떨어진다. 종래의 CCD에서, P1V, P2V, P3V, 및 VB와 유사한 클럭 신호가 일정한 주파수에서 동작하기 때문에, 이미지 전하는 픽셀로부터 수평 출력 레지스터로(또는 503과 유사한 버퍼 게이트로) 일정한 레이트에서 전송된다. 버퍼 게이트의 두 개의 행을 포함하는 하나의 실시형태에서, VB와 대략 180° 위상이 벗어난 제2 버퍼 게이트 클럭 신호(도시되지 않음)가 제2 행을 구동한다. 버퍼 게이트의 두 개 보다 많은 행을 갖는 다른 실시형태에서, (픽셀의 마지막 행에 인접하는 버퍼 게이트의 행으로 시작하는) 홀수 번호의 행은 클럭 신호(VB)에 의해 구동되고, 짝수 번호의 행은 VB와 대략 180° 위상이 벗어난 클럭 신호에 의해 구동된다. 버퍼 게이트의 짝수 개수의 행을 사용하는 이점은, 서로 대략 180° 위상이 벗어난 두 개의 버퍼 게이트 클럭 신호가, 이들 클럭 신호로부터의 전류가 센서에서 흐르는 노이즈 전류를 최소화하는 것을 대략 상쇄한다는 것이다. 본 발명의 하나의 실시형태에서, 상보적 클럭 신호(C1 및 C2)는 이미지 전하를 홀수 및 짝수 열로부터 공통 합산 게이트(505)로 순차적으로 이동시키고, 한편 클럭 신호(SG)는 위상 클럭(P1V, P2V, 및 P3V)의 주파수의 2 배에서 이미지 전하를 부유 확산부로 송신한다. 클럭 신호(RG)는 다음 클럭 사이클에서의 이미지 전하의 준비로 부유 확산부에서 전압을 리셋한다. 클럭 신호(ST)는 타이밍 생성기에 의해 생성되고 ADC-C에 동기화된다. 클럭 신호(RG)가 부유 확산부에서 전압을 리셋한 이후, 클럭 신호(ST)는 센서 출력이 샘플링되고 디지털화를 위해 준비되는 상관 이중 샘플링(correlated double sampling; CDS)을 트리거한다.
검사 시스템에서, 이미지 획득은 샘플의 모션과 동기화될 필요가 있다. 이러한 시스템에서 이미지 센서는 라인 클럭과 ADC 클럭(ADC-C) 사이의 다양한 위상 불일치 또는 클럭 지터를 가지고 동작한다. 이것은 이미지 블러 및 이미지 지연을 야기할 수 있는데, 이것은 바람직하지 않으며 검사의 감도를 저하시킬 수도 있다. 도 8a에서 예시되는 하나의 바람직한 실시형태에서, 클럭 신호(VB, C1, 및 C2)는 이미지를 추적하기 위해 주파수를 연속적으로 변화시키며, 한편 온칩 증폭기 및 오프 칩 신호 프로세싱 회로는 일정한 주파수에서 동작한다. 예시적인 목적을 위해 공칭 10MHz 라인 클럭 주파수를 고려한다. 위상 클럭(P1V, P2V 및 P3V)의 주파수는 10MHz로 설정된다. 이 예에서, 클럭 신호(SG 및 RG)의 주파수는 라인 클럭 주파수의 2 배보다 10 % 더 높은 22MHz로 설정된다. 라인 클럭 주파수와 동기화된 상태를 유지하기 위해, 클럭 신호(VB)는 시간(801) 근처에서 도시되는 바와 같이 다섯 라인 클럭 사이클마다 반 클럭 사이클을 스킵한다. 상응하여 상보적 클럭 신호(C1 및 C2)도 또한 반 클럭 사이클을 스킵한다. 리셋 클럭(RG)이 라인 클럭 주파수의 두 배보다 10 % 더 높은 주파수에서 동작하기 때문에, 다섯 라인 클럭 사이클마다 하나의 용장성(redundant) RG 클럭 사이클이 존재한다. 리셋 클럭 주파수가 최고 라인 클럭 주파수의 두 배보다 더 큰 한, 리셋 클럭 주파수 대 라인 클럭 주파수의 다른 비율도 가능하다. 이 스킴은, 리셋 클럭 주파수의 적절한 선택에 의해, 약간 변하는 라인 클럭 주파수를 수용할 수 있는데, 그 이유는, 예를 들면, 그것이 약간 변화하는 속도에서 이동하는 샘플의 모션에 동기화되기 때문이다. 클럭 지터는, 이미지 전하가 부유 확산부로 전송되지 않는 용장성 RG 클럭 사이클에 의해 보상된다. 결과적으로, 이 라인 클럭 동기화 방법은, 클럭 위상 불일치를 소망되는 한계 내에서 유지할 수 있고 이미지 블러 및 이미지 지연을 완화할 수 있다. 용장성 RG 클럭 사이클에 대응하는 데이터는, 어느 쪽이든 더 편리한 쪽으로, 디지털화될 필요가 없거나, 또는 디지털화되고 폐기될 수도 있다.
도 8b는, 본 발명의 다른 실시형태에 따른, 온칩 이중 열 병렬 판독 구조체 및 오프 칩 신호 프로세싱 회로를 구동하기 위한 클럭 신호의 예시적인 전압 파형 및 타이밍 구성을 예시한다. 전압과 시간은 임의의 단위로 플롯된다. 클럭 신호의 전압은 반드시 동일한 스케일로 플롯되는 것은 아니다. 비록 도 8b에서 예시되는 특정한 실시형태에서는 3 상 CCD 어레이 센서가 활용되지만, 본 클럭 구동 스킴은 다른 CCD 영역 센서 및 라인 센서에 또한 적용될 수 있다. 개별 클럭 신호는 도 8a와 유사하게 라벨링되고 실질적으로 유사한 기능을 수행하지만, 그러나 그들의 상대적 타이밍은 하기에서 설명되는 바와 같이 상이하다.
예시적인 목적을 위해, 프리 런닝(free-running)의 공칭 10 MHz 라인 클럭 및 200 MHz ADC 클럭(ADC-C)이 도 8b에 도시되어 있다. 50 %의 과장된 주파수 스위핑(sweep)을 갖는 라인 클럭의 효과는 본 발명을 명확하게 예시하기 위해 도시된다. 통상적인 검사 시스템에서, 라인 클럭 주파수 편차는 수 퍼센트일 수도 있거나 또는 더 작을 수도 있다. 클럭 신호(P1V, P2V 및 P3V)는 라인 클럭에 동기화되는 반면, 클럭 신호(VB, C1, C2, SG 및 RG)는 ADC 클럭(ADC-C)에 동기화된다. 클럭 신호는 도 8b에서 묘사되는 바와 같이 동작한다. 클럭 신호(ST)는 20MHz에서부터 10MHz까지 스위핑하여 10MHz에서부터 5MHz까지 스위핑하는 변화하는 라인 클럭에 매칭시킨다. 따라서, 클럭 신호(VB, C1, 및 C2)는 10MHz에서부터 5MHz까지 스위핑하고, 클럭 신호(SG 및 RG)는 20MHz에서부터 10MHz까지 스위핑한다. 라인 클럭 주파수가 감소함에 따라, 오프 칩 신호 프로세싱 회로는, 라인 클럭과 ADC 클럭 사이의 위상 불일치를 보정하고 센서 출력을 동기식으로 판독한다. ADC 클럭(ADC-C)은 이 예시적인 실시형태에서 200 MHz의 일정한 주파수에서 동작한다. 이 실시형태에서, 용장성 RG 클럭 사이클은 필요하지 않다.
도 8a 및 도 8b에서 예시되는 실시형태는 ADC 클럭(ADC-C)에 대해 일정한 주파수를, 리셋 게이트(RG)에 대해 일정한 펄스 폭을, 그리고 리셋 게이트(RG)와 데이터 샘플링을 트리거하는 ST의 상승 에지 사이에서 일정한 지연을 활용한다. 이 조합은, 출력 신호에 대한 리셋 펄스의 피드스루 및 라인 클럭 레이트가 변화하더라도 유의미하게 변하지 않는 출력 신호의 안정화 시간으로 나타난다. 피드스루가 일정하기 때문에, 피드스루는, 예를 들면, 어두운 픽셀 또는 어두운 이미지로부터 측정될 수 있고, 이미지 신호로부터 감산되어, 더 정확한 이미지로 나타나게 된다.
도 8c는, 본 발명의 또 다른 실시형태에 따른, 온칩 이중 열 병렬 판독 구조체 및 오프 칩 신호 프로세싱 회로를 구동하기 위한 클럭 신호의 예시적인 전압 파형 및 타이밍 구성을 예시한다. 전압과 시간은 임의의 단위로 플롯된다. 클럭 신호의 전압은 반드시 동일한 스케일로 플롯되는 것은 아니다. 비록 도 8c에서 예시되는 특정한 실시형태에서는 3 상 CCD 어레이 센서가 활용되지만, 본 클럭 구동 스킴은 다른 CCD 영역 센서 및 라인 센서에 또한 적용될 수 있다. 개별 클럭 신호는 도 8a 및 도 8b와 유사하게 라벨링되고 실질적으로 유사한 기능을 수행하지만, 그러나 그들의 상대적 타이밍은 하기에서 설명되는 바와 같이 상이하다.
예시적인 목적을 위해, 프리 런닝의 공칭 10 MHz 라인 클럭 및 200 MHz ADC 클럭을 갖는 시스템에 대한 클럭 신호가 도시된다. 본 발명을 명확하게 예시하기 위해, 라인 클럭은 50 %의 과장된 주파수 스위핑을 가지고 도시된다. 통상적인 검사 시스템에서, 라인 클럭 주파수 편차는 수 퍼센트일 수도 있거나 또는 더 작을 수도 있다. 클럭 신호(P1V, P2V 및 P3V)는 라인 클럭에 동기화되는 반면, 클럭 신호(VB, C1, C2, SG 및 RG)는 ADC 클럭(ADC-C)에 동기화된다. 클럭 신호는 도 8c에서 묘사되는 바와 같이 동작한다. ADC 클럭(ADC-C)은, 변화하는 라인 클럭 주파수를 추적하기 위해, 200MHz에서부터 100MHz까지 스위핑한다. 따라서, 클럭 신호(VB, C1, 및 C2)는 10MHz에서부터 5MHz까지 스위핑하고, 클럭 신호(SG 및 RG)는 20MHz에서부터 10MHz까지 스위핑한다. 도 8b에서 설명되는 실시형태와 유사하게, 픽셀 데이터 레이트는 라인 클럭 주파수를 추적하고 그 결과 센서 출력의 판독은 라인 클럭에 동기화된 채로 유지된다. CCD 클럭 주파수가 스위핑하지만, 그러나 ADC 클럭(ADC-C)이 일정하게 유지되는 도 8b에서 도시되는 실시형태와는 대조적으로, 도 8c는 CCD 및 ADC의 클럭 주파수가 모두 스위핑하는 실시형태를 묘사한다.
도 8a, 도 8b 및 도 8c에서 묘사되는 예시적인 예에서, 전송 게이트를 구동하는 클럭(C1 및 C2)은 직사각형 펄스로서 도시된다. 바람직한 실시형태에서, 이들 클럭은 효율적인 고속 신호 전달을 보장하면서 노이즈를 감소시키도록 성형된다. 효율적인 전하 전송을 보장하고 노이즈를 최소화하기 위해, 다른 클럭 신호의 상승 및 하강 시간도 또한 제어된다. 하나의 실시형태에서, 클럭(C1 및 C2)은 버퍼 클럭(VB)에 대해 예시되는 것과 유사한, 그러나 주파수가 두 배인 대략 절반의 사인파 형상을 갖는다. 클럭(C1 및 C2)이 서로 실질적으로 180° 위상이 벗어나 있기 때문에, 이들 클럭으로부터 유래하는 전류는 서로 대략 상쇄되어, 이미지의 신호 대 노이즈비를 저하시킬 수도 있는 노이즈를 감소시키게 된다.
도 8a, 도 8b 및 도 8c는, 이미지 센서의 각각의 개별 픽셀을 별개의 신호로서 판독하기 위한 클럭 파형 및 타이밍을 예시한다. 합산 및 출력 게이트의 전체 우물 용량이 신호 레벨과 비교하여 충분히 크다면, 라인 클럭당 두 번보다는 라인 클럭 당 한 번, 각각의 합산 게이트 아래의 신호를 대응하는 출력 게이트 및 부유 확산부로 전송하는 것에 의해 인접하는 픽셀의 쌍을 합산하는 것이 또한 가능하다. 이미지 행은, 예를 들면, 버퍼 게이트 아래의 신호를 전송 게이트의 제1 행으로 전송하기 이전에 버퍼 게이트로 두 개의 라인을 전송하는 것에 의해 함께 합산될 수도 있다. Chuang 등등에 의해 2016년 7월 14일자로 출원된 발명의 명칭이 "Dark-Field Inspection Using a Low-Noise Sensor"인 미국 특허 출원 제15/210,056호에서 설명되는 시스템 및 방법이, 본원에서 설명되는 센서와 조합하여 사용될 수도 있다. 이 특허 출원은 참조에 의해 본원에 통합된다.
도 9는 본원에서 설명되는 피쳐 및 방법을 구현할 수 있는 장치(900)의 단순화된 도면이다. 장치는, 본원에서 개시되는 이중 열 병렬 CCD 센서 중 하나를 포함하는 CCD 이미지 센서(901), 오프칩 신호 프로세싱 회로(902), 및 외부 저장, 프로세싱, 및 제어 회로(903)를 포함한다. CCD 센서(901)는 입사하는 방사선을 검출하고, 광 생성 전자를 전압으로 변환하고, 전압 신호를 오프 칩 신호 프로세싱 회로(902)로 출력한다. 간결성을 위해, 본 발명을 설명하는데 필요한 기능 블록만이 오프칩 신호 프로세싱 회로(902)에서 묘사된다. 이들은 ADC(9021), 디지털 신호 프로세서(9022), 및 클럭 드라이버(9023)를 포함한다. ADC(9021)는 CDS 및 ADC 회로를 포함하고 CCD 아날로그 출력 신호를 디지털화한다. ADC(9021)의 디지털 출력은 사후 프로세싱 및, 옵션적으로, 데이터 압축을 위해 디지털 신호 프로세서(9022)로 전송된다. 디지털 신호 프로세서(9022)에 통합되는 타이밍 발생기(90221)는 클럭 신호를 생성하는데, 클럭 신호는, CCD 센서(901) 및 ADC(9021)를 제어하기 위해, 클럭 드라이버(9023)에 의해 버퍼링된다. 예를 들면, 클럭 드라이버(9023)는, 상기에서 설명되고 도 8a, 8b 및 8c에서 예시되는 바와 같이 클럭 신호(P1V, P2V, P3V, VB, C1, C2, SG, RG, ST, 및 ADC-C)를 제공할 수도 있다. 디지털 신호 프로세서(9022)는, 추가적인 신호 프로세싱, 제어 및 데이터 전송, 예컨대 클럭 동기화를 위해 외부 저장, 프로세싱, 및 제어 회로(903)와 인터페이싱한다.
도 9에서 묘사되는 장치는, Brown 등등에 대해 발행된 발명의 명칭이 "A Low-Noise Sensor and an Inspection System Using a Low-Noise Sensor"인 미국 특허 제9,347,890호에서 설명되는 파형 발생기를 통합할 수도 있고, 및/또는 그 장치는 그 출원에서 설명되는 방법을 구현할 수도 있다. '890 특허는 참조에 의해 본원에 통합된다.
버퍼 게이트, 전송 게이트, 합산 게이트, 출력 게이트, 판독 게이트, 부유 확산부 및 출력 증폭기는 CCD 이미지 센서에서 널리 공지되어 있고 여기에서 더 상세히 설명되지 않을 것이다. 도 4, 도 5, 도 6, 및 도 7에서 도시되는 구성은 단지 이중 열 병렬 CCD 센서의 동작을 설명하기 위한 예에 불과하다. 본 발명의 범위를 벗어나지 않으면서 판독 구조체의 상이한 구성이 가능하다. 예시적인 하나의 실시형태에서, 하나 이상의 버퍼 게이트를 갖는 하나 이상의 전송 게이트 쌍이 사용될 수도 있을 것이다. 다른 예시적인 실시형태에서, 세 개의 전송 게이트가 하나의 합산 게이트에 연결될 수도 있다. 이 예시적인 실시형태에서, 각각의 열은 세 개의 전송 게이트를 포함할 것이고, 각각의 열로부터의 신호를 합산 게이트로 순차적으로 클럭킹하기 위해 3 상 클럭이 사용될 수 있을 것이다. 이들 3 상 클럭은 서로에 대해 실질적으로 120° 위상 벗어나 있을 것이다. 이러한 센서는 3 열 병렬 CCD 센서로서 설명될 수도 있지만, 그러나 본원에서 설명되는 이중 열 병렬 CCD 센서와 실질적으로 유사한 방식으로 동작할 것이며 본 발명의 범위 내에 있다.
다른 예시적인 실시형태에서, 온칩 증폭기에 연결되는 폴리실리콘 콘택을 갖는 자기 정렬 부유 확산부가 사용될 수도 있다. 또 다른 예시적인 실시형태에서, 온칩 증폭기의 금속 상호 연결부는 채널 응답을 균등하게 하고 누화를 최소화하도록 최적화될 수도 있다. 본 발명과 직접적으로 관련이 없는 일반적으로 사용되는 반도체 제조 프로세스의 세부 사항은, 설명을 복잡하게 하는 것을 방지하기 위해 포함되지 않는다.
상기에서 설명되는 본 발명의 구조체 및 방법의 다양한 실시형태는 본 발명의 원리만을 예시하는 것이며 본 발명의 범위를 설명되는 특정한 실시형태로 제한하도록 의도되지는 않는다. 예를 들면, 3 상 센서 또는 다른 다상 센서(multi-phase sensor)를 포함하는 하나 이상의 CCD 어레이 센서, 및/또는 CCD 라인 센서는 샘플을 검사하기 위한 검사 시스템에서 활용될 수도 있다.
본원에서 설명되는 이미지 센서는, Brown 등등에 대해 2014년 6월 17일에 발행된 발명의 명칭이 "Integrated multichannel analog front end and digitizer for high speed imaging applications"인 미국 특허 제8,754,972호에 설명되는 것과 같은 모듈 또는 시스템으로 통합될 수도 있다. 이 특허는 참조에 의해 본원에 통합된다.
또한, 센서 또는 방법이 광을 검출하는 것으로 설명되는 경우, 이들 설명은 적외선, 가시 광선, 자외선, 극 UV 및 X 선을 포함하는 상이한 파장의 전자기 방사선을 검출하는 것, 및 전자와 같은 하전된 입자를 검출하는 것에도 또한 적용될 수도 있다는 것이 이해되어야 한다.
따라서, 본 발명은 다음의 청구범위 및 그 균등물에 의해서만 제한된다.

Claims (38)

  1. 이미지 센서에 있어서,
    하나 이상의 픽셀 제어 신호에 따라 제1 및 제2 이미지 전하를 생성하도록 각각 구성되는 제1 및 제2 픽셀; 및
    판독 회로(readout circuit)를 포함하고, 상기 판독 회로는,
    상기 제1 및 제2 픽셀로부터 상기 제1 및 제2 이미지 전하를 각각 수신하도록 구성되는 제1 및 제2 전송 게이트;
    상기 제1 및 제2 전송 게이트로부터 상기 제1 및 제2 이미지 전하를 각각 수신하도록 구성되는 제3 및 제4 전송 게이트;
    상기 제3 및 제4 전송 게이트에 커플링되는 합산 게이트; 및
    상기 합산 게이트에 커플링되는 출력 회로를 포함하며,
    상기 제1 전송 게이트에 인가되는 제1 전송 게이트 제어 신호가 상기 제4 전송 게이트에 실질적으로 동시에 인가되도록, 그리고 상기 제2 전송 게이트에 인가되는 제2 전송 게이트 제어 신호가 상기 제3 전송 게이트에 실질적으로 동시에 인가되도록, 상기 제1 및 제4 전송 게이트가 커플링되고 상기 제2 및 제3 전송 게이트가 커플링되며,
    상기 합산 게이트는 제1 시간 기간 동안 상기 제3 전송 게이트로부터 상기 제1 이미지 전하를 수신하도록 그리고 후속하여 합산 게이트 제어 신호에 따라 상기 제1 이미지 전하를 상기 출력 회로에 전송하도록 구성되고, 상기 합산 게이트는 또한, 제2 시간 기간 동안 상기 제4 전송 게이트로부터 상기 제2 이미지 전하를 수신하도록 그리고 후속하여 상기 합산 게이트 제어 신호에 따라 상기 제2 이미지 전하를 상기 출력 회로로 전송하도록 구성되는, 이미지 센서.
  2. 제1항에 있어서,
    상기 출력 회로는 상기 제1 및 제2 이미지 전하를 수신 및 저장하도록 구성되는 부유 확산부(floating diffusion), 및 상기 부유 확산부에 커플링되며 상기 제1 이미지 전하가 상기 부유 확산부 상에 저장될 때 제1 출력 전압 신호를 생성하도록, 그리고 상기 제2 이미지 전하가 상기 부유 확산부 상에 저장될 때 제2 출력 전압 신호를 생성하도록 구성되는 증폭기를 포함하는, 이미지 센서.
  3. 제1항에 있어서,
    짝수 개의 열로 배열되는 픽셀의 어레이를 더 포함하고,
    상기 판독 회로는 복수의 판독 구조체를 포함하며, 각각의 상기 판독 구조체는 상기 열의 연관된 쌍에 연결되고 4개의 전송 게이트, 합산 게이트, 및 증폭기를 포함하는, 이미지 센서.
  4. 제3항에 있어서,
    각각의 상기 판독 구조체의 상기 증폭기는 금속 상호 연결부(metal interconnect)를 포함하고, 상이한 증폭기의 상기 금속 상호 연결부의 커패시턴스는 실질적으로 유사한, 이미지 센서.
  5. 제3항에 있어서,
    각각의 상기 증폭기는 금속 상호 연결부를 포함하고, 상이한 증폭기의 상기 금속 상호 연결부의 면적은 실질적으로 유사한, 이미지 센서.
  6. 제3항에 있어서,
    픽셀의 상기 어레이는 픽셀의 하나 이상의 행으로 구성되는, 이미지 센서.
  7. 이미지 센서에 있어서,
    반도체 기판;
    상기 기판에 형성되며 V자 형상의 병합 섹션을 통해 제3 세장형 부분(elongated portion)에 연결되는 평행한 제1 및 제2 세장형 부분을 포함하는 Y자 형상의 매립된 확산부;
    상기 제1 및 제2 세장형 부분 위에 각각 형성되는 복수의 픽셀 게이트 구조체;
    상기 제1 및 제2 세장형 부분 위에 각각 형성되며 상기 픽셀 게이트 구조체와 상기 V자 형상의 병합 섹션 사이에 배치되는 제1 및 제2 전송 게이트 구조체;
    상기 제1 및 제2 세장형 부분 위에 각각 형성되며 상기 제1 및 제2 전송 게이트 구조체와 상기 V자 형상의 병합 섹션 사이에 각각 배치되는 제3 및 제4 전송 게이트 구조체;
    상기 V자 형상의 병합 섹션 위에 형성되는 합산 게이트 구조체; 및
    상기 제3 세장형 부분에 커플링되는 출력 회로를 포함하며,
    상기 제1 및 제4 전송 게이트 구조체는, 상기 제1 전송 게이트 구조체에 인가되는 제1 제어 신호가 상기 제4 전송 게이트 구조체에 실질적으로 동시에 인가되도록, 커플링되고,
    상기 제2 및 제3 전송 게이트 구조체는, 상기 제2 전송 게이트 구조체에 인가되는 제2 제어 신호가 상기 제3 전송 게이트 구조체에 실질적으로 동시에 인가되도록, 커플링되는, 이미지 센서.
  8. 제7항에 있어서,
    상기 제1 전송 게이트 구조체에 인가되는 상기 제1 제어 신호가 제1 전도성 연결 구조체(conductive linking structure)에 의해 상기 제4 전송 게이트 구조체로 송신되도록, 상기 제1 및 제4 전송 게이트 구조체는 상기 제1 전도성 연결 구조체에 의해 연결되는, 이미지 센서.
  9. 제8항에 있어서,
    상기 제1 전도성 연결 구조체는 금속 및 다결정 실리콘 중 하나를 포함하는, 이미지 센서.
  10. 제8항에 있어서,
    상기 제1 전송 게이트 구조체, 상기 제4 전송 게이트 구조체, 및 상기 제1 전도성 연결 구조체는 일체형 복합 다결정 실리콘 구조체를 포함하는, 이미지 센서.
  11. 제7항에 있어서,
    상기 합산 게이트 구조체는 제1 시간 기간 동안 상기 제1 세장형 부분으로부터 제1 이미지 전하를 수신하도록 그리고 후속하여 합산 게이트 제어 신호에 따라 상기 제1 이미지 전하를 상기 제3 세장형 부분으로 전송하도록 구성되며, 상기 합산 게이트는 또한, 제2 시간 기간 동안 상기 제2 세장형 부분으로부터 제2 이미지 전하를 수신하도록 그리고 후속하여 합산 게이트 제어 신호에 따라 상기 제2 이미지 전하를 상기 제3 세장형 부분으로 전송하도록 구성되는, 이미지 센서.
  12. 제7항에 있어서,
    상기 합산 게이트 구조체는, 상기 제1 및 제2 세장형 부분을 향하는 업스트림 에지 및 상기 제3 세장형 부분을 향하는 다운스트림 에지를 갖는 테이퍼 형상의(tapered) 다결정 실리콘 구조체를 포함하고, 상기 업스트림 에지의 길이는 상기 다운스트림 에지의 길이보다 더 큰, 이미지 센서.
  13. 제7항에 있어서,
    상기 합산 게이트 구조체와 상기 제3 세장형 부분 사이에 배치되는 테이퍼 형상의 출력 게이트 구조체를 더 포함하는, 이미지 센서.
  14. 제7항에 있어서, 상기 출력 회로는,
    상기 제3 세장형 부분에 형성되는 부유 확산부; 및
    상기 기판 상에 배치되며 전도성 구조체에 의해 상기 부유 확산부에 동작 가능하게 커플링되는 증폭기를 포함하는, 이미지 센서.
  15. 제14항에 있어서,
    상기 증폭기는 제1 스테이지 이득 트랜지스터를 포함하고,
    상기 전도성 구조체는, 콘택 홀을 통해 상기 부유 확산부로 연장되는 하부 폴리 부분, 및 상기 하부 폴리 부분으로부터 연장되는 수평 폴리 부분을 포함하는 다결정 실리콘 구조체를 포함하고, 상기 수평 폴리 부분의 일부분은 상기 제1 스테이지 이득 트랜지스터에 대한 게이트 구조체를 형성하는, 이미지 센서.
  16. 샘플을 검사하는 방법에 있어서,
    상기 샘플 상으로 방사선을 지향 및 집속시키는 단계;
    상기 샘플로부터 방사선을 수신하고 수신된 방사선을, 이중 열 병렬 CCD(dual-column-parallel CCD)를 포함하는 이미지 센서로 지향시키는 단계;
    상기 수신과 동시에 상기 방사선에 대해 상기 샘플을 이동시키는 단계;
    상기 방사선에 대한 상기 샘플의 모션에 동기화되는 라인 클럭 신호 - 상기 라인 클럭 신호는 전하를 상기 이미지 센서의 하나의 행으로부터 인접한 행으로 전송되게 함 - 로 상기 이미지 센서를 구동하는 단계;
    버퍼 클럭 신호로 상기 이미지 센서의 버퍼 게이트의 행 - 상기 버퍼 클럭 신호는 전하를 상기 이미지 센서의 에지 행으로부터 버퍼 게이트의 상기 행으로 전송되게 함 - 을 구동하는 단계;
    제1 전송 클럭 신호로, 상기 이미지 센서의 전송 게이트의 제1 행의 제1 전송 게이트, 및 상기 이미지 센서의 전송 게이트의 제2 행의 제1 전송 게이트를 구동하는 단계;
    제2 전송 클럭 신호로, 상기 이미지 센서의 전송 게이트의 상기 제1 행의 제2 전송 게이트, 및 상기 이미지 센서의 전송 게이트의 상기 제2 행의 제2 전송 게이트를 구동하는 단계;
    아날로그-디지털 컨버터(analog-to-digital converter; ADC)로 상기 이미지 센서의 출력 신호를 디지털화하는 단계; 및
    상기 라인 클럭 신호의 주파수의 2 배보다 더 큰 클럭 주파수로 상기 ADC를 구동하는 단계를 포함하고;
    상기 제1 전송 클럭 신호는 전하를 전송 게이트의 상기 제1 행의 상기 제1 전송 게이트로부터 전송 게이트의 상기 제2 행의 상기 제2 전송 게이트로 전송되게 하고,
    상기 제2 전송 클럭 신호는, 전하를 전송 게이트의 상기 제1 행의 상기 제2 전송 게이트로부터 전송 게이트의 상기 제2 행의 상기 제1 전송 게이트로 전송되게 하는, 샘플을 검사하는 방법.
  17. 샘플을 검사하기 위한 검사 시스템에 있어서,
    방사선을 발생시키는 방사선 소스;
    상기 샘플 상으로 방사선을 지향 및 집속시키기 위한, 상기 샘플로부터 반사 또는 산란되는 방사선을 수신하기 위한 그리고 상기 수신된 방사선을, 이중 열 병렬 CCD를 포함하는 이미지 센서로 지향시키기 위한 광학기기(optic);
    상기 검사 시스템을 제어하기 위한, 상기 이미지 센서로부터 이미지 데이터를 수신하기 위한, 그리고 상기 이미지 데이터를 분석하여 상기 샘플 상의 결함을 위치 결정하거나, 또는 상기 샘플의 치수를 측정하기 위한 컴퓨팅 시스템;
    상기 이중 열 병렬 CCD는 짝수 개의 열로 배열되는 픽셀의 직사각형 또는 정사각형 어레이를 포함함; 및
    픽셀의 상기 어레이의 각각의 열로부터 전하를 수신하도록 구성되는 출력 구조체를 포함하며, 상기 출력 구조체는,
    전송 게이트의 제1 행 및 제2 행 - 전송 게이트의 상기 제2 행은 전송 게이트의 상기 제1 행으로부터 전하를 수신하도록 구성됨 - ;
    전송 게이트의 상기 제2 행으로부터 전하를 수신하도록 구성되는 합산 게이트의 행; 및
    출력 게이트의 행 - 각각의 출력 게이트는 대응하는 합산 게이트로부터 전하를 수신하도록 그리고 대응하는 부유 확산부 및 출력 증폭기로 전하를 송신하도록 구성됨 - 을 포함하는, 샘플을 검사하기 위한 검사 시스템.
  18. 채널당 복수열(multiple-column-per-channel) 전하 결합 소자(CCD) 이미지 센서에 있어서,
    복수의 열들 및 복수의 행들로 배열되는 복수의 픽셀들을 포함하는 픽셀 어레이 - 상기 픽셀 어레이는 이미지 전하들을 생성하도록 그리고 복수의 픽셀 제어 신호들에 응답하여 대응 열에 배치되는 연관된 픽셀들 사이의 각 이미지 전하를 순차적으로 전달하도록 구성되고, 그에 의해 제1 픽셀 행에 배치되는 이미지 전하들의 세트가 상기 복수의 픽셀 제어 신호들의 각 사이클 동안 인접한 제2 픽셀 행으로 동시에 전달됨 -;
    판독 회로를 포함하고, 상기 판독 회로는,
    하나 이상의 버퍼 제어 신호가 인가(assertion)되면 각 버퍼 셀이 에지 픽셀 행의 연관된 픽셀로부터 대응 이미지 전하를 수신하도록, 상기 하나 이상의 버퍼 제어 신호에 응답하여 상기 에지 픽셀 행으로부터 이미지 전하들을 동시에 수신하도록 배치되는 복수의 버퍼 셀들;
    상기 복수의 열들에 배치되고 연관된 상기 버퍼 셀로부터 대응 이미지 전하를 수신하도록 배치되는 제1 전달 게이트 행을 포함하는 복수의 전달 게이트 행들로 배열되는 복수의 전달 게이트들 -상기 복수의 전달 게이트들 각각은 연관된 전달 클럭 신호에 의해 동작가능하게 제어됨 -;
    마지막 전달 게이트 행에 커플링되는 합산 게이트; 및
    상기 합산 게이트에 커플링되는 출력 회로를 포함하고,
    상기 복수의 전달 게이트들은 제1 시간 기간 동안 제1 전달 클럭 신호를 인가하는 것이 제1 이미지 전하로 하여금 제1 버퍼 셀로부터 제1 전달 게이트로 전달되게 하고, 제2 이미지 전하로 하여금 제2 전달 게이트로부터 제3 전달 게이트로 전달되게 하도록 구성되고 커플링되고,
    상기 제1 버퍼 셀 및 상기 제1 전달 게이트는 제1 열에 배치되고, 상기 제2 전달 게이트 및 상기 제3 전달 게이트는 제2 열에 배치되고,
    상기 합산 게이트는 합산 게이트 제어 신호에 따라 상기 제1 시간 기간에 후속하는 제2 시간 기간 동안 상기 제2 열로부터 상기 제2 이미지 전하를 수신하도록 구성되고, 상기 합산 게이트는 상기 합산 게이트 제어 신호에 따라 상기 제2 시간 기간에 후속하는 제3 시간 기간 동안 상기 제1 열로부터 상기 제1 이미지 전하를 수신하도록 더 구성되고,
    상기 합산 게이트 제어 신호의 클럭 레이트는 상기 복수의 픽셀 제어 신호들의 라인 클럭 레이트보다 적어도 두 배만큼 더 빠른, 채널당 복수열 CCD 이미지 센서.
  19. 제18항에 있어서,
    상기 복수의 전달 게이트들은 상기 제1 시간 기간 동안 상기 제1 전달 클럭 신호를 인가하는 것이 제3 이미지 전하로 하여금 제4 전달 게이트로부터 제5 전달 게이트로 전달되게 하도록 더 구성되고,
    상기 제4 전달 게이트 및 상기 제5 전달 게이트는 제3 열에 배치되고,
    상기 제1 전달 게이트 및 상기 제4 전달 게이트는 상기 제1 전달 게이트 행에 배치되고, 상기 제2 전달 게이트 및 상기 제5 전달 게이트는 상기 제1 전달 게이트 행의 아래에 배치되는 제2 전달 게이트 행에 배치되고, 상기 제3 전달 게이트는 상기 제2 전달 게이트 행의 아래에 배치되는 제3 전달 게이트 행에 배치되는, 채널당 복수열 CCD 이미지 센서.
  20. 제18항에 있어서,
    상기 출력 회로는 상기 이미지 전하들을 수신하고 저장하도록 구성되는 부유 확산부, 및 상기 부유 확산부에 커플링되고 상기 부유 확산부에 저장되는 각각의 상기 이미지 전하에 따라 대응 출력 전압 신호를 생성하도록 구성되는 증폭기를 포함하는, 채널당 복수열 CCD 이미지 센서.
  21. 제18항에 있어서,
    상기 판독 회로는, 복수의 판독 구조체들을 포함하고, 각 판독 구조체는 상기 열들의 연관된 그룹에 연결되고 대응하는 복수의 상기 전달 게이트들, 대응하는 상기 합산 게이트, 및 대응하는 상기 출력 회로를 포함하는, 채널당 복수열 CCD 이미지 센서.
  22. 제21항에 있어서,
    각각의 상기 판독 구조체의 상기 증폭기는 금속 상호 연결부를 포함하고, 상이한 증폭기들의 금속 상호 연결부들의 커패시턴스들은 실질적으로 유사한, 채널당 복수열 CCD 이미지 센서.
  23. 제21항에 있어서,
    각각의 상기 증폭기는 금속 상호 연결부를 포함하고, 상이한 증폭기들의 금속 상호 연결부들의 면적들은 실질적으로 유사한, 채널당 복수열 CCD 이미지 센서.
  24. 제21항에 있어서,
    픽셀들의 상기 어레이는 픽셀들의 하나 이상의 행으로 구성되는, 채널당 복수열 CCD 이미지 센서.
  25. 제19항에 있어서,
    상기 제1 시간 기간 동안 제4 이미지 전하가 제6 전달 게이트로부터 상기 합산 게이트로 전달되도록 상기 합산 게이트를 동작가능하게 제어하도록 구성되는 출력 제어 회로를 더 포함하고, 상기 제6 전달 게이트는 상기 제1 열에 배치되고 상기 제3 전달 게이트 행에 배치되는, 채널당 복수열 CCD 이미지 센서.
  26. 제25항에 있어서,
    상기 복수의 전달 게이트들은 제2 시간 기간 동안 제2 전달 클럭 신호를 인가하는 것이 제4 이미지 전하로 하여금 제2 버퍼 셀로부터 제7 전달 게이트로 전달되게 하고, 제1 이미지 전하로 하여금 제1 전달 게이트로부터 제8 전달 게이트로 전달되게 하고, 제3 이미지 전하로 하여금 제5 전달 게이트로부터 제9 전달 게이트로 전달되게 하도록 더 구성되고,
    상기 제2 버퍼 셀은 제3 열에 배치되고,
    상기 제7 전달 게이트는 상기 제2 열 및 상기 제1 전달 게이트 행에 배치되고,
    상기 제8 전달 게이트는 상기 제1 열 및 상기 제2 전달 게이트 행에 배치되고,
    상기 제9 전달 게이트는 상기 제3 열 및 상기 제3 전달 게이트 행에 배치되는, 채널당 복수열 CCD 이미지 센서.
  27. 제26항에 있어서,
    상기 출력 제어 회로는 상기 제2 시간 기간 동안 제4 이미지 전하가 상기 합산 게이트로부터 부유 확산부로 전달되고 제2 이미지 전하가 제3 전달 게이트로부터 상기 합산 게이트로 전달되도록 상기 출력 회로 및 상기 합산 게이트를 동작가능하게 제어하도록 더 구성되는, 채널당 복수열 CCD 이미지 센서.
  28. 제27항에 있어서,
    상기 복수의 전달 게이트들은 제3 시간 기간 동안 제3 전달 클럭 신호를 인가하는 것이 제6 이미지 전하로 하여금 제3 버퍼 셀로부터 제4 전달 게이트로 전달되게 하고, 제1 이미지 전하로 하여금 제8 전달 게이트로부터 제6 전달 게이트로 전달되게 하고, 제4 이미지 전하로 하여금 제7 전달 게이트로부터 제2 전달 게이트로 전달되게 하도록 더 구성되는, 채널당 복수열 CCD 이미지 센서.
  29. 제28항에 있어서,
    상기 출력 제어 회로는 상기 제3 시간 기간 동안 제2 이미지 전하가 상기 합산 게이트로부터 상기 부유 확산부로 전달되고 제3 이미지 전하가 제9 전달 게이트로부터 상기 합산 게이트로 전달되도록 상기 출력 회로 및 상기 합산 게이트를 동작가능하게 제어하도록 더 구성되는, 채널당 복수열 CCD 이미지 센서.
  30. 제29항에 있어서,
    상기 제3 시간 기간 동안 그리고 제6 이미지 전하가 제3 버퍼 셀로부터 제4 전달 게이트로 전달된 이후에, 상기 에지 픽셀 행으로부터 제7, 제8 및 제9 이미지 전하들을 동시에 각각 수신하도록 상기 제1, 제2 및 제3 버퍼 셀들을 제어하도록 구성되는 버퍼 제어 회로를 더 포함하는, 채널당 복수열 CCD 이미지 센서.
  31. 샘플을 검사하는 방법에 있어서,
    방사선의 소스에 대해 샘플을 이동시키면서 상기 샘플 상으로 상기 방사선을 지향 및 집속시키는 단계;
    상기 샘플로부터 수신된 방사선을 이미지 센서로 지향시키는 단계 - 상기 이미지 센서는 복수의 행들 및 인접한 열들의 복수의 연관된 그룹들로 배열되는 픽셀들의 어레이를 포함하는 채널당 복수열 전하 결합 소자(CCD)를 포함하고, 각 연관된 그룹은 적어도 제1 열, 제2 열 및 제3 열을 포함함 -;
    상기 방사선 소스에 대한 상기 샘플의 움직임에 동기화된 라인 클럭 신호들로 상기 이미지 센서를 구동하는 단계 - 상기 라인 클럭 신호들은 제1 및 제2 전하들로 하여금 상기 제1, 제2 및 제3 열들을 따라 상기 픽셀들의 하나의 행으로부터 상기 픽셀들의 인접한 행으로 각각 전달되게 함 -;
    버퍼 클럭 신호로 상기 이미지 센서의 버퍼 셀들의 행을 구동하는 단계 - 상기 버퍼 클럭 신호는 상기 제1 및 제2 전하들로 하여금 열들의 각 연관된 그룹의 상기 제1, 제2 및 제3 열들 내의 픽셀들의 에지 픽셀 행으로부터 상기 버퍼 셀들의 행의 제1, 제2 및 제3 버퍼 셀들로 각각 전달되게 함 -;
    제1 시간 기간 동안 제1 전달 클럭 신호로 제1 전달 게이트, 제3 전달 게이트 및 제5 전달 게이트를 동시에 구동하는 단계 - 상기 제1 전달 게이트는 전달 게이트들의 제1 행에 배치되고 상기 제1 열에 배치되고, 상기 제3 전달 게이트는 상기 전달 게이트들의 제3 행에 배치되고 상기 제2 열에 배치되고, 상기 제5 전달 게이트는 상기 전달 게이트들의 제2 행에 배치되고 상기 제3 열에 배치됨 -;
    제2 시간 기간 동안 제2 전달 클럭 신호로 제7 전달 게이트, 제8 전달 게이트 및 제9 전달 게이트를 동시에 구동하는 단계 - 상기 제7 전달 게이트는 상기 전달 게이트들의 상기 제1 행에 배치되고 상기 제2 열에 배치되고, 상기 제8 전달 게이트는 상기 전달 게이트들의 상기 제2 행에 배치되고 상기 제1 열에 배치되고, 상기 제9 전달 게이트는 상기 전달 게이트들의 상기 제3 행에 배치되고 상기 제3 열에 배치됨 -;
    제3 시간 기간 동안 제3 전달 클럭 신호로 제4 전달 게이트, 제2 전달 게이트 및 제6 전달 게이트를 동시에 구동하는 단계 - 상기 제4 전달 게이트는 상기 전달 게이트들의 상기 제1 행에 배치되고 상기 제3 열에 배치되고, 상기 제2 전달 게이트는 상기 전달 게이트들의 상기 제2 행에 배치되고 상기 제2 열에 배치되고, 상기 제6 전달 게이트는 상기 전달 게이트들의 상기 제3 행에 배치되고 상기 제1 열에 배치됨 -; 및
    상기 제1, 제2 및 제3 열들을 따라 전달되는 이미지 전하들을 디지털 수들로 순차적으로 변환하기 위해 출력 회로 및 아날로그-디지털 컨버터(ADC) 회로를 활용하는 단계를 포함하고,
    상기 ADC 회로를 활용하는 단계는 상기 라인 클럭 신호들의 주파수보다 적어도 세 배만큼 더 큰 클럭 주파수로 상기 ADC 회로를 구동하는 단계를 포함하는, 샘플을 검사하는 방법.
  32. 제31항에 있어서,
    상기 제1 전달 클럭 신호로 동시에 구동하는 단계는 상기 제1 시간 기간 동안 제1 이미지 전하가 제1 버퍼 셀로부터 제1 전달 게이트로 전달되고, 제2 이미지 전하가 제2 전달 게이트로부터 제3 전달 게이트로 전달되고, 제3 이미지 전하가 제4 전달 게이트로부터 제5 전달 게이트로 전달되도록 상기 제1 전달 클럭 신호를 인가하는 단계를 포함하는, 샘플을 검사하는 방법.
  33. 제32항에 있어서,
    상기 출력 회로를 활용하는 단계는 상기 제1 시간 기간 동안 제4 이미지 전하가 제6 전달 게이트로부터 합산 게이트로 전달되도록 상기 합산 게이트를 제어하는 단계를 포함하는, 샘플을 검사하는 방법.
  34. 제33항에 있어서,
    상기 제2 전달 클럭 신호로 동시에 구동하는 단계는 상기 제2 시간 기간 동안 제4 이미지 전하가 제2 버퍼 셀로부터 제7 전달 게이트로 전달되고, 제1 이미지 전하가 제1 전달 게이트로부터 제8 전달 게이트로 전달되고, 제3 이미지 전하가 제5 전달 게이트로부터 제9 전달 게이트로 전달되도록 상기 제2 전달 클럭 신호를 인가하는 단계를 포함하는, 샘플을 검사하는 방법.
  35. 제34항에 있어서,
    상기 출력 회로를 활용하는 단계는 상기 제2 시간 기간 동안 제4 이미지 전하가 상기 합산 게이트로부터 부유 확산부로 전달되고, 제2 이미지 전하가 제3 전달 게이트로부터 상기 합산 게이트로 전달되도록 상기 합산 게이트 및 감지 노드를 제어하는 단계를 포함하는, 샘플을 검사하는 방법.
  36. 제35항에 있어서,
    상기 제3 전달 클럭 신호로 동시에 구동하는 단계는 상기 제3 시간 기간 동안 제6 이미지 전하가 제3 버퍼 셀로부터 제4 전달 게이트로 전달되고, 제1 이미지 전하가 제8 전달 게이트로부터 제6 전달 게이트로 전달되고, 제4 이미지 전하가 제7 전달 게이트로부터 제2 전달 게이트로 전달되도록 상기 제3 전달 클럭 신호를 인가하는 단계를 포함하는, 샘플을 검사하는 방법.
  37. 제36항에 있어서,
    상기 출력 회로를 활용하는 단계는 상기 제3 시간 기간 동안 제2 이미지 전하가 상기 합산 게이트로부터 상기 부유 확산부로 전달되고, 제3 이미지 전하가 제9 전달 게이트로부터 상기 합산 게이트로 전달되도록 상기 합산 게이트 및 상기 감지 노드를 제어하는 단계를 포함하는, 샘플을 검사하는 방법.
  38. 제37항에 있어서,
    상기 제3 시간 기간 동안 그리고 제6 이미지 전하가 제3 버퍼 셀로부터 제4 전달 게이트로 전달된 이후에, 상기 제1, 제2 및 제3 버퍼 셀들이 상기 에지 픽셀 행으로부터 제7, 제8 및 제9 이미지 전하들을 동시에 각각 수신하도록 상기 버퍼 셀들의 행을 구동하는 단계를 더 포함하는, 샘플을 검사하는 방법.
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