JP2011166577A - 固体撮像デバイス、そのノイズ除去方法および画像入力装置 - Google Patents
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Abstract
【課題】ＦＤＡまたはＦＧＡの何れの出力に対してもリセットノイズの影響を受けずに、間引きモードの空パケットと信号パケットの等価ノイズ成分を除去する。
【解決手段】垂直転送部７は、読み出し制御が間引きモードのときに、１つの信号パケットＰｓと１つ以上の無信号の空パケットＰｖとが連続して交互に繰り返されたパケット群を列方向に転送する。ノイズ除去アンプ（４０）が、垂直転送部７の出力段に接続された電荷電圧変換部３ごとに設けられ、そこから順次送られてくる空パケットＰｖと信号パケットＰｓの連続した２つのパケットを用いて、両パケットに共通な等価ノイズ成分が除去され信号電荷に応じて変化する電圧を出力する。
【選択図】図４
【解決手段】垂直転送部７は、読み出し制御が間引きモードのときに、１つの信号パケットＰｓと１つ以上の無信号の空パケットＰｖとが連続して交互に繰り返されたパケット群を列方向に転送する。ノイズ除去アンプ（４０）が、垂直転送部７の出力段に接続された電荷電圧変換部３ごとに設けられ、そこから順次送られてくる空パケットＰｖと信号パケットＰｓの連続した２つのパケットを用いて、両パケットに共通な等価ノイズ成分が除去され信号電荷に応じて変化する電圧を出力する。
【選択図】図４
Description
本発明は、マトリクス配置された複数の受光画素を間引きモードで垂直転送部に排出し転送した後、カラムごとのアンプ処理においてノイズ除去を行う固体撮像デバイスと、そのノイズ除去方法とに関する。また、本発明は、かかる固体撮像デバイスを光学系に含む画像入力装置に関する。
ＣＣＤ撮像素子において、垂直転送と同方向に乗るノイズ成分を抑制する技術が知られている（例えば、特許文献１，２参照）。
特許文献１に記載されたノイズ抑制技術を説明する。
ＣＣＤ撮像素子は、画素が２次元マトリクス配置された撮像部内に、各画素から読み出される信号電荷を垂直方向に転送する垂直転送部を有する。
特許文献１に記載のＣＣＤ撮像素子は、間引きモード時には空パケットと信号パケットが存在するので、そのことを利用して空パケットの成分（スミア成分や暗電流成分）をＰ（プリセット）相に乗せて出力するようにする。
ＣＣＤ撮像素子は、画素が２次元マトリクス配置された撮像部内に、各画素から読み出される信号電荷を垂直方向に転送する垂直転送部を有する。
特許文献１に記載のＣＣＤ撮像素子は、間引きモード時には空パケットと信号パケットが存在するので、そのことを利用して空パケットの成分（スミア成分や暗電流成分）をＰ（プリセット）相に乗せて出力するようにする。
特許文献１に記載のカメラ装置では、後段の信号処理系において、ＣＣＤ撮像素子から出力された信号出力ＶｏｕｔのＤ（データ）相の成分とＰ（プリセット）相の成分との差分をとるＣＤＳ処理を行う。これにより、ＣＤＳ処理後の信号において、スミアや暗電流等の垂直転送と同方向に乗るノイズ成分が抑制される。
特許文献１に記載のＣＣＤ撮像素子は、水平転送部はＰ相とＤ相をそれぞれ読み出さなくてはならないため、水平方向画素数の倍密度となる。また、水平駆動周波数も通常の２倍となる。Ｐ相とＤ相のノイズ成分を同じとするため、出力部（電荷電圧変換部）においてＰ相とＤ相の間にリセット動作が入る。リセット動作の駆動周波数も水平駆動周波数と等しくなる。
一方、Ｐ相とＤ相の間にリセット動作を設けない場合、Ｄ相ではノイズ成分が２倍となるが、Ｐ相と差分をとることにより、特許文献１の従前のものと比較するとノイズ成分を１パケット分に低減できる。また、ＣＤＳ回路の差動アンプの前段にＰ相のノイズ成分を２倍にする回路を設けることでノイズ成分を完全にキャンセルすることができる。
特許文献２に記載のＣＣＤ撮像素子は、Ｐ相にノイズ成分を乗せて、Ｄ相と差分をとる点では特許文献１と共通するが、出力部（電荷電圧変換部）の構成が異なる。
水平転送部とＦＤＡ（フローティング・ディフュージョン・アンプ）部をそれぞれ２つ設けており、１つ目の電荷転送部でノイズ成分、２つ目の電荷転送部でデータ成分を転送する。ノイズ成分、データ成分のそれぞれが電圧変換され、その出力が差動アンプの入力となり、最終的な出力はノイズ成分を減算したものになる。
また、リセットノイズ除去についてはダミーのＦＤＡを作製し、信号電荷が入るフローティング・ディフュージョン（ＦＤ）部とダミーのＦＤ部を差動アンプの入力に接続することで行う。
水平転送部とＦＤＡ（フローティング・ディフュージョン・アンプ）部をそれぞれ２つ設けており、１つ目の電荷転送部でノイズ成分、２つ目の電荷転送部でデータ成分を転送する。ノイズ成分、データ成分のそれぞれが電圧変換され、その出力が差動アンプの入力となり、最終的な出力はノイズ成分を減算したものになる。
また、リセットノイズ除去についてはダミーのＦＤＡを作製し、信号電荷が入るフローティング・ディフュージョン（ＦＤ）部とダミーのＦＤ部を差動アンプの入力に接続することで行う。
特許文献２に記載のＣＣＤ撮像素子によれば、水平転送部とＦＤＡの組を２組用いることでスミアとリセットノイズのどちらも除去することができる。より詳細には、２つの水平転送部の出力端を差動アンプに接続し、それぞれ同じリセット領域を介してリセットを同じタイミングで行う、つまりノイズ用のＦＤＡがダミーとなりリセットノイズとスミアを除去できる。
上記特許文献１に記載の素子構成とその動作では、以下の不都合がある。
ノイズ成分とデータ成分を水平転送部へ転送する際に、水平転送部で１パケット分のシフト（１ビットシフト）をしなくてはならない。また、水平転送部で垂直加算を行う場合、ノイズ成分とデータ成分をそれぞれ加算しなくてはならないため、１ビット後退（１パケット分の逆シフト）をさせるなど駆動が複雑になることが予測される。
ノイズ成分とデータ成分を水平転送部へ転送する際に、水平転送部で１パケット分のシフト（１ビットシフト）をしなくてはならない。また、水平転送部で垂直加算を行う場合、ノイズ成分とデータ成分をそれぞれ加算しなくてはならないため、１ビット後退（１パケット分の逆シフト）をさせるなど駆動が複雑になることが予測される。
出力部（電荷電圧変換部）の駆動に関し、Ｐ相とＤ相で同量のノイズ成分を得るため、Ｐ相とＤ相の間でリセット動作を行わなくてはならず、リセットノイズの除去が不可能である。
また、通常の出力と同じ速度で出力しようとすると、Ｐ相とＤ相をそれぞれデータとして出力し後段の信号処理で減算するため、２倍の駆動周波数が必要となる。このことは、多画素化に不利であり、また電荷転送残しなど不具合が出てくることが予測される。
また、通常の出力と同じ速度で出力しようとすると、Ｐ相とＤ相をそれぞれデータとして出力し後段の信号処理で減算するため、２倍の駆動周波数が必要となる。このことは、多画素化に不利であり、また電荷転送残しなど不具合が出てくることが予測される。
特許文献１には、Ｐ相とＤ相でリセット動作を行わない場合についても記述されている。
しかしながら、Ｄ相の信号パケットと同様、ＦＤＡのＦＤ部にも同じ量のノイズ成分が重畳される。そのため、ＦＤ部を空にするリセット動作をしないとすると、ＦＤ部に信号パケットを出力したときに、ノイズ成分が２倍となる。このため、必ず１パケット分のノイズ成分が出力信号に乗ってしまう。
また、Ｄ相の２倍のノイズ成分との均衡を保つため、差動アンプ前段でＰ相（ノイズ成分）を２倍にする回路を設けることが記述されている。
しかし、Ｐ相を２倍にすると、リセットノイズも２倍にされてしまい、リセットノイズを除去することができない。
しかしながら、Ｄ相の信号パケットと同様、ＦＤＡのＦＤ部にも同じ量のノイズ成分が重畳される。そのため、ＦＤ部を空にするリセット動作をしないとすると、ＦＤ部に信号パケットを出力したときに、ノイズ成分が２倍となる。このため、必ず１パケット分のノイズ成分が出力信号に乗ってしまう。
また、Ｄ相の２倍のノイズ成分との均衡を保つため、差動アンプ前段でＰ相（ノイズ成分）を２倍にする回路を設けることが記述されている。
しかし、Ｐ相を２倍にすると、リセットノイズも２倍にされてしまい、リセットノイズを除去することができない。
水平転送部の構造に起因して以下の点で不利である。
Ｐ相とＤ相をそれぞれ転送するため、水平画素数の２倍の密度が水平転送部において必要となる。水平転送部の密度が転送（水平）方向に２倍となると電極長さ（転送方向の電極サイズ）が１/２となることになる。このため、短い転送電極で必要な転送電界を確保する場合、インプラ時のリソグラフィや転送電極形成の加工マージンが取れなくなることが懸念される。また、水平転送部において電極長さが単純に１/２となると取扱い電荷量が減少するので、この減少を防ぐには、その分、垂直転送部の幅を２倍に伸ばさなくてはならない。
水平転送部の出力端では電荷をＦＤＡに集めなければならないが、電荷が電極幅（電荷蓄積部、ポテンシャル幅）に応じて広がっている状態で転送されてくるので、電極幅を２倍にすると出力端に向けて電界がつきにくくなり転送マージンが低下する懸念がある。
Ｐ相とＤ相をそれぞれ転送するため、水平画素数の２倍の密度が水平転送部において必要となる。水平転送部の密度が転送（水平）方向に２倍となると電極長さ（転送方向の電極サイズ）が１/２となることになる。このため、短い転送電極で必要な転送電界を確保する場合、インプラ時のリソグラフィや転送電極形成の加工マージンが取れなくなることが懸念される。また、水平転送部において電極長さが単純に１/２となると取扱い電荷量が減少するので、この減少を防ぐには、その分、垂直転送部の幅を２倍に伸ばさなくてはならない。
水平転送部の出力端では電荷をＦＤＡに集めなければならないが、電荷が電極幅（電荷蓄積部、ポテンシャル幅）に応じて広がっている状態で転送されてくるので、電極幅を２倍にすると出力端に向けて電界がつきにくくなり転送マージンが低下する懸念がある。
前記特許文献２に記載のデバイス構成とその動作では、以下の不都合がある。
水平転送部を２つ設けてそれぞれをノイズ成分用、データ成分用として使用しているが、同じ転送路を通らないため、ノイズ成分に差異が出る可能性がある。
水平転送部を２つ設けてそれぞれをノイズ成分用、データ成分用として使用しているが、同じ転送路を通らないため、ノイズ成分に差異が出る可能性がある。
ＦＤＡをノイズ成分用とデータ成分用で分けて、それぞれのＦＤＡ出力を差動アンプの入力とし、差動アンプで差分を出力する構成となっている。しかし、この構成ではＦＤＡが同じではないため、加工バラツキによりＦＤＡ出力に差異が生じ、ノイズ除去が十分できない可能性がある。また、この出力部の構造だと、異なるＦＤＡでのリセットノイズの差分をとることになるため、同じリセット領域を使用し、同じタイミングでリセットを行ったとしても、リセットゲート電極下のポテンシャル上にある電荷の分配ノイズが異なる。この分配ノイズは、リセットオフのときにＦＤＡ側かリセット領域側のどちらに電荷が移動するかで決まるノイズ成分であり、分配ノイズが異なると、リセットノイズを完全に除去することが不可能である。
本発明は、ＦＤＡまたはＦＧＡの何れの出力に対してもリセットノイズの影響を受けずに、間引きモードの空パケットと信号パケットの等価ノイズ成分（スミア成分や暗電流成分）の除去が可能な固体撮像デバイスと、そのノイズ除去方法とを提供するものである。
また、本発明は、上記リセットノイズの影響を受けない等価ノイズ成分の除去が可能な固体撮像デバイスと、そのノイズ除去方法を提供するものである。又、本発明は、かかる固体撮像デバイスを光学系に含む画像入力装置（いわゆるカメラ装置）を提供するものである。
また、本発明は、上記リセットノイズの影響を受けない等価ノイズ成分の除去が可能な固体撮像デバイスと、そのノイズ除去方法を提供するものである。又、本発明は、かかる固体撮像デバイスを光学系に含む画像入力装置（いわゆるカメラ装置）を提供するものである。
本発明に関わる固体撮像デバイスは、複数の受光画素、並びに、その列（カラム）ごとに設けられた構成として、複数の垂直転送部と、複数の電荷電圧変換部と、複数のノイズ除去部とを有する。
前記複数の受光画素は、行方向と列方向にマトリクス配置されて信号電荷を発生する。
前記複数の垂直転送部は、各受光画素列（カラム）の行方向の一方側に隣接し、読み出し制御が間引きモードのときに、１つの信号パケットと１つ以上の無信号の空パケットとが連続して交互に繰り返されたパケット群を列方向に転送する。ここでパケットは、一塊として転送される信号（およびノイズ）の基本転送単位である。
前記複数の電荷電圧変換部は、垂直転送部ごとに設けられている。
複数のノイズ除去部は、前記電荷電圧変換部ごとに設けられ、対応する電荷電圧変換部から順次送られてくる前記空パケットと前記信号パケットの連続した２つのパケットを用いる。そして、空パケットと信号パケットの等価ノイズ成分が除去され前記信号電荷に応じて変化する電圧を出力する。
前記複数の受光画素は、行方向と列方向にマトリクス配置されて信号電荷を発生する。
前記複数の垂直転送部は、各受光画素列（カラム）の行方向の一方側に隣接し、読み出し制御が間引きモードのときに、１つの信号パケットと１つ以上の無信号の空パケットとが連続して交互に繰り返されたパケット群を列方向に転送する。ここでパケットは、一塊として転送される信号（およびノイズ）の基本転送単位である。
前記複数の電荷電圧変換部は、垂直転送部ごとに設けられている。
複数のノイズ除去部は、前記電荷電圧変換部ごとに設けられ、対応する電荷電圧変換部から順次送られてくる前記空パケットと前記信号パケットの連続した２つのパケットを用いる。そして、空パケットと信号パケットの等価ノイズ成分が除去され前記信号電荷に応じて変化する電圧を出力する。
間引きモードでは、垂直転送する信号パケットと信号パケットの間に空パケットが存在している。信号パケットとその直前の空パケットには、同じ電荷転送路を通過してくるので同量のノイズ成分（スミアや暗電流）が存在しているとみなしてよい。
上記構成によれば、空パケットと信号パケットが等価ノイズ成分を含むことを利用して、空パケットと信号パケットの等価ノイズ成分が除去され前記信号電荷に応じて変化する電圧を出力することができる。このときのノイズ除去部の制御は、電荷電圧変換部の駆動とのタイミングをとればよく、垂直転送には影響を与えない。
ノイズ除去部では、電荷電圧変換部がリセット動作を行わないＦＧＡである場合に１段構成が望ましい。また、リセット動作を行うためリセットノイズが発生するＦＤＡの場合、望ましくは２段構成とすると、リセットノイズの影響は初段に及ぶだけで後段出力には影響しない制御が可能である。あるいは、初段と後段でのリセットノイズ抑圧が可能である。
上記構成によれば、空パケットと信号パケットが等価ノイズ成分を含むことを利用して、空パケットと信号パケットの等価ノイズ成分が除去され前記信号電荷に応じて変化する電圧を出力することができる。このときのノイズ除去部の制御は、電荷電圧変換部の駆動とのタイミングをとればよく、垂直転送には影響を与えない。
ノイズ除去部では、電荷電圧変換部がリセット動作を行わないＦＧＡである場合に１段構成が望ましい。また、リセット動作を行うためリセットノイズが発生するＦＤＡの場合、望ましくは２段構成とすると、リセットノイズの影響は初段に及ぶだけで後段出力には影響しない制御が可能である。あるいは、初段と後段でのリセットノイズ抑圧が可能である。
本発明に関わる固体撮像デバイスのノイズ除去方法は、以下の（Ａ）〜（Ｃ）に示す諸ステップを含む。
（Ａ）行方向と列方向にマトリクス配置された複数の受光画素で信号電荷を発生し蓄積する。
（Ｂ）間引きモードのときに、１つの信号パケットと１つ以上の無信号の空パケットとが連続して交互に繰り返されたパケット群を垂直転送部に読み出す。ここでパケットとは、各受光画素列の１つ以上の受光画素から垂直転送部に排出され、一塊として転送される信号の基本転送単位である。読み出された間引きモード対応のパケット群は、列方向の一方側に転送される。
（Ｃ）前記垂直転送部の一方端から電荷電圧変換部を介して順次送られてくる前記空パケットと前記信号パケットの連続した２つのパケットを用いて、空パケットと信号パケットの等価ノイズ成分が除去され前記信号電荷に応じて変化する電圧を出力する。
（Ａ）行方向と列方向にマトリクス配置された複数の受光画素で信号電荷を発生し蓄積する。
（Ｂ）間引きモードのときに、１つの信号パケットと１つ以上の無信号の空パケットとが連続して交互に繰り返されたパケット群を垂直転送部に読み出す。ここでパケットとは、各受光画素列の１つ以上の受光画素から垂直転送部に排出され、一塊として転送される信号の基本転送単位である。読み出された間引きモード対応のパケット群は、列方向の一方側に転送される。
（Ｃ）前記垂直転送部の一方端から電荷電圧変換部を介して順次送られてくる前記空パケットと前記信号パケットの連続した２つのパケットを用いて、空パケットと信号パケットの等価ノイズ成分が除去され前記信号電荷に応じて変化する電圧を出力する。
本発明に関わる画像入力装置は、前記固体撮像デバイスを光学系に含む画像入力部と、画像処理部とを有する。
本画像入力装置は、好適には、さらに通常の撮像モードとモニタリングモードとを設定し切り替える制御を実行する制御部とを有する。
この固体撮像デバイスは、上記した本発明に関わる固体撮像デバイスと同様、複数の受光画素と、複数の垂直転送部と、複数の電荷電圧変換部と、複数のノイズ除去部とを有する。
本画像入力装置は、好適には、さらに通常の撮像モードとモニタリングモードとを設定し切り替える制御を実行する制御部とを有する。
この固体撮像デバイスは、上記した本発明に関わる固体撮像デバイスと同様、複数の受光画素と、複数の垂直転送部と、複数の電荷電圧変換部と、複数のノイズ除去部とを有する。
本発明によれば、ＦＤＡまたはＦＧＡの何れに対してもリセットノイズの影響を受けずに、間引きモードの空パケットと信号パケットの等価ノイズ成分（スミア成分や暗電流成分）の除去が可能な固体撮像デバイスと、そのノイズ除去方法とを提供することができる。また、かかるノイズ成分の除去機能を内蔵の固体撮像デバイスに有する画像入力装置を提供することができる。
本発明の実施形態を、主に１／２間引き処理を行うＣＣＤイメージャを例として、以下の順に図面を参照して説明する。
１．実施形態の概略
２．第１の実施の形態：ＦＧＡ出力からのノイズ除去を行う１段構成のノイズ除去アンプとその動作を示す実施形態である。第１の実施形態で、他の実施形態と共通する全体構成を説明している。
３．第２の実施の形態：ＦＤＡ出力からのノイズ除去で、スミア成分以外にＦＤＡリセットノイズも併せて除去可能な２段構成のノイズ除去アンプとその動作を示す実施形態である。
４．第３の実施の形態：スイッチトキャパシタ回路を用い、ＦＧＡ出力からのノイズ除去を行う１段構成のノイズ除去アンプとその動作を示す実施形態である。
５．第１〜第３の実施の形態と好適に併用できる、出力段における信号出力および画素加算手法（マトリクス信号出力）を示す記述である。
６．第１〜第３の実施の形態と好適に併用できる、列共有型カラムアンプ構造に関する記述である。
１．実施形態の概略
２．第１の実施の形態：ＦＧＡ出力からのノイズ除去を行う１段構成のノイズ除去アンプとその動作を示す実施形態である。第１の実施形態で、他の実施形態と共通する全体構成を説明している。
３．第２の実施の形態：ＦＤＡ出力からのノイズ除去で、スミア成分以外にＦＤＡリセットノイズも併せて除去可能な２段構成のノイズ除去アンプとその動作を示す実施形態である。
４．第３の実施の形態：スイッチトキャパシタ回路を用い、ＦＧＡ出力からのノイズ除去を行う１段構成のノイズ除去アンプとその動作を示す実施形態である。
５．第１〜第３の実施の形態と好適に併用できる、出力段における信号出力および画素加算手法（マトリクス信号出力）を示す記述である。
６．第１〜第３の実施の形態と好適に併用できる、列共有型カラムアンプ構造に関する記述である。
＜１．実施形態の概要＞
固体撮像デバイスにおいて、モニタリングモードのときにはフレームレートを上げるため、間引き読み出しを行っている。本発明は、フィールド読み出し等の１／２間引き読み出しのほかに、１／３間引き読み出し、あるいは、それ以上の間引き読み出しが可能な固体撮像デバイス全般に適用できる。
このような固体撮像デバイスでは、デバイス内部で垂直転送される構成を有すればＣＣＤ撮像デバイスに限定されないが、ここでは最も一般的なＣＣＤ撮像デバイス（ＣＣＤイメージャ）において、１／２間引きを行う場合を主な例とする。
固体撮像デバイスにおいて、モニタリングモードのときにはフレームレートを上げるため、間引き読み出しを行っている。本発明は、フィールド読み出し等の１／２間引き読み出しのほかに、１／３間引き読み出し、あるいは、それ以上の間引き読み出しが可能な固体撮像デバイス全般に適用できる。
このような固体撮像デバイスでは、デバイス内部で垂直転送される構成を有すればＣＣＤ撮像デバイスに限定されないが、ここでは最も一般的なＣＣＤ撮像デバイス（ＣＣＤイメージャ）において、１／２間引きを行う場合を主な例とする。
図１（Ａ）は、受光画素における信号読み出し前の状態を模式的に示し、図１（Ｂ）は、信号電荷の垂直転送部へのフィールド読み出し等の１／２間引き読み出しとＦＤ部リセットの動作を模式的に示す。また、図２に、本発明で前提とするパケットに含まれるノイズ量を垂直転送部の模式図で示す。
図１では、撮像部２と電荷電圧変換部３、並びに、カラム出力アンプ部４を示すが、これらのＣＣＤイメージャにおける詳細は後述する。
ここでは電荷電圧変換部３がフローティングディフュージョンアンプ（ＦＤＡ）である場合を一例として示す。また、図１では、電荷電圧変換部３のＦＤ部３１とリセットトランジスタ３２以外の構成は省略している。リセットトランジスタ３２のドレインは電源電圧ＶＤＤの供給線に接続され、そのゲートがリセット信号ＲＳＴにより制御される。
ここでは電荷電圧変換部３がフローティングディフュージョンアンプ（ＦＤＡ）である場合を一例として示す。また、図１では、電荷電圧変換部３のＦＤ部３１とリセットトランジスタ３２以外の構成は省略している。リセットトランジスタ３２のドレインは電源電圧ＶＤＤの供給線に接続され、そのゲートがリセット信号ＲＳＴにより制御される。
受光部５の受光（電荷蓄積）期間では、図１（Ａ）の斜線で示すように信号電荷が全ての受光部５に蓄積される。
続いて、図１（Ｂ）の間引き読み出しが行われる。
間引き読み出し動作では、一般的には、読み出しゲート部や電子シャッタ機構の制御によって、間引き読み出しに対応した信号電荷の有無が規定されたパケット群が垂直転送部７に発生する。ここでパケットとは、隣接する読み出しゲート部等を介して１つ以上の受光画素（受光部５）から読み出され、一塊として転送される信号の基本転送単位である。
間引き読み出し動作では、一般的には、読み出しゲート部や電子シャッタ機構の制御によって、間引き読み出しに対応した信号電荷の有無が規定されたパケット群が垂直転送部７に発生する。ここでパケットとは、隣接する読み出しゲート部等を介して１つ以上の受光画素（受光部５）から読み出され、一塊として転送される信号の基本転送単位である。
間引きモードにおける垂直転送部７に読み出されたパケット群は、１／２間引きに限定されない言い方をすれば、１つの信号パケットと１つ以上の無信号の空パケットとが連続して交互に繰り返されたものである。
垂直転送部７は、このパケット構成を維持したまま、その一方向に当該パケット群を、例えば３相または４相といった複数の転送パルスを用いて転送する。
垂直転送部７は、このパケット構成を維持したまま、その一方向に当該パケット群を、例えば３相または４相といった複数の転送パルスを用いて転送する。
本発明では画素混合の有無は任意であるが、画素混合の場合、例えば、各受光画素列において連続する複数の画素からの信号電荷が垂直転送部７上で混合される。あるいは、撮像部以外の後段の出力回路で画素混合がされる。前者の場合、垂直転送部７は、混合後の信号電荷を単位として、すなわち１つの信号パケットとして転送する。このように画素混合のような場合は、信号パケットの大きさ（電荷容量）は、通常読み出しモードの１画素ごとの信号パケットや無信号の空パケットの大きさより大きなものとなる。
図１（Ｂ）の１／２間引き読み出しの例では、例えば奇数行の受光部５における蓄積電荷が対応する垂直転送部７に読み出される。
間引きモードのときには、図１および図２に示すように、垂直転送する信号パケットＰｓ同士の間に、空パケットＰｖが１つ以上（図１および図２では１つ）存在している。データ信号（Ｒ）とノイズ成分を含む信号パケットＰｓと、その直前のノイズ成分のみの空パケットＰｖは、図１に示す隣接した２つの画素（受光部５）でノイズ成分が重畳される。また、読み出された信号と空パケットは同じ垂直転送路内を隣接して同時に転送される（図２）。そのため、信号パケットＰｓとその直前の空パケットＰｖには、同量またはほぼ同量のノイズ成分（スミアや暗電流）が存在しているとみなすことができる。以下、このノイズ成分を等価ノイズ成分と呼ぶ。
間引きモードのときには、図１および図２に示すように、垂直転送する信号パケットＰｓ同士の間に、空パケットＰｖが１つ以上（図１および図２では１つ）存在している。データ信号（Ｒ）とノイズ成分を含む信号パケットＰｓと、その直前のノイズ成分のみの空パケットＰｖは、図１に示す隣接した２つの画素（受光部５）でノイズ成分が重畳される。また、読み出された信号と空パケットは同じ垂直転送路内を隣接して同時に転送される（図２）。そのため、信号パケットＰｓとその直前の空パケットＰｖには、同量またはほぼ同量のノイズ成分（スミアや暗電流）が存在しているとみなすことができる。以下、このノイズ成分を等価ノイズ成分と呼ぶ。
本発明では、画素混合の有無等にかかわらず、一塊で転送される信号の基本転送単位をパケットと定義し、１つの空パケットと、それに続く１つの信号パケットとを用いてノイズ除去を行う。なお、それより時系列で前に幾つかの連続した空パケットが存在する場合、これらの空パケットはノイズ除去には使用されないで、例えば破棄される。
ノイズ除去に際しては、その前に、垂直転送部７から送られるパケット内の信号電荷およびノイズ電荷を電圧に変換する電荷電圧変換が、例えば図１（Ｂ）のＦＤＡタイプの電荷電圧変換部３で行われる。このときリセットトランジスタ３２によるＦＤ部３１のリセットと、垂直転送部７の下端からＦＤ部３１への電荷移送が繰り返されて電圧に変換され、順次、次段のカラム出力アンプ部４に送られてノイズ除去を含む所定の処理が行われる。
本発明では、信号パケットＰｓとその直前の空パケットＰｖに等価ノイズ成分が含まれることを利用して、カラム出力アンプ部４内のノイズ除去部で等価ノイズ成分を除去する。ノイズ除去部の前段には接続された電荷電圧変換部３の構成に応じてリセットノイズが後段のノイズ除去部に送られるパケットに重畳される場合がある。図１（Ｂ）のＦＤＡは、リセットノイズを発生するタイプの電荷電圧変換部３である。なお、後述するように電荷電圧変換部３がフローティングゲートアンプ（ＦＧＡ）の場合はリセット動作そのものを行わないためリセットノイズの発生はない。
後述する第１〜第３の実施形態のように、電荷電圧変換部の構成（ＦＤＡまたはＦＧＡ）に応じて適正なノイズ除去部構成と動作制御手法を採ることができ、これによりリセットノイズの発生や影響を防止している。
何れの構成でも、そのノイズ除去の基本は、例えば、空パケットＰｖ中のノイズ成分をＰ相としてクランプし、その後、信号パケットＰｓの信号成分をＤ相としてクランプすることである。すると、ノイズ除去部の出力としてはＣＤＳされた信号が出力され、ノイズ成分を除去することができる。このことからノイズ除去部はＣＤＳによるノイズ除去と同じ働きがあり、後段のＣＤＳ回路は省略できる。
何れの構成でも、そのノイズ除去の基本は、例えば、空パケットＰｖ中のノイズ成分をＰ相としてクランプし、その後、信号パケットＰｓの信号成分をＤ相としてクランプすることである。すると、ノイズ除去部の出力としてはＣＤＳされた信号が出力され、ノイズ成分を除去することができる。このことからノイズ除去部はＣＤＳによるノイズ除去と同じ働きがあり、後段のＣＤＳ回路は省略できる。
図３（Ａ）と図３（Ｂ）は、このノイズ除去の前提となる信号入力動作を、電荷電圧変換部３がＦＤＡの場合で示す説明図である。
一般に、１画面分の期間を１フレーム期間と呼ぶが、１／２間引きでは、この期間を１フィールド期間と呼んでもよい。ここでは１／２間引きの１画面分の期間も、１フレーム期間と呼ぶ。
１フレーム期間は、図１（Ａ）の受光（電荷蓄積）を行う期間と、図１（Ｂ）の垂直転送部７への電荷読み出しとＦＤ部リセットを行う期間と、垂直転送読み出しと出力処理の期間とからなる。図３（Ａ）と図３（Ｂ）は、このうち、垂直転送読み出しと出力処理の期間における、１パケット分の垂直転送前後の様子を示す。
一般に、１画面分の期間を１フレーム期間と呼ぶが、１／２間引きでは、この期間を１フィールド期間と呼んでもよい。ここでは１／２間引きの１画面分の期間も、１フレーム期間と呼ぶ。
１フレーム期間は、図１（Ａ）の受光（電荷蓄積）を行う期間と、図１（Ｂ）の垂直転送部７への電荷読み出しとＦＤ部リセットを行う期間と、垂直転送読み出しと出力処理の期間とからなる。図３（Ａ）と図３（Ｂ）は、このうち、垂直転送読み出しと出力処理の期間における、１パケット分の垂直転送前後の様子を示す。
ノイズ除去は最初にノイズ成分のみの空パケットを用いることは先に述べたが、図３（Ａ）は、その空パケットの出力時の様子を示す。また、図３（Ｂ）は、これに続く信号パケットの出力時の様子を示す。
ノイズ除去では、図３（Ａ）の空パケット出力に対応してＰ（プリセット）相のクランプ動作を行い、続いて図３（Ｂ）の信号パケット出力に対応してＤ（データ）相のクランプ動作を行うことを、その処理動作の基本とする。Ｐ相クランプとＤ相クランプは、図１の読み出しで垂直転送部７に排出された全てのパケットに対して処理が行われ１フレーム分の出力が終了するまで繰り返され、次のフレームでも同様な動作の繰り返しとなる。
但し、Ｐ相クランプとＤ相クランプは１組として連続して行われるが、組と組の間の時間は、後続のカラム処理によっては時間を要するものがあるため、その処理時間を勘案してタイミング設定される。
ノイズ除去では、図３（Ａ）の空パケット出力に対応してＰ（プリセット）相のクランプ動作を行い、続いて図３（Ｂ）の信号パケット出力に対応してＤ（データ）相のクランプ動作を行うことを、その処理動作の基本とする。Ｐ相クランプとＤ相クランプは、図１の読み出しで垂直転送部７に排出された全てのパケットに対して処理が行われ１フレーム分の出力が終了するまで繰り返され、次のフレームでも同様な動作の繰り返しとなる。
但し、Ｐ相クランプとＤ相クランプは１組として連続して行われるが、組と組の間の時間は、後続のカラム処理によっては時間を要するものがあるため、その処理時間を勘案してタイミング設定される。
以下、より具体的な第１〜第３の実施形態により本発明によるノイズ除去のための構成と動作の詳細を明らかにする。
＜２．第１の実施の形態＞
［デバイスのブロック構成］
図４は、本実施形態に関わるＣＣＤ撮像デバイス（ＣＣＤイメージャ）のブロック図である。この図４に示すブロック構成は、他の実施形態でも共通する。
図４に図解するＣＣＤイメージャ１は、大別すると、受光部５および垂直転送部７を含む撮像部２、垂直転送部最終段７Ａ、電荷電圧変換部３、カラム出力アンプ部４および出力処理部１０を有する。
受光部５は、行方向と列方向にマトリクス配置されて、本発明の“受光画素”の中心をなす部分であり、入射光に応じた信号電荷を光電変換により発生する。以下、信号電荷またはその集合をデータ信号と呼ぶ。
［デバイスのブロック構成］
図４は、本実施形態に関わるＣＣＤ撮像デバイス（ＣＣＤイメージャ）のブロック図である。この図４に示すブロック構成は、他の実施形態でも共通する。
図４に図解するＣＣＤイメージャ１は、大別すると、受光部５および垂直転送部７を含む撮像部２、垂直転送部最終段７Ａ、電荷電圧変換部３、カラム出力アンプ部４および出力処理部１０を有する。
受光部５は、行方向と列方向にマトリクス配置されて、本発明の“受光画素”の中心をなす部分であり、入射光に応じた信号電荷を光電変換により発生する。以下、信号電荷またはその集合をデータ信号と呼ぶ。
各受光部５の一方側（図４の左方側）には、受光画素の一部として不図示の読み出しゲート部が配置され、さらにその隣に垂直方向（図４の縦方向）に長い垂直転送部７が、受光画素列（カラム）ごとに配置されている。なお、受光部５、読み出しゲート部、垂直転送部７の周囲は、適宜、チャネルストッパで電気的に干渉しないように分離されている。
以上の構成により撮像部２が形成され、撮像部２には、特に図示しないが垂直転送を駆動する複数相、例えば４相の垂直転送クロック信号φＶ１，φＶ２，φＶ３，φＶ４、および基板印加電圧Ｖｓｕｂが入力される。これらの転送クロック信号や電圧（電源電圧や後述するクランプ電圧等も含む）は、不図示のクロック発生回路や電圧発生回路で発生し、不図示の制御部（ＣＰＵ等）の制御を受けて撮像部２に与えられる。なお、制御部は、図４に示す各ブロック構成全体の制御部でもあり、図４に示す各ブロックは、その制御部の制御支配下にある。
以上の構成により撮像部２が形成され、撮像部２には、特に図示しないが垂直転送を駆動する複数相、例えば４相の垂直転送クロック信号φＶ１，φＶ２，φＶ３，φＶ４、および基板印加電圧Ｖｓｕｂが入力される。これらの転送クロック信号や電圧（電源電圧や後述するクランプ電圧等も含む）は、不図示のクロック発生回路や電圧発生回路で発生し、不図示の制御部（ＣＰＵ等）の制御を受けて撮像部２に与えられる。なお、制御部は、図４に示す各ブロック構成全体の制御部でもあり、図４に示す各ブロックは、その制御部の制御支配下にある。
垂直転送部７は、半導体基板内の表面側に不純物を導入して形成され電荷が溜まるポテンシャル井戸と、絶縁膜を介して基板上に繰り返し形成された複数の電極（転送電極）とを有する。垂直転送部７の転送電極に対して、上記した転送クロック信号（例えばφＶ１，φＶ２，φＶ３，φＶ４）が印加される。垂直転送部７は、転送電極に印加される転送クロック信号に制御されてポテンシャル井戸内の電位の高さが順次変化し、このポテンシャル井戸内の電荷を一方向に順送りする、いわゆるシフトレジスタとして機能する。
垂直転送部７は、異なる画素の信号電荷が順次通過することから、垂直転送部７に光が入射して電荷が発生すると、ここで発生した電荷は信号電荷に対しノイズ成分となって重畳する。このため、垂直転送部７は、通常、光が入らないように遮光膜で覆われている。
ところが、垂直転送部７に対する遮光が完全でない、あるいは、他の箇所から入射した乱反射光が遮光膜のエッジ等を回り込んで垂直転送部７に進入すると、そこで電荷が生成される。この電荷は転送されるごとに積算されて、画面上で転送路に沿った縦の線（縦筋）として現れる、スミア現象を引き起こす。スミア現象により生じたノイズ成分を、スミア成分という。
なお、強い光の入射時に余剰電荷が読み出しゲート部の電位障壁を乗り越えて垂直転送部７に漏れ出すノイズ成分も縦筋等の固定パターンノイズの原因となる。また、画面全体に重畳するランダムノイズとしては、入射光と無関係に半導体基板の欠陥等に起因して発生する暗電流による電荷も垂直転送部７のノイズ成分に含まれる。
ところが、垂直転送部７に対する遮光が完全でない、あるいは、他の箇所から入射した乱反射光が遮光膜のエッジ等を回り込んで垂直転送部７に進入すると、そこで電荷が生成される。この電荷は転送されるごとに積算されて、画面上で転送路に沿った縦の線（縦筋）として現れる、スミア現象を引き起こす。スミア現象により生じたノイズ成分を、スミア成分という。
なお、強い光の入射時に余剰電荷が読み出しゲート部の電位障壁を乗り越えて垂直転送部７に漏れ出すノイズ成分も縦筋等の固定パターンノイズの原因となる。また、画面全体に重畳するランダムノイズとしては、入射光と無関係に半導体基板の欠陥等に起因して発生する暗電流による電荷も垂直転送部７のノイズ成分に含まれる。
電荷電圧変換部３は、第１の実施形態ではフローティングゲートアンプ（ＦＧＡ）からなる。なお、第２の実施形態では、ＦＧＡとＦＤＡのどちらを用いてもよく、第３の実施形態ではＦＧＡを電荷電圧変換部３として用いる。
ＦＧＡとＦＤＡの出力段は同様であり、電源電圧ＶＤＤと接地電圧との間に出力トランジスタと電流源が直列接続されている。ＦＧＡの場合、出力トランジスタのゲートに垂直転送部７の垂直転送部最終段７Ａの電位が入力され、出力トランジスタは、この電位(電荷量)をソースフォロアで電圧に変換して出力する。電位が読み取られた転送電荷は垂直転送部最終段７Ａから基板その他の部位に捨てられていく。
なお、ＦＤＡの場合、出力トランジスタのドレインがＦＤ部として、ある程度の蓄積容量を持つ。ＦＤ部は他のトランジスタのドレインと共通になっており、このトランジスタがオンして転送電荷がＦＤ部に送られて蓄積されたものを、出力トランジスタがソースフォロアで読み出す構成となっている。ＦＤ部を設けるのは、リセット機構（ＦＤ部とＶＤＤ線間のリセットトランジスタ）でＦＤ部をその都度空にすることができるためである。これにより、ノイズ成分が転送パケットに比べ２倍となることは防げるが、リセットトランジスタのオンとオフによるリセットノイズが出力されるという不都合がある。
図４のカラム出力アンプ部４は、カラムＣＤＳ（相関２重サンプリング）回路、カラムＱＶアンプ、カラムＡＤＣ（ＡＤコンバータ）等を、受光画素列（カラム）ごとの直列処理系として持つ。また、本発明の実施形態では、カラム出力アンプ部４にカラムごとに備える直列処理系（カラム処理ユニット）内の初段、つまり電荷電圧変換部３の出力を最初にする構成として、ノイズ除去アンプ４０を有する。ノイズ除去アンプ４０は、本発明の“ノイズ除去部”の一例に該当する。
なお、ノイズ除去アンプ４０は、いわゆるカラムＣＤＳ回路とノイズ除去の機能としては同じであり、その代替として用いられる。
なお、ノイズ除去アンプ４０は、いわゆるカラムＣＤＳ回路とノイズ除去の機能としては同じであり、その代替として用いられる。
出力処理部１０は、ｎ本の水平出力線ＨＬ１,ＨＬ２,…ＨＬｎを有する。水平出力線ＨＬ１,ＨＬ２,…ＨＬｎは、水平スキャナ１２により制御されるスイッチ回路１３を介してカラム出力アンプ部４のカラムごとの出力との接続が制御される。水平出力線ＨＬの本数ｎは、撮像部２の受光画素総数の１／ｍ（ｍは通常、数十〜数百）と少ないので、水平スキャナ１２のｍ回の走査により全カラムの出力を達成する。
水平出力線ＨＬ１,ＨＬ２,…ＨＬｎに対して、マルチプレクサ（ＭＵＸ）１４と、出力アンプ１５＿１と１５＿２が接続されている。なお、マルチプレクサ１４と複数の出力バッファ回路を用いた画素加算を行う場合、基本的には出力バッファ回路の個数は任意であるが、加算画素数に適合した数となっていることが望ましい。出力段における画素加算については後述する。
以上に構成を述べた出力処理部１０は、通常の水平転送部（Ｈ−ＣＣＤ）に代わる構成であり、水平転送を複数の水平出力線ＨＬ１,ＨＬ２,…ＨＬｎを用いて並列に行なうことで、水平出力線１本当たりのデータレートを低くすることが可能である。このことは、マルチプレクサ１４と出力バッファ回路に処理時間の余裕を与える。
逆の見方をすると、この出力処理部１０の構成は、通常の水平ＣＣＤによる出力に比べ出力データレートを高くした高速読み出しを可能とする。
逆の見方をすると、この出力処理部１０の構成は、通常の水平ＣＣＤによる出力に比べ出力データレートを高くした高速読み出しを可能とする。
なお、図４に示す構成は、他の実施形態でも共通する。以下、本発明の特徴部であるノイズ除去アンプ４０の構成と動作を詳述する。
［ノイズ除去アンプの回路構成］
図５（Ａ）と図５（Ｂ）に、第１の実施形態に関わるＣＣＤ撮像素子において、カラム出力アンプ部４がカラムごとのカラム処理ユニット（カラム直列処理系）に具備するノイズ除去アンプ４０の回路図を示す。
なお、複数カラムでカラム出力アンプ部４のカラム処理ユニットを共有する場合の例は後述する。
図５（Ａ）と図５（Ｂ）に、第１の実施形態に関わるＣＣＤ撮像素子において、カラム出力アンプ部４がカラムごとのカラム処理ユニット（カラム直列処理系）に具備するノイズ除去アンプ４０の回路図を示す。
なお、複数カラムでカラム出力アンプ部４のカラム処理ユニットを共有する場合の例は後述する。
ノイズ除去アンプ４０は、１つの差動アンプ４１と、結合容量Ｃ１および帰還容量Ｃ２と、３つのスイッチＳＷ１,ＳＷ２およびＳＷ３とを含んで構成されている。
差動アンプ４１の反転入力「−」は結合容量Ｃ１を介して、前段の電荷電圧変換部３（図４参照）に接続されている。
差動アンプ４１の反転入力「−」と出力との間にスイッチＳＷ１が接続されている。また、この反転入力「−」とクランプ電圧ＶＣＬＰの供給線との間にキャパシタＣ２が接続され、クランプ電圧ＶＣＬＰの供給線と差動アンプ４１の出力との間にスイッチＳＷ２が接続されている。差動アンプ４１の非反転入力「＋」には基準電圧Ｖｒｅｆが与えられる。
差動アンプ４１の反転入力「−」は結合容量Ｃ１を介して、前段の電荷電圧変換部３（図４参照）に接続されている。
差動アンプ４１の反転入力「−」と出力との間にスイッチＳＷ１が接続されている。また、この反転入力「−」とクランプ電圧ＶＣＬＰの供給線との間にキャパシタＣ２が接続され、クランプ電圧ＶＣＬＰの供給線と差動アンプ４１の出力との間にスイッチＳＷ２が接続されている。差動アンプ４１の非反転入力「＋」には基準電圧Ｖｒｅｆが与えられる。
［ノイズ除去動作］
次に、動作説明を行う。なお、この説明では、最初にノイズ信号クランプのためにクランプ電圧ＶＣＬＰを印加することをプリチャージ（またはＰ相クランプ）と呼び、データ信号の入力による入力のクランプ状態の変化をＤ相クランプと呼んで区別する。
図５（Ａ）にプリチャージ（Ｐ相クランプ）時のスイッチ状態と電荷チャージ状態を示し、図５（Ｂ）にＤ相クランプによる画素信号読み出し時のスイッチ状態と電荷チャージ状態を示す。
なお、図５（Ａ）と図５（Ｂ）は、前段の電荷電圧変換部３がＦＧＡとＦＤＡのどちらにも適用できる回路図である。このため、ＦＤＡのリセットレベル電圧を符号“Ｖｐ”で示すが、リセット動作がないＦＧＡの場合、リセットレベル電圧Ｖｐ＝０[Ｖ]と考えてよい。また、符号“Ｖｎ”はノイズ成分の電圧値を、符号“Ｖｄ”は信号成分の電圧値（データ信号電圧）を表す。なお、符号“ｓ”と“ｔ”は任意の自然数であるが、その詳細は後述する。
次に、動作説明を行う。なお、この説明では、最初にノイズ信号クランプのためにクランプ電圧ＶＣＬＰを印加することをプリチャージ（またはＰ相クランプ）と呼び、データ信号の入力による入力のクランプ状態の変化をＤ相クランプと呼んで区別する。
図５（Ａ）にプリチャージ（Ｐ相クランプ）時のスイッチ状態と電荷チャージ状態を示し、図５（Ｂ）にＤ相クランプによる画素信号読み出し時のスイッチ状態と電荷チャージ状態を示す。
なお、図５（Ａ）と図５（Ｂ）は、前段の電荷電圧変換部３がＦＧＡとＦＤＡのどちらにも適用できる回路図である。このため、ＦＤＡのリセットレベル電圧を符号“Ｖｐ”で示すが、リセット動作がないＦＧＡの場合、リセットレベル電圧Ｖｐ＝０[Ｖ]と考えてよい。また、符号“Ｖｎ”はノイズ成分の電圧値を、符号“Ｖｄ”は信号成分の電圧値（データ信号電圧）を表す。なお、符号“ｓ”と“ｔ”は任意の自然数であるが、その詳細は後述する。
第１の実施形態では、ノイズ除去アンプ４０の前段の電荷電圧変換部３はＦＧＡを前提とする。ＦＧＡではリセット動作がないので、リセットノイズは考慮しないでＰ相とＤ相をそのまま読み出せばよい。
具体的には、図５（Ａ）に示すように、入力にＦＧＡ構成の電荷電圧変換部３から空パケット電圧（Ｖｐ（＝０[Ｖ]）＋ｓ*Ｖｎ）が与えられている状態で、差動アンプ４１のリセットを制御するスイッチＳＷ１をオンにする。その後、スイッチＳＷ１をオフすることでＰ相クランプ（プリチャージ）を行う。このとき差動アンプ４１の差動入力は、いわゆる仮想ショートとなるため、非反転入力「＋」の基準電圧Ｖｒｅｆが反転入力「−」と出力電圧Ｖｏに与えられる。
具体的には、図５（Ａ）に示すように、入力にＦＧＡ構成の電荷電圧変換部３から空パケット電圧（Ｖｐ（＝０[Ｖ]）＋ｓ*Ｖｎ）が与えられている状態で、差動アンプ４１のリセットを制御するスイッチＳＷ１をオンにする。その後、スイッチＳＷ１をオフすることでＰ相クランプ（プリチャージ）を行う。このとき差動アンプ４１の差動入力は、いわゆる仮想ショートとなるため、非反転入力「＋」の基準電圧Ｖｒｅｆが反転入力「−」と出力電圧Ｖｏに与えられる。
また、Ｐ相クランプでは、スイッチＳＷ２がオフ、スイッチＳＷ３がオンなので、帰還容量Ｃ２は負帰還のための容量としては機能しないで、帰還容量Ｃ２にクランプ電圧ＶＣＬＰ（＜Ｖｒｅｆ）によるチャージが行われる。帰還容量Ｃ２の蓄積電荷量Ｑ２は、その容量値を同じ符号“Ｃ２”で表すと（Ｖｒｅｆ−ＶＣＬＰ）Ｃ２となる。
一方、空パケット電圧（Ｖｐ（＝０[Ｖ]）＋ｓ*Ｖｎ）は一般に基準電圧Ｖｒｅｆより小さいので、結合容量Ｃ１の保持電荷量Ｑ１は、その容量値を同じ符号“Ｃ１”で表すと{Ｖｒｅｆ−（Ｖｐ（＝０[Ｖ]）＋ｓ*Ｖｎ）}Ｃ１となる。
よって、差動アンプ４１の反転入力「−」および出力の電荷量Ｑについて次式（１）が成り立つ。
一方、空パケット電圧（Ｖｐ（＝０[Ｖ]）＋ｓ*Ｖｎ）は一般に基準電圧Ｖｒｅｆより小さいので、結合容量Ｃ１の保持電荷量Ｑ１は、その容量値を同じ符号“Ｃ１”で表すと{Ｖｒｅｆ−（Ｖｐ（＝０[Ｖ]）＋ｓ*Ｖｎ）}Ｃ１となる。
よって、差動アンプ４１の反転入力「−」および出力の電荷量Ｑについて次式（１）が成り立つ。
［数１］
Ｑ＝Ｑ１＋Ｑ２
＝{Ｖｒｅｆ−（Ｖｐ（＝０[Ｖ]）＋ｓ*Ｖｎ）}Ｃ１＋（Ｖｒｅｆ−ＶＣＬＰ）Ｃ２…（１）
Ｑ＝Ｑ１＋Ｑ２
＝{Ｖｒｅｆ−（Ｖｐ（＝０[Ｖ]）＋ｓ*Ｖｎ）}Ｃ１＋（Ｖｒｅｆ−ＶＣＬＰ）Ｃ２…（１）
続くＤ相クランプでは、図５（Ｂ）に示すように、入力に信号パケット電圧（Ｖｄ＋ｔ*Ｖｎ）が与えられた状態で、上記３つのスイッチＳＷ１〜ＳＷ３を反転する。これにより差動アンプ４１の仮想ショート状態とクランプ電圧ＶＣＬＰの印加は解かれ、代わって差動アンプ４１に対し帰還容量Ｃ２による負帰還がかかる。そのため、結合容量Ｃ１と帰還容量Ｃ２間で電荷分配移送がなされ、結合容量Ｃ１の蓄積電荷量がＱ１からＱ１´に、帰還容量Ｃ２の蓄積電荷量がＱ２からＱ２´に変化する。
よって、差動アンプ４１の反転入力「−」および出力の保持電荷量Ｑ´について次式（２）が成り立つ。
よって、差動アンプ４１の反転入力「−」および出力の保持電荷量Ｑ´について次式（２）が成り立つ。
［数２］
Ｑ´＝Ｑ１´＋Ｑ２´
＝{Ｖｒｅｆ−（Ｖｄ＋ｔ*Ｖｎ）}Ｃ１＋（Ｖｒｅｆ−Ｖｏ）Ｃ２…（２）
Ｑ´＝Ｑ１´＋Ｑ２´
＝{Ｖｒｅｆ−（Ｖｄ＋ｔ*Ｖｎ）}Ｃ１＋（Ｖｒｅｆ−Ｖｏ）Ｃ２…（２）
但し、スイッチＳＷ１がオフする前後で、差動アンプ４１の反転入力「−」側の配線と、この配線に接続された２つの容量電極に蓄えられた電荷は同じであり、結合容量Ｃ１と帰還容量Ｃ２間で電荷が移動するだけである。このためＱ＝Ｑ´より、次式（３）が成立する。
［数３］
Ｖｏ＝ＶＣＬＰ
−（Ｃ１／Ｃ２）{（Ｖｄ−Ｖｐ（＝０[Ｖ]））＋（ｔ−ｓ）Ｖｎ}…（３）
Ｖｏ＝ＶＣＬＰ
−（Ｃ１／Ｃ２）{（Ｖｄ−Ｖｐ（＝０[Ｖ]））＋（ｔ−ｓ）Ｖｎ}…（３）
ここでｔ＝ｓが成り立てば、出力電圧Ｖｏからノイズ成分Ｖｎがキャンセルされる。任意の自然数とした係数ｔとｓは、画素混合を行わない場合は空パケット電圧と信号パケット電圧でノイズ成分を等価とするためｔ＝ｓ＝１である。一方、画素混合後の信号パケットには、例えば２画素混合の場合はｔ＝２という具合に、混合画素数に応じて係数ｔが２以上の場合もある。その場合、その信号パケットの直前の空パケットにも同量のノイズ成分が含まれるように空パケット同士の混合も行うなど、パケットサイズが同じになるようにして、垂直転送部７上で行う画素混合が制御される。
これにより常にｔ＝ｓが成り立ち、図５の処理で用いられる空パケット電圧と、これに続く信号パケット電圧とでは等価ノイズ成分が含まれることとなる。
これにより常にｔ＝ｓが成り立ち、図５の処理で用いられる空パケット電圧と、これに続く信号パケット電圧とでは等価ノイズ成分が含まれることとなる。
一方、電荷電圧変換部がＦＤＡの場合は、Ｐ相、Ｄ相の前後でリセット動作を行わないとすると、空パケットに含まれるノイズ成分が信号パケット電圧にさらに加算されてノイズ成分が２倍となるため、ｔ＝ｓが成り立たなくなる。その反面、ＦＤＡのリセットノイズが、上記式（１）〜（３）では表現していないノイズ成分として出力電圧Ｖｏに影響する。
以上より、図５の１段構成のノイズ除去アンプ４０では、その前段の電荷電圧変換部３をＦＧＡとすると、ほぼ完全にノイズ成分除去が可能となる。
以上より、図５の１段構成のノイズ除去アンプ４０では、その前段の電荷電圧変換部３をＦＧＡとすると、ほぼ完全にノイズ成分除去が可能となる。
以上の第１の実施形態に関わるノイズ除去方法では、以下の２つの動作が繰り返される。
《第１動作》
差動アンプ４１に結合容量Ｃ１を介して空パケットの電圧（ｓ*Ｖｎ）が入力されたときに、（第１）スイッチＳＷ１と（第３）スイッチＳＷ３をオン、（第２）スイッチＳＷ２をオフする。これにより、差動アンプ４１の非反転入力「＋」に印加される基準電圧Ｖｒｅｆで反転入力「−」と出力を保持するプリセット（Ｐ）相クランプ状態を設定する。
差動アンプ４１に結合容量Ｃ１を介して空パケットの電圧（ｓ*Ｖｎ）が入力されたときに、（第１）スイッチＳＷ１と（第３）スイッチＳＷ３をオン、（第２）スイッチＳＷ２をオフする。これにより、差動アンプ４１の非反転入力「＋」に印加される基準電圧Ｖｒｅｆで反転入力「−」と出力を保持するプリセット（Ｐ）相クランプ状態を設定する。
《第２動作》
（第１〜第３）スイッチＳＷ１〜ＳＷ３を反転動作させてＰ相クランプ状態からデータ（Ｄ）相クランプ状態に移行させる。このとき、結合容量Ｃ１と帰還容量Ｃ２との間の容量比（Ｃ１／Ｃ２）に応じた電荷分配により、出力にクランプ電圧ＶＣＬＰから信号成分（データ電圧Ｖｄ）に比例した量だけ変化し等価ノイズ成分が除去されたノイズ除去電圧が出力される。
（第１〜第３）スイッチＳＷ１〜ＳＷ３を反転動作させてＰ相クランプ状態からデータ（Ｄ）相クランプ状態に移行させる。このとき、結合容量Ｃ１と帰還容量Ｃ２との間の容量比（Ｃ１／Ｃ２）に応じた電荷分配により、出力にクランプ電圧ＶＣＬＰから信号成分（データ電圧Ｖｄ）に比例した量だけ変化し等価ノイズ成分が除去されたノイズ除去電圧が出力される。
＜３．第２の実施の形態＞
ＦＤＡを用いてもリセットノイズの影響を出力に与えないためには、図５のノイズ除去アンプ４０を２段直列接続させて、そのスイッチ制御を工夫すると実現可能である。本実施形態は、２段構成のノイズ除去アンプとその動作に関する。
図６に、第２実施形態に関わる２段構成のノイズ除去アンプ４０と、その前段の電荷電圧変換部３（ＦＤＡ）の回路図を示す。
ＦＤＡを用いてもリセットノイズの影響を出力に与えないためには、図５のノイズ除去アンプ４０を２段直列接続させて、そのスイッチ制御を工夫すると実現可能である。本実施形態は、２段構成のノイズ除去アンプとその動作に関する。
図６に、第２実施形態に関わる２段構成のノイズ除去アンプ４０と、その前段の電荷電圧変換部３（ＦＤＡ）の回路図を示す。
図６に図解する２段構成のノイズ除去アンプ４０は、図５の構成を直列に接続したものであるが、以後の説明で区別するため、前段を第１アンプ部Ａｍｐ１、後段を第２アンプ部Ａｍｐ２と呼ぶ。また、第１アンプ部Ａｍｐ１内の３つのスイッチと差動アンプの符号に前段を表す“ｆ”を追加し、第２アンプ部Ａｍｐ２内の３つのスイッチと差動アンプの符号に後段を表す“ｒ”を追加している。さらに、前段の容量と区別するため、第２アンプ部Ａｍｐ２内の結合容量とその容量値を符号“Ｃ３”で表し、帰還容量とその容量値を符号“Ｃ４”で表す。
ＦＤＡではリセット動作を行うとリセットノイズが発生するため、仮にリセットノイズの発生をＦＤＡ自身で防止するとした場合、Ｐ相とＤ相でリセットすることができない。
そのため、ＦＤＡでリセット動作を行わないとすると、前述したようにＤ相ではノイズ成分が２倍となる。この場合、ＦＤＡのＦＤ部３１（図３参照）にはまずリセットレベル電圧Ｖｐ（≠０）が現れ、その後のＰ相でスミア信号などノイズ成分が電位Ｖｎとして加算された（Ｖｐ＋ｓ*Ｖｎ）が現れる。その後のＤ相では、データ信号電圧Ｖｄに含まれるノイズ成分が加算された{Ｖｄ＋（ｓ＋ｔ）*Ｖｎ}が現れる。
したがって、図５に示す１段アンプ構成では、ｔ＝ｓとしてもノイズ成分がキャンセルされない。
以上から、電荷電圧変換部３がＦＤＡの場合、１段構成のノイズ除去アンプ４０では、リセットノイズの影響防止と、スミアや暗電流によるノイズ成分と除去との両立が図れない。
そのため、ＦＤＡでリセット動作を行わないとすると、前述したようにＤ相ではノイズ成分が２倍となる。この場合、ＦＤＡのＦＤ部３１（図３参照）にはまずリセットレベル電圧Ｖｐ（≠０）が現れ、その後のＰ相でスミア信号などノイズ成分が電位Ｖｎとして加算された（Ｖｐ＋ｓ*Ｖｎ）が現れる。その後のＤ相では、データ信号電圧Ｖｄに含まれるノイズ成分が加算された{Ｖｄ＋（ｓ＋ｔ）*Ｖｎ}が現れる。
したがって、図５に示す１段アンプ構成では、ｔ＝ｓとしてもノイズ成分がキャンセルされない。
以上から、電荷電圧変換部３がＦＤＡの場合、１段構成のノイズ除去アンプ４０では、リセットノイズの影響防止と、スミアや暗電流によるノイズ成分と除去との両立が図れない。
第２の実施形態では、この両立を図るものであり、図７に概略動作を示す。
図７は、図６の２段アンプの入力（ＦＤ部電圧ＶＦＤ部）を（Ａ）に、中間出力電圧Ｖ１ｏ（第１アンプ部Ａｍｐ１の出力電圧）を（Ｂ）に、最終出力電圧Ｖ２ｏ（第２アンプ部Ａｍｐ２の出力電圧）を（Ｃ）として示す。図７は、それらの入出力電圧の大まかな時間推移を示す模式的な波形図である。また、図８は、さらにスイッチ制御の波形図まで含めた波形図である。
図７は、図６の２段アンプの入力（ＦＤ部電圧ＶＦＤ部）を（Ａ）に、中間出力電圧Ｖ１ｏ（第１アンプ部Ａｍｐ１の出力電圧）を（Ｂ）に、最終出力電圧Ｖ２ｏ（第２アンプ部Ａｍｐ２の出力電圧）を（Ｃ）として示す。図７は、それらの入出力電圧の大まかな時間推移を示す模式的な波形図である。また、図８は、さらにスイッチ制御の波形図まで含めた波形図である。
図７に示すノイズ除去は、以下の４動作の繰り返しとなる（図８参照）。
《第１動作》
第１ノイズ除去部（第１アンプ部Ａｍｐ１）にＦＤＡのリセット後のリセットレベル電圧Ｖｐが入力される。このときに、当該第１アンプ部Ａｍｐ１と第２ノイズ除去部（第２アンプ部Ａｍｐ２）の両方において、（第１）スイッチＳＷ１ｆおよびＳＷ１ｒと（第３）スイッチＳＷ３ｆおよびＳＷ３ｒをオン、（第２）スイッチＳＷ２ｆおよびＳＷ２ｒをオフとする。これにより、差動アンプ４１ｆ,４１ｒの非反転入力「＋」に印加される基準電圧Ｖｒｅｆで反転入力「−」と出力を保持するプリセット（Ｐ）相クランプ状態を設定する。
第１ノイズ除去部（第１アンプ部Ａｍｐ１）にＦＤＡのリセット後のリセットレベル電圧Ｖｐが入力される。このときに、当該第１アンプ部Ａｍｐ１と第２ノイズ除去部（第２アンプ部Ａｍｐ２）の両方において、（第１）スイッチＳＷ１ｆおよびＳＷ１ｒと（第３）スイッチＳＷ３ｆおよびＳＷ３ｒをオン、（第２）スイッチＳＷ２ｆおよびＳＷ２ｒをオフとする。これにより、差動アンプ４１ｆ,４１ｒの非反転入力「＋」に印加される基準電圧Ｖｒｅｆで反転入力「−」と出力を保持するプリセット（Ｐ）相クランプ状態を設定する。
《第２動作》
差動アンプ４１にリセットレベル電圧Ｖｐを基準とする空パケットの電圧（Ｖｐ（≠０）＋ｓ*Ｖｎ）が入力される。このときに、第１アンプ部Ａｍｐ１において、３つのスイッチＳＷ１ｆ〜ＳＷ３ｆを反転動作させる。これにより、第１アンプ部Ａｍｐ１がＰ相クランプ状態からデータ（Ｄ）相クランプ状態に移行する。すると、結合容量Ｃ１と帰還容量Ｃ２との間の容量比（Ｃ１／Ｃ２）に応じた電荷分配が行われる。この結果として、第１アンプ部Ａｍｐ１の出力にクランプ電圧ＶＣＬＰから（等価）ノイズ成分Ｖｎに比例して変化し（ノイズ成分が残り）、リセットノイズが除去された中間出力電圧Ｖ１ｏが出力される。その一方で、第２アンプ部Ａｍｐ２はＰ相クランプ状態を維持し、最終出力電圧Ｖ２ｏは基準電圧Ｖｒｅｆのままである。そのため、結合容量Ｃ３の保持電荷が、中間出力電圧Ｖ１ｏの変化分であるノイズ成分Ｖｎに相当する電荷が加算されたものとなる。これは、第１アンプ部Ａｍｐ１で抽出されたノイズ成分Ｖｎが、第２アンプ部Ａｍｐ２におけるＰ相でクランプされることを意味する。
差動アンプ４１にリセットレベル電圧Ｖｐを基準とする空パケットの電圧（Ｖｐ（≠０）＋ｓ*Ｖｎ）が入力される。このときに、第１アンプ部Ａｍｐ１において、３つのスイッチＳＷ１ｆ〜ＳＷ３ｆを反転動作させる。これにより、第１アンプ部Ａｍｐ１がＰ相クランプ状態からデータ（Ｄ）相クランプ状態に移行する。すると、結合容量Ｃ１と帰還容量Ｃ２との間の容量比（Ｃ１／Ｃ２）に応じた電荷分配が行われる。この結果として、第１アンプ部Ａｍｐ１の出力にクランプ電圧ＶＣＬＰから（等価）ノイズ成分Ｖｎに比例して変化し（ノイズ成分が残り）、リセットノイズが除去された中間出力電圧Ｖ１ｏが出力される。その一方で、第２アンプ部Ａｍｐ２はＰ相クランプ状態を維持し、最終出力電圧Ｖ２ｏは基準電圧Ｖｒｅｆのままである。そのため、結合容量Ｃ３の保持電荷が、中間出力電圧Ｖ１ｏの変化分であるノイズ成分Ｖｎに相当する電荷が加算されたものとなる。これは、第１アンプ部Ａｍｐ１で抽出されたノイズ成分Ｖｎが、第２アンプ部Ａｍｐ２におけるＰ相でクランプされることを意味する。
《第３動作》
第２アンプ部Ａｍｐ２において、３つのスイッチＳＷ１ｒ〜ＳＷ３ｒを反転動作させる。これにより第２アンプ部Ａｍｐ２のＰ相クランプ状態（リセット状態）が解除される。また、第１アンプ部Ａｍｐ１において、３つのスイッチＳＷ１ｆ〜ＳＷ３ｆを再度反転動作させて、Ｐ相クランプ状態に戻す。
第３動作では、第１アンプ部Ａｍｐ１のＰ相クランプ状態（リセット状態）の再設定により、その中間出力電圧Ｖ１ｏが基準電圧Ｖｒｅｆに上昇する。また、第２アンプ部Ａｍｐ２はＰ相クランプ状態の解除（リセット解除）がなされる。このとき結合容量Ｃ３にノイズ成分Ｖｎがクランプされているため、リセット解除によってノイズ成分Ｖｎの容量比（Ｃ３／Ｃ４）に比例した分だけ、最終出力電圧Ｖ２ｏの電位が基準電圧Ｖｒｅｆから変化（ここでは上昇）する。
第２アンプ部Ａｍｐ２において、３つのスイッチＳＷ１ｒ〜ＳＷ３ｒを反転動作させる。これにより第２アンプ部Ａｍｐ２のＰ相クランプ状態（リセット状態）が解除される。また、第１アンプ部Ａｍｐ１において、３つのスイッチＳＷ１ｆ〜ＳＷ３ｆを再度反転動作させて、Ｐ相クランプ状態に戻す。
第３動作では、第１アンプ部Ａｍｐ１のＰ相クランプ状態（リセット状態）の再設定により、その中間出力電圧Ｖ１ｏが基準電圧Ｖｒｅｆに上昇する。また、第２アンプ部Ａｍｐ２はＰ相クランプ状態の解除（リセット解除）がなされる。このとき結合容量Ｃ３にノイズ成分Ｖｎがクランプされているため、リセット解除によってノイズ成分Ｖｎの容量比（Ｃ３／Ｃ４）に比例した分だけ、最終出力電圧Ｖ２ｏの電位が基準電圧Ｖｒｅｆから変化（ここでは上昇）する。
《第４動作》
第１アンプ部Ａｍｐ１にリセットレベル電圧を基準とする信号パケットの電圧が入力される。その後、第１アンプ部Ａｍｐ１に対しＤ相クランプ状態への移行（リセット解除）を行う。これにより、第２動作でノイズ成分に比例した電圧変化した前記中間出力電圧Ｖ１ｏから、さらに第２アンプ部Ａｍｐ２の容量間の容量比（Ｃ３／Ｃ４）に応じた電荷分配で変化した最終出力電圧Ｖ２ｏを、当該第２ノイズ除去部の出力に出現させる。最終出力電圧Ｖ２ｏは、２段の負帰還アンプを経た電圧であるから、中間出力電圧Ｖ１ｏの容量比（Ｃ１／Ｃ２）に比例した電圧変化とは逆極性を持ち、さらに容量比（Ｃ３／Ｃ４）が掛け合わされた電圧となる。
第１アンプ部Ａｍｐ１にリセットレベル電圧を基準とする信号パケットの電圧が入力される。その後、第１アンプ部Ａｍｐ１に対しＤ相クランプ状態への移行（リセット解除）を行う。これにより、第２動作でノイズ成分に比例した電圧変化した前記中間出力電圧Ｖ１ｏから、さらに第２アンプ部Ａｍｐ２の容量間の容量比（Ｃ３／Ｃ４）に応じた電荷分配で変化した最終出力電圧Ｖ２ｏを、当該第２ノイズ除去部の出力に出現させる。最終出力電圧Ｖ２ｏは、２段の負帰還アンプを経た電圧であるから、中間出力電圧Ｖ１ｏの容量比（Ｃ１／Ｃ２）に比例した電圧変化とは逆極性を持ち、さらに容量比（Ｃ３／Ｃ４）が掛け合わされた電圧となる。
第４動作後の中間出力電圧Ｖ１ｏと最終出力電圧Ｖ２ｏは、次式（４−１）と（４−２）で表される。
［数４］
Ｖ１ｏ＝ＶＣＬＰ−（Ｃ１／Ｃ２）{Ｖｄ−Ｖｐ＋ｔ*Ｖｎ} …（４−１）
Ｖ２ｏ＝ＶＣＬＰ−（Ｃ３／Ｃ４）（Ｃ１／Ｃ２）{Ｖｄ−Ｖｐ＋（ｔ−ｓ）*Ｖｎ} …（４−２）
Ｖ１ｏ＝ＶＣＬＰ−（Ｃ１／Ｃ２）{Ｖｄ−Ｖｐ＋ｔ*Ｖｎ} …（４−１）
Ｖ２ｏ＝ＶＣＬＰ−（Ｃ３／Ｃ４）（Ｃ１／Ｃ２）{Ｖｄ−Ｖｐ＋（ｔ−ｓ）*Ｖｎ} …（４−２）
この２つの式から、中間出力電圧Ｖ１ｏはノイズ成分Ｖｎを含む項が存在し、最終出力電圧Ｖ２ｏではｔ＝ｓとすることでノイズ成分項をゼロとしてノイズ除去ができることが分かる。また、ノイズ成分を含む項の容量比変化係数が中間出力電圧Ｖ１ｏでは（Ｃ１／Ｃ２）であるが、最終出力電圧Ｖ２ｏでは２つの容量比（Ｃ３／Ｃ４）と（Ｃ１／Ｃ２）の積で表わされる。さらに、クランプ電圧ＶＣＬＰからの変化極性が、両方の式で反対となっている。
このように、第２の実施形態では、差動アンプを２つ直列に接続する構成にする。この構成と、上記した第１〜第４動作の駆動方法によって、リセットノイズと、スミアなどのノイズ成分との双方の除去が可能である。
この駆動方法の要点は、第１ノイズ除去部のＰ相クランプからＤ相クランプ時にリセットノイズの抑圧を行い、第２動作での第２ノイズ除去部のＰ相クランプでノイズ成分をクランプし、これを後段に送る動作を含むことである。この要点を含む限り、本発明のノイズ除去方法は、上記図６〜図８に記載した回路や駆動方法に限定されない。
この駆動方法の要点は、第１ノイズ除去部のＰ相クランプからＤ相クランプ時にリセットノイズの抑圧を行い、第２動作での第２ノイズ除去部のＰ相クランプでノイズ成分をクランプし、これを後段に送る動作を含むことである。この要点を含む限り、本発明のノイズ除去方法は、上記図６〜図８に記載した回路や駆動方法に限定されない。
即ち、第１および第２ノイズ除去部が入出力のリセット機能と、入力保持容量および負帰還容量とを持つ負帰還アンプである限り、第２の実施形態のノイズ除去動作における基礎の発明概念は、以下の４動作で表すことができる。
（Ａ）第１および第２ノイズ除去部のリセットによる前記ＦＤＡのリセットレベル電圧のクランプ動作。
（Ｂ）第１ノイズ除去部のリセット解除により、与えられた空パケットの電圧から前記等価ノイズ成分を負帰還増幅して出力する動作。
（Ｃ）前記第１ノイズ除去部のリセット解除による等価ノイズ成分出力を前記第２ノイズ除去部の入力保持容量へ転送してクランプさせる動作。
（Ｄ）信号パケットの電圧が与えられたときに前記第１ノイズ除去部では、等価ノイズ成分を出力した場合と同様の動作、および、前記第２ノイズ除去部の負帰還増幅により前記等価ノイズ成分が除去された電圧を発生する動作。
（Ａ）第１および第２ノイズ除去部のリセットによる前記ＦＤＡのリセットレベル電圧のクランプ動作。
（Ｂ）第１ノイズ除去部のリセット解除により、与えられた空パケットの電圧から前記等価ノイズ成分を負帰還増幅して出力する動作。
（Ｃ）前記第１ノイズ除去部のリセット解除による等価ノイズ成分出力を前記第２ノイズ除去部の入力保持容量へ転送してクランプさせる動作。
（Ｄ）信号パケットの電圧が与えられたときに前記第１ノイズ除去部では、等価ノイズ成分を出力した場合と同様の動作、および、前記第２ノイズ除去部の負帰還増幅により前記等価ノイズ成分が除去された電圧を発生する動作。
＜４．第３の実施の形態＞
図９に、第３の実施形態に関わるノイズ除去アンプの回路図を示す。
ノイズ除去アンプ４０Ａは、差動アンプ４１、第１〜第３入力スイッチＳＷｉｎ１,ＳＷｉｎ２,ＳＷｉｎ３、第１および第２入力容量Ｃｉｎ１,Ｃｉｎ２、帰還容量Ｃｆ、入力リセットスイッチ４２およびアンプリセットスイッチ４３を有する。
図９に、第３の実施形態に関わるノイズ除去アンプの回路図を示す。
ノイズ除去アンプ４０Ａは、差動アンプ４１、第１〜第３入力スイッチＳＷｉｎ１,ＳＷｉｎ２,ＳＷｉｎ３、第１および第２入力容量Ｃｉｎ１,Ｃｉｎ２、帰還容量Ｃｆ、入力リセットスイッチ４２およびアンプリセットスイッチ４３を有する。
第１および第２入力スイッチＳＷｉｎ１,ＳＷｉｎ２は、ＦＧＡ（電荷電圧変換部３）の出力にパラレル接続されている。
第３入力スイッチＳＷｉｎ３は、第１入力スイッチＳＷｉｎ１と差動アンプ４１の反転入力「−」との間に接続されている。
第１入力容量Ｃｉｎ１は、第１入力スイッチＳＷｉｎ１と第３入力スイッチＳＷｉｎ３との接続ノードと、コモン電源電圧（ここではＧＮＤ電圧）の供給線との間に接続されている。
第２入力容量Ｃｉｎ２は、第２入力スイッチＳＷｉｎ２と差動アンプ４１の非反転入力「−」との接続ノードと、コモン電源電圧（ＧＮＤ）の供給線との間に接続されている。
入力リセットスイッチ４２は、第１および第２入力容量Ｃｉｎ１,Ｃｉｎ２の信号入力側電極とリセット電圧Ｖｒｓｔの供給線との間に接続されている。
帰還容量Ｃｆとアンプリセットスイッチ４３は、差動アンプ４１の反転入力「−」と出力との間に並列接続されている。
第３入力スイッチＳＷｉｎ３は、第１入力スイッチＳＷｉｎ１と差動アンプ４１の反転入力「−」との間に接続されている。
第１入力容量Ｃｉｎ１は、第１入力スイッチＳＷｉｎ１と第３入力スイッチＳＷｉｎ３との接続ノードと、コモン電源電圧（ここではＧＮＤ電圧）の供給線との間に接続されている。
第２入力容量Ｃｉｎ２は、第２入力スイッチＳＷｉｎ２と差動アンプ４１の非反転入力「−」との接続ノードと、コモン電源電圧（ＧＮＤ）の供給線との間に接続されている。
入力リセットスイッチ４２は、第１および第２入力容量Ｃｉｎ１,Ｃｉｎ２の信号入力側電極とリセット電圧Ｖｒｓｔの供給線との間に接続されている。
帰還容量Ｃｆとアンプリセットスイッチ４３は、差動アンプ４１の反転入力「−」と出力との間に並列接続されている。
ＦＧＡ（電荷電圧変換部３）は、出力トランジスタ３３と電流源３４からなる出力段を有し、出力トランジスタ３３のゲートが垂直転送部７の電荷量検出電極７Ｂに接続している。なお、図９では出力段が２段となっているが、ソースフォロアであれば図示の構成に限定されない。
第１の実施形態の回路構成を示す図５では、差動アンプ４１の反転入力「−」側のみに信号を入力する。
これに対し、第３の実施形態では、差動アンプ４１の非反転入力「＋」と反転入力「−」にそれぞれノイズ成分（空パケット電圧）、ノイズ成分とデータ成分（信号パケット電圧）が入力される。この電圧入力の違いにより、差動アンプ４１への入力電圧自体を出力において反転させることでノイズ成分を除去する。
このような動作は、各種スイッチを構成する５つのトランジスタのゲートに与えるスイッチ制御信号を不図示の制御部（ＣＰＵ等）で制御することにより実行される。
これに対し、第３の実施形態では、差動アンプ４１の非反転入力「＋」と反転入力「−」にそれぞれノイズ成分（空パケット電圧）、ノイズ成分とデータ成分（信号パケット電圧）が入力される。この電圧入力の違いにより、差動アンプ４１への入力電圧自体を出力において反転させることでノイズ成分を除去する。
このような動作は、各種スイッチを構成する５つのトランジスタのゲートに与えるスイッチ制御信号を不図示の制御部（ＣＰＵ等）で制御することにより実行される。
３つの入力スイッチと２つのリセットスイッチは、スイッチトキャパシタ回路を構成することで、入力電圧の保持と入力制御を行う。
初期状態では、アンプリセットスイッチ４３と全ての入力スイッチＳＷｉｎ１〜ＳＷｉｎ３がオフしている。
最初に、入力リセットスイッチ４２とアンプリセットスイッチ４３をオンする。これにより、２つの入力容量Ｃｉｎ１,Ｃｉｎ２がリセット電圧Ｖｒｓｔで初期化され、また差動アンプ４１がリセットされて、その帰還容量Ｃｆの保持電荷量がゼロとなる。
初期状態では、アンプリセットスイッチ４３と全ての入力スイッチＳＷｉｎ１〜ＳＷｉｎ３がオフしている。
最初に、入力リセットスイッチ４２とアンプリセットスイッチ４３をオンする。これにより、２つの入力容量Ｃｉｎ１,Ｃｉｎ２がリセット電圧Ｖｒｓｔで初期化され、また差動アンプ４１がリセットされて、その帰還容量Ｃｆの保持電荷量がゼロとなる。
初期化が済むと、ＦＧＡが空パケット電圧を出力しているノイズ成分読み出し時に、第２入力スイッチＳＷｉｎ２をオンする。これにより、非反転入力「＋」側の第２入力容量Ｃｉｎ２にノイズ成分（ｓ*Ｖｎ）を入力して保持させることで、Ｐ相クランプを行う。第２入力容量Ｃｉｎ２に保持されたノイズ成分（ｓ*Ｖｎ）の電位は、差動アンプ４１の基準電位となる。
第２入力スイッチＳＷｉｎ２をオフ後に、ＦＧＡから信号パケット電圧（Ｖｄ＋ｔ*Ｖｎ）を出力しているデータ信号読み出し時に、第１入力スイッチＳＷｉｎ１をオンする。すると、差動アンプ４１の反転入力「−」の第１入力容量Ｃｉｎ１にパケット電圧（Ｖｄ＋ｔ*Ｖｎ）が入力させて保持され、これによりＤ相クランプが行なわれる。
第１入力スイッチＳＷｉｎ１をオフ後に続いて、差動アンプ４１のアンプリセットスイッチ４３をオフし、反転入力「−」側の第３入力スイッチＳＷｉｎ３をオンする。すると、差動アンプ入力の仮想ショートにより、２つの入力容量の保持電位が等価ノイズ成分（ｓ＝ｔ）となることで差動入力電位を同じノイズ成分（ｔ*Ｖｎ＝ｓ*Vｎ）の電位となるように差動アンプ４１が動作する。このため、第１入力容量Ｃｉｎ１から、オン状態の第３入力スイッチＳＷｉｎ３を通って帰還容量Ｃｆにデータ信号電圧Ｖｄの分だけ電荷が移動する。
この時点で差動アンプ４１の入出力端に接続されている帰還容量Ｃｆにはデータ信号電圧Ｖｄに相当する電位差が保持される。
その後、反転入力「−」側の第３入力スイッチＳＷｉｎ３をオフし、入力容量をリセットすることで、差動アンプの基準電位となるリセット電位からデータ信号分電位が変動した出力を得ることができる。
その後、反転入力「−」側の第３入力スイッチＳＷｉｎ３をオフし、入力容量をリセットすることで、差動アンプの基準電位となるリセット電位からデータ信号分電位が変動した出力を得ることができる。
＜５．出力段における信号出力および画素加算＞
以下の信号出力および画素加算の手法は、上記した第１〜第３の実施形態の何れに対しても適用可能である。
図１０に、図４の出力処理部１０を更に詳しく説明したブロック図を示す。
図１０の出力処理部１０は、カラム出力アンプ部４のカラムごとのカラム処理ユニットの出力ごとに垂直出力線ＶＬ１,ＶＬ２,ＶＬ３,ＶＬ４,…が水平画素数と同じ数だけ設けられている。
各垂直出力線の途中にスイッチ素子Ｓ１３が設けられている。また、スイッチ素子Ｓ１３、カラム選択スイッチＴＲ１３の集合は、図４のスイッチ回路１３を構成する。
以下の信号出力および画素加算の手法は、上記した第１〜第３の実施形態の何れに対しても適用可能である。
図１０に、図４の出力処理部１０を更に詳しく説明したブロック図を示す。
図１０の出力処理部１０は、カラム出力アンプ部４のカラムごとのカラム処理ユニットの出力ごとに垂直出力線ＶＬ１,ＶＬ２,ＶＬ３,ＶＬ４,…が水平画素数と同じ数だけ設けられている。
各垂直出力線の途中にスイッチ素子Ｓ１３が設けられている。また、スイッチ素子Ｓ１３、カラム選択スイッチＴＲ１３の集合は、図４のスイッチ回路１３を構成する。
図４にも示す水平出力線ＨＬ１〜ＨＬｎは、図１０ではｎ＝１０として描かれている。水平出力線ＨＬ１を１番目、ＨＬ２を２番目、・・・ＨＬｎをｎ番目とすると、ｎ本の水平出力線ＨＬに対し垂直出力線ＶＬがｍ本単位で接続されている。
具体的には、カラム出力アンプ部４内の第１列目のカラム処理ユニットＣＵ１は、スイッチ素子Ｓ１３を介して水平出力線ＨＬ１に接続される。第２列目のカラム処理ユニットＣＵ２は、スイッチ素子Ｓ１３を介して水平出力線ＨＬ２に接続される。以降同様にして、第ｍ（＝１０）列目のカラム処理ユニットＣＵｍは、スイッチ素子Ｓ１３を介して水平出力線ＨＬｍに接続される。
具体的には、カラム出力アンプ部４内の第１列目のカラム処理ユニットＣＵ１は、スイッチ素子Ｓ１３を介して水平出力線ＨＬ１に接続される。第２列目のカラム処理ユニットＣＵ２は、スイッチ素子Ｓ１３を介して水平出力線ＨＬ２に接続される。以降同様にして、第ｍ（＝１０）列目のカラム処理ユニットＣＵｍは、スイッチ素子Ｓ１３を介して水平出力線ＨＬｍに接続される。
この接続構造は、水平方向に繰り返されており、全ての水平出力線ＨＬの各々に対し、垂直出力線ＶＬがｍ（＝１０）本ごとに周期的に接続されている。これにより、各垂直出力線ＶＬは、ｍ（＝１０）本の何れか１本の水平出力線ＨＬに接続される。
図４の水平スキャナ１２は、例えばシフトレジスタ構成のスキャナ回路であり、この回路は選択するスイッチ素子を水平方向の一方（図１０の構成では右方向）にシフトする。
図４の水平スキャナ１２は、例えばシフトレジスタ構成のスキャナ回路であり、この回路は選択するスイッチ素子を水平方向の一方（図１０の構成では右方向）にシフトする。
但し、２画素混合を前提とする図１０の構成では、水平スキャナ１２は隣接する２本ごとの選択を行う。つまり、第１番目の水平出力線ＨＬ１と第２番目の水平出力線ＨＬ２が同時にカラム処理ユニットに接続されるように左端から１番目と２番目のスイッチ素子Ｓ１３をオンさせる。次に、第３番目の水平出力線ＨＬ３と第４番目の水平出力線ＨＬ４が同時にカラム処理ユニットに接続されるように左端から３番目と４番目のスイッチ素子Ｓ１３をオンさせる。これを３回目、４回目、５回目と繰り返したときに、９番目と最後のｍ（＝１０）番目の水平選択線ＨＬ９,ＨＬ１０が選択される。そして、次の選択は、最初の１番目と２番目の水平出力線ＨＬに戻って、以後、同様な周期的な水平出力線対の接続制御が行われる。
以上はデータ出力の駆動周波数を下げるための構成である。データ出力の速度に関しては、最終の出力アンプの駆動周波数と個数に依存するので、その系で必要な動作速度が得られるように、出力アンプの個数、水平出力線の本数を決定する。
本発明の第１〜第３の実施形態において図１０に設けたマルチプレクサ１４は、出力アンプ１５＿１,１５＿２と連携して画素加算の機能を実行する機能も併せ持つ。
本発明の第１〜第３の実施形態において図１０に設けたマルチプレクサ１４は、出力アンプ１５＿１,１５＿２と連携して画素加算の機能を実行する機能も併せ持つ。
なお水平出力線ＨＬの本数（ｍ本）に制限はないが、多ければ多いほど１本当たりのデータレートを下げることができる。但し、水平出力線ＨＬの本数（ｍ本）が余りに多いと、マルチプレクサ１４の規模が大きくなるので、この本数は最適範囲がある。水平出力線ＨＬは、水平ブランキング期間の読み出し動作と同程度の駆動スピードとなるような本数用意すると効率がよく好ましい。
図１１に、マルチプレクサ１４と出力アンプ１５＿１,１５＿２を含めた回路構成を示す。なお、以下の説明で出力アンプ１５＿１,１５＿２の何れかを指すときの参照符号は“１５”と簡略化する。
マルチプレクサ１４と２つの出力アンプ１５は、それぞれが水平出力線ＨＬ１〜ＨＬｍに対応する出力回路部１４Ｓをｍ個有している。
図１２に、１つの出力回路部１４Ｓを示し、図１３に、出力回路部１４Ｓを駆動するスイッチ制御パルスのタイミングチャートを示す。
マルチプレクサ１４と２つの出力アンプ１５は、それぞれが水平出力線ＨＬ１〜ＨＬｍに対応する出力回路部１４Ｓをｍ個有している。
図１２に、１つの出力回路部１４Ｓを示し、図１３に、出力回路部１４Ｓを駆動するスイッチ制御パルスのタイミングチャートを示す。
出力回路部１４Ｓは、それぞれ５つのスイッチ素子（ＳＨ＃,ＳＷ＃１,ＳＷ＃２,／ＳＷ＃,ＶＤＨ＃）及び容量素子Ｃ＃から構成されている。以下、５つのスイッチ素子を、入力スイッチＳＨ＃、充電スイッチＶＳＨ＃、入力転送スイッチＳＷ＃１、出力転送スイッチＳＷ＃２、リセットスイッチ（／ＳＷ＃）と呼ぶ。また、入力転送スイッチＳＷ＃１と出力転送スイッチＳＷ＃２は同期して制御されるため、２つをまとめて“転送スイッチＳＷ＃”と呼ぶ（図１３（Ｂ）参照）。また、リセットスイッチ（／ＳＷ＃）は、転送スイッチＳＷ＃と反転したパルスで駆動される（図１３（Ｂ）と（Ｃ）参照）。
出力回路部１４Ｓは、スイッチや容量のほかに、出力アンプ１５とバッファアンプ１７を有する。
出力回路部１４Ｓは、スイッチや容量のほかに、出力アンプ１５とバッファアンプ１７を有する。
１本の水平出力線ＨＬと出力アンプ１５の出力との間に入力スイッチＳＨ＃と出力転送スイッチＳＷ＃２が直列接続され、その両スイッチの接続点に容量素子Ｃ＃の保持電極が接続されている。この保持電極が接続された両スイッチ間の接続点を以下、“保持ノードＳＮ”という。保持ノードＳＮには、充電スイッチＶＳＨ＃を介してプリチャージ電圧ＶＳＨが印加可能となっている。
容量素子Ｃ＃の基準電極と出力アンプ１５の反転入力「−」との間に入力転送スイッチＳＷ＃１が接続され、出力アンプ１５の反転入力「−」が基準電圧ＶＲＥＦの供給線に接続されている。容量素子Ｃ＃の基準電極は、リセットスイッチ（／ＳＷ＃）によって基準電圧ＶＲＥＦの供給線との接続が制御される。
容量素子Ｃ＃の基準電極と出力アンプ１５の反転入力「−」との間に入力転送スイッチＳＷ＃１が接続され、出力アンプ１５の反転入力「−」が基準電圧ＶＲＥＦの供給線に接続されている。容量素子Ｃ＃の基準電極は、リセットスイッチ（／ＳＷ＃）によって基準電圧ＶＲＥＦの供給線との接続が制御される。
マルチプレクサ１４および２つの出力アンプ１５の全体では、図１１の太線で囲む出力回路部１４Ｓが規則的に列方向に配置されたものとなる。
２本の基準電圧ＶＲＥＦの供給線と、プリチャージ電圧ＶＳＨの供給線は列方向にｍ個の出力回路部１４Ｓで共通に配線されている。出力アンプ１５の非反転入力「＋」に接続されたＶＲＥＦの供給線と、プリチャージ電圧ＶＳＨの供給線との間に、４本の接続線１６が列方向に平行に走っている。
４本の接続線１６は、その２本が出力アンプ１５＿１と（第１）出力回路部１４Ｓのスイッチや容量を接続し、他の２本が出力アンプ１５＿２と、上記（第１）出力回路部１４Ｓと隣接する他の（第２）出力回路部１４Ｓのスイッチや容量を接続することが可能に設けられている。
２本の基準電圧ＶＲＥＦの供給線と、プリチャージ電圧ＶＳＨの供給線は列方向にｍ個の出力回路部１４Ｓで共通に配線されている。出力アンプ１５の非反転入力「＋」に接続されたＶＲＥＦの供給線と、プリチャージ電圧ＶＳＨの供給線との間に、４本の接続線１６が列方向に平行に走っている。
４本の接続線１６は、その２本が出力アンプ１５＿１と（第１）出力回路部１４Ｓのスイッチや容量を接続し、他の２本が出力アンプ１５＿２と、上記（第１）出力回路部１４Ｓと隣接する他の（第２）出力回路部１４Ｓのスイッチや容量を接続することが可能に設けられている。
加算しない場合、１つの水平出力線ＨＬに着目すると、図１１の太線で囲む出力回路部１４Ｓを介して水平出力線ＨＬからの出力電圧が出力アンプ１５から出力される。
その出力制御の動作を、図１２と図１３を用いて説明する。
図１３のタイミングチャートでは、１つの出力回路部１４Ｓに対して、時間Ｔ１〜Ｔ４の順でパルス中心付近がくる４パルスを示すが、同様な４パルスが、その後、しばらくして繰り返すというふうに間欠的に繰り返される。この４パルスを単位として繰り返される周期は、図１０のｍ本の水平出力線ＨＬが周期的に選択される周期と連動している。
また、他の出力回路部１４Ｓでは、４パルスの印加が時間的に順次ずれた与え方がされる。
図１３のタイミングチャートでは、１つの出力回路部１４Ｓに対して、時間Ｔ１〜Ｔ４の順でパルス中心付近がくる４パルスを示すが、同様な４パルスが、その後、しばらくして繰り返すというふうに間欠的に繰り返される。この４パルスを単位として繰り返される周期は、図１０のｍ本の水平出力線ＨＬが周期的に選択される周期と連動している。
また、他の出力回路部１４Ｓでは、４パルスの印加が時間的に順次ずれた与え方がされる。
この例では、まず、時間Ｔ４で充電スイッチＶＳＨ＃に対し活性“Ｈ”の制御パルス印加になるため、充電スイッチＶＳＨ＃がオンして充電スイッチＶＳＨ＃が保持ノードＳＮに充電される。このとき容量素子Ｃ＃に充電される電荷量Ｑは、その従前に基準電極がリセットレベルの基準電圧ＶＲＥＦとなっていることから、Ｑ＝Ｃ＃（ＶＳＨ−ＶＲＥＦ）と表される。
図１３に示す４パルスは循環的に変化するものであるから次に時間Ｔ１がくる。すると、全てのスイッチが非活性レベルとなってオフする（入力待機状態）。
図１３に示す４パルスは循環的に変化するものであるから次に時間Ｔ１がくる。すると、全てのスイッチが非活性レベルとなってオフする（入力待機状態）。
次の時間Ｔ２では入力スイッチＳＨ＃のみ活性“Ｈ”となるため、これがオンし水平出力線ＨＬの電圧を保持ノードＳＮに取り込む。このときの水平出力線ＨＬの電圧を信号電圧Ｖｓｉｇと表記し、Ｖｓｉｇ＞ＶＳＨであるとすると、容量素子Ｃ＃の保持電荷がＱ＝Ｃ＃（Ｖｓｉｇ−ＶＲＥＦ）に変化する。これにより信号電圧Ｖｓｉｇが容量素子Ｃ＃に設定される。
次の時間Ｔ３では２つの転送スイッチＳＷ＃がともにオンし、出力アンプ１５の入出力間に容量素子Ｃ＃を接続する。
この動作の前後で、次式（５−１）〜（５−４）が成り立つ。
この動作の前後で、次式（５−１）〜（５−４）が成り立つ。
［数５］
Ｑ ＝Ｃ＃（Ｖｓｉｇ−ＶＲＥＦ）…（５−１）
Ｑ´＝Ｃ＃（Ｖout−ＶＲＥＦ） …（５−２）
Ｑ＝Ｑ´ …（５−３）
Ｖout＝Ｖｓｉｇ …（５−４）
Ｑ ＝Ｃ＃（Ｖｓｉｇ−ＶＲＥＦ）…（５−１）
Ｑ´＝Ｃ＃（Ｖout−ＶＲＥＦ） …（５−２）
Ｑ＝Ｑ´ …（５−３）
Ｖout＝Ｖｓｉｇ …（５−４）
時間Ｔ２の入力クランプ時点の保持電荷式（５−１）に示す保持電荷量Ｑと、クランプ解除（読み出し）に相当する時間Ｔ３の保持電荷式（５−２）に示す保持電荷量Ｑ´とは、電荷保存の式（５−３）から等価とみなせる。その結果、式（５−４）のように信号電圧Ｖｓｉｇが出力に伝達される。
その後、時間Ｔ４に戻って容量素子Ｃ＃にプリチャージが再度行われる。このときＱ＝Ｃ＃（ＶＳＨ−ＶＲＥＦ）で表される電荷量Ｑが容量素子Ｃ＃に再設定される。ただし、このとき容量素子Ｃ＃には既に上記式（５−１）、即ちＱ＝Ｃ＃（Ｖｓｉｇ−ＶＲＥＦ）の電荷が溜まっている。また、前記したように、Ｖｓｉｇ＞ＶＳＨの関係を満たすため、ＶｓｉｇとＶＳＨの差分の電荷が充電（この場合、放電）される。以上から分かるようにＶＳＨは、画素信号の基準電圧である。
以後、時間Ｔ１,Ｔ２,Ｔ３,Ｔ４,・・・と同様な駆動制御が繰り返されて、撮像部２の１つの画素行分の信号出力がなされる。
１つの画像行分の出力が終わると、次の画素行の出力に対し、ＦＤＡのＦＤ部のリセット、Ｐ相クランプ、Ｄ相クランプといった第１〜第３の実施形態で述べたノイズ除去を行い、他の処理を経て、前述したと同様な方法で信号出力処理が行われる。
１つの画像行分の出力が終わると、次の画素行の出力に対し、ＦＤＡのＦＤ部のリセット、Ｐ相クランプ、Ｄ相クランプといった第１〜第３の実施形態で述べたノイズ除去を行い、他の処理を経て、前述したと同様な方法で信号出力処理が行われる。
画素加算する場合は、加算する電圧が乗る複数の水平出力線に対応した複数の出力回路部１４Ｓで同種のスイッチが同時にオンまたはオフする制御を行う。
例えば、２画素加算の場合は、図１４に示すように、出力アンプ１５＿１を使う場合には、４本の接続線１６の右２本に接続され、１つの出力回路部１４Ｓを間において離れた２つの出力回路部１４Ｓで画素加算を行う。このとき水平出力線ＨＬｉからの信号電圧Ｖｓｉｇ(ｉ)と水平出力線ＨＬｉ＋２からの信号電圧Ｖｓｉｇ（ｉ＋２）を加算する。そのための制御では、対応する２つの出力回路部１４Ｓ内の同種のスイッチを対として同時に制御する。この制御は、１つの出力回路部１４Ｓで見れば、図１３と図１４を用いて既に説明した手法である。
例えば、２画素加算の場合は、図１４に示すように、出力アンプ１５＿１を使う場合には、４本の接続線１６の右２本に接続され、１つの出力回路部１４Ｓを間において離れた２つの出力回路部１４Ｓで画素加算を行う。このとき水平出力線ＨＬｉからの信号電圧Ｖｓｉｇ(ｉ)と水平出力線ＨＬｉ＋２からの信号電圧Ｖｓｉｇ（ｉ＋２）を加算する。そのための制御では、対応する２つの出力回路部１４Ｓ内の同種のスイッチを対として同時に制御する。この制御は、１つの出力回路部１４Ｓで見れば、図１３と図１４を用いて既に説明した手法である。
図１５に、図１３の時間Ｔ３で２つの出力回路部１４Ｓ内の２つの入力転送スイッチＳＷ＃１と２つの出力転送スイッチＳＷ＃２を同時にオンしたときに、出力アンプ１５から見た帰還容量を示す。
１つの出力回路部１４Ｓでは符号“Ｃ＃”で容量素子を示していたが、ここでは２つの容量素子Ｃ＃１とＣ＃２が並列に出力アンプ１５のフィードバック経路に接続され、トータルの帰還容量値が（Ｃ＃１＋Ｃ＃２）となっている。
１つの出力回路部１４Ｓでは符号“Ｃ＃”で容量素子を示していたが、ここでは２つの容量素子Ｃ＃１とＣ＃２が並列に出力アンプ１５のフィードバック経路に接続され、トータルの帰還容量値が（Ｃ＃１＋Ｃ＃２）となっている。
容量素子Ｃ＃１の信号電圧をＶ１、容量素子Ｃ＃２の信号電圧をＶ２とし、簡略化のためＶＲＥＦ＝０と過程すると、各容量素子の電荷量Ｑ１とＱ２について次式（６−１）と（６−２）が成り立つ。図１５の並列接続後、即ち２つの入力転送スイッチＳＷ＃１と２つの出力転送スイッチＳＷ＃２を同時にオンした後は、帰還容量値が（Ｃ＃１＋Ｃ＃２）であるため、保持電荷量Ｑ´について次式（６−３）が成り立つ。式（６−１）と（６−２）と式（６−３）の電荷保存式である次式（６−４）が成立し、これに式（６−１）と（６−２）を代入すると次式（６−５）となる。ここでＣ＃１＝Ｃ＃２＝Ｃとおいて式（６−５）を整理すると、次式（６−６）が導ける。
［数６］
Ｑ１＝Ｃ＃１*Ｖ1 …（６−１）
Ｑ２＝Ｃ＃２*Ｖ２ …（６−２）
Ｑ´＝（Ｃ＃１＋Ｃ＃２）Ｖout …（６−３）
Ｑ１＋Ｑ２＝Ｑ´ …（６−４）
Ｃ＃１*Ｖ１＋Ｃ＃２*Ｖ２＝（Ｃ＃１＋Ｃ＃２）Ｖout…（６−５）
Ｖｏｕｔ＝（Ｖ１＋Ｖ２）／２ …（６−６）
Ｑ１＝Ｃ＃１*Ｖ1 …（６−１）
Ｑ２＝Ｃ＃２*Ｖ２ …（６−２）
Ｑ´＝（Ｃ＃１＋Ｃ＃２）Ｖout …（６−３）
Ｑ１＋Ｑ２＝Ｑ´ …（６−４）
Ｃ＃１*Ｖ１＋Ｃ＃２*Ｖ２＝（Ｃ＃１＋Ｃ＃２）Ｖout…（６−５）
Ｖｏｕｔ＝（Ｖ１＋Ｖ２）／２ …（６−６）
式（６−６）は２入力の平均化、即ち画素加算を表している。
図１４のマルチプレクサ構成において、信号電圧ＶｓｉｇはＦＤＡのＦＤ部電位をリセットしない限りは保持される。画素信号電圧を水平方向に１行出力するまでは各出力回路部１４Ｓ内で（画素）信号電圧Ｖｓｉｇが保持されるため、マルチプレクサ１４内のスイッチの組み合わせで加算出力を順に発生可能である。
図１４のマルチプレクサ構成において、信号電圧ＶｓｉｇはＦＤＡのＦＤ部電位をリセットしない限りは保持される。画素信号電圧を水平方向に１行出力するまでは各出力回路部１４Ｓ内で（画素）信号電圧Ｖｓｉｇが保持されるため、マルチプレクサ１４内のスイッチの組み合わせで加算出力を順に発生可能である。
また、図１４の構成だと出力アンプ１５が２つ存在し、その出力線を振り分けると１つおきの出力回路部１４Ｓを用いる。但し、ベイヤ配列を想定すると、その配列では同じ色は１つ飛ばしなので都合がよい。このように色配列を考慮すると、色配列に適合してマルチプレクサ構成は任意に変更できる。
＜６．列共有型カラムアンプ構造＞
次に、図４の電荷電圧変換部３とカラム出力アンプ部４の列共有型構成について説明する。以下の列共有型カラムアンプ構造は、上記した第１〜第３の実施形態の何れに対しても適用可能である。
図１６は、１／２間引き読み出しを前提とした４カラム共有の列共有型カラムアンプ構造の説明図である。
次に、図４の電荷電圧変換部３とカラム出力アンプ部４の列共有型構成について説明する。以下の列共有型カラムアンプ構造は、上記した第１〜第３の実施形態の何れに対しても適用可能である。
図１６は、１／２間引き読み出しを前提とした４カラム共有の列共有型カラムアンプ構造の説明図である。
図１６には、８本の垂直転送部７＿１〜７＿８が図示されている。そのうち４本の垂直転送部ごとに１つのＦＤ部３１が設けられている。また、カラム出力アンプ部４内のカラムアンプユニットＣＵが、ＦＤ部３１ごとに設けられている。但し、このカラムアンプユニットＣＵの動作自体は、列共有でも列共有しない場合でも同じであり、またＦＤ部３１自体の役目とＦＤＡ構成も列（カラム）の共有と非共有で同じである。
ここでの特徴は、画素部の画素配列の複数列（ここでは４列）ごとにＦＤ部３１以降の後段処理構成が単一、つまり列共有構造を有している点である。
ここでの特徴は、画素部の画素配列の複数列（ここでは４列）ごとにＦＤ部３１以降の後段処理構成が単一、つまり列共有構造を有している点である。
図１６は１／２間引き読み出しを前提とし、８本の垂直転送部の出力端に、その倍数個の四角を示している。この四角は、図４の垂直転送部最終段７Ａに出現した信号パケットの信号電圧Ｖｓｉｇと空パケットのノイズ成分Ｖｎを模式的に図示したものである。四角内の数字の奇数がノイズ成分Ｖｎを表し、偶数が信号電圧Ｖｓｉｇ（この時点ではＶｎを含む）を表している。
これらの信号やノイズ成分は、符号“７Ｃ”により示す電荷転送路を通って対応するＦＤ部３１に送られる。この電荷転送路７Ｃは、配線とスイッチから構成してもよいし、短いＣＣＤのように複数相のパルスによって発生する基板電位の大小の変化で電荷転送を行うものでもよいし、不純物インプラによる転送電界をつけたものであってもよい。
なお、カラムアンプが共有する列の数は信号電圧やノイズ成分ごとで見ると４であり、これを４カラム共有構造と呼ぶ。この共有列数は４に限定されないが、加算を考慮する場合、偶数が望ましい。
これらの信号やノイズ成分は、符号“７Ｃ”により示す電荷転送路を通って対応するＦＤ部３１に送られる。この電荷転送路７Ｃは、配線とスイッチから構成してもよいし、短いＣＣＤのように複数相のパルスによって発生する基板電位の大小の変化で電荷転送を行うものでもよいし、不純物インプラによる転送電界をつけたものであってもよい。
なお、カラムアンプが共有する列の数は信号電圧やノイズ成分ごとで見ると４であり、これを４カラム共有構造と呼ぶ。この共有列数は４に限定されないが、加算を考慮する場合、偶数が望ましい。
カラムアンプへの電荷転送の動作を、図１６を用いて簡単に説明する。なお、ここではカラム処理の内容については、最初のＦＤ読み出しと第１〜第３の実施形態で述べたノイズ除去処理で代表させるが、その後のカラム処理は任意である。
垂直転送部最終段７Ａに図示のように信号電圧Ｖｓｉｇまたはノイズ成分Ｖｎが揃っている状態をスタートとする。なお、図１６では垂直転送部７の倍数の信号電圧とノイズ成分を示すが、ある瞬間では、信号電圧とノイズ成分の一方が垂直転送部７と同じ数だけ垂直転送部最終段７Ａに揃う。
垂直転送部最終段７Ａに図示のように信号電圧Ｖｓｉｇまたはノイズ成分Ｖｎが揃っている状態をスタートとする。なお、図１６では垂直転送部７の倍数の信号電圧とノイズ成分を示すが、ある瞬間では、信号電圧とノイズ成分の一方が垂直転送部７と同じ数だけ垂直転送部最終段７Ａに揃う。
この状態、ＦＤ部３１がリセットされた後、最初に番号１のノイズ成分Ｖｎを対応するＦＤ部３１に電荷転送路７Ｃの制御によって読み出す。読み出したノイズ成分ＶｎをＰ相クランプしてリセットレベルとする（第１カラム処理）。
次に番号２の信号電圧Ｖｓｉｇを同様にＦＤ部３１に読み出して、これをＤ相クランプしＣＤＳ出力、つまりノイズ除去アンプ４０（図４参照）によるノイズ除去処理を行う（第２カラム処理）。
番号３のノイズ成分Ｖｎも番号１と同様に処理し、番号４の信号電圧Ｖｓｉｇも番号２と同様に処理するといった具合に、第１カラム処理と第２カラム処理を交互に１行分の処理が終わるまで繰り返す。
次に番号２の信号電圧Ｖｓｉｇを同様にＦＤ部３１に読み出して、これをＤ相クランプしＣＤＳ出力、つまりノイズ除去アンプ４０（図４参照）によるノイズ除去処理を行う（第２カラム処理）。
番号３のノイズ成分Ｖｎも番号１と同様に処理し、番号４の信号電圧Ｖｓｉｇも番号２と同様に処理するといった具合に、第１カラム処理と第２カラム処理を交互に１行分の処理が終わるまで繰り返す。
図示したカラム共有構造の１対多（ここでは４）の接続構造を利用して画素加算を行うことができる。
その場合、例えば番号１と５を同時にＦＤ部３１に読み出すことでＦＤ部３１内で加算を行う。その後は、第１カラム処理と同様に、Ｐ相クランプによりリセットレベル発生等を行う。
番号１と５を加算するのは奇数の番号３を１つ飛ばしであることから、ベイヤ配列を想定しているためである。
ベイヤ配列の信号加算では、例えば番号２と６を同様にして加算し、その後、前記した第２カラム処理を行う。
以後、同様にして番号３と７のノイズ加算、番号４と８の信号加算といった具合に加算を繰り返し、１行分の加算読み出しとカラム処理を行う。
次行以降は、上記手法の繰り返しとなる。
その場合、例えば番号１と５を同時にＦＤ部３１に読み出すことでＦＤ部３１内で加算を行う。その後は、第１カラム処理と同様に、Ｐ相クランプによりリセットレベル発生等を行う。
番号１と５を加算するのは奇数の番号３を１つ飛ばしであることから、ベイヤ配列を想定しているためである。
ベイヤ配列の信号加算では、例えば番号２と６を同様にして加算し、その後、前記した第２カラム処理を行う。
以後、同様にして番号３と７のノイズ加算、番号４と８の信号加算といった具合に加算を繰り返し、１行分の加算読み出しとカラム処理を行う。
次行以降は、上記手法の繰り返しとなる。
以上、第１〜第３の実施形態の後に、垂直転送部７上の加算以外で、より後段の構成を用いて加算を行う手法を説明した。これらの加算手法は高速読み出しに適合している。また、通常のＨレジスタを持つＣＣＤの場合において、Ｐ相、Ｄ相を順にＦＤ部に転送するために１ビットシフトや１ビット後退といった高速制御の足かせとなる処理を行わければならない。本発明のノイズ除去構成とその手法との組み合わせは、そういった高速制御を阻害する処理を含まない点で好ましい。
＜７．電子機器への適用例（画像入力装置）＞
図１７は、本発明に係る画像入力装置（撮像装置）の構成の一例を示すブロック図である。
図１７に示すように、本例に係る撮像装置は、レンズ６１を含む光学系、撮像デバイス６２、“画像処理部”としてのカメラ信号処理部６３およびシステムコントローラ６４等によって構成されている。
図１７は、本発明に係る画像入力装置（撮像装置）の構成の一例を示すブロック図である。
図１７に示すように、本例に係る撮像装置は、レンズ６１を含む光学系、撮像デバイス６２、“画像処理部”としてのカメラ信号処理部６３およびシステムコントローラ６４等によって構成されている。
レンズ６１は、被写体からの像光を撮像デバイス６２の撮像面に結像する。撮像デバイス６２は、レンズ６１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。
この撮像デバイス６２として、先述した第１〜第３の実施形態に係るＣＣＤイメージャ１（またはＣＭＯＳセンサ等の他の固体撮像デバイス）が用いられる。
この撮像デバイス６２として、先述した第１〜第３の実施形態に係るＣＣＤイメージャ１（またはＣＭＯＳセンサ等の他の固体撮像デバイス）が用いられる。
カメラ信号処理部６３は、撮像デバイス６２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ６４は、撮像デバイス６２やカメラ信号処理部６３に対する制御を行う。特に、システムコントローラ６４は、撮像デバイス６２における並列出力型ＡＤＣのＡＤ変換動作に対応し、外部からの指令に応じて動作モードの切り替え制御を行うことが可能である。動作モードには、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードを含む各種、通常の撮像モードが含まれる。また、動作モードには、通常フレームレートモード時に比べて、画素の露光時間を１／Ｎに設定してフレームレートをＮ倍に上げる高速フレームレートモード（モニタリングモード）が含まれる。
最後に、第１〜第３の実施形態の効果（利点）を述べる。
並列出力型撮像デバイスであることが、以下の点で有利である。
図４に示すように、列（カラム）ごとに出力アンプ（カラムＣＤＳ、カラムＱＶ、カラムＡＤＣなど）を持ち、並列出力することが可能なＣＣＤ撮像素子では、水平電荷転送を行わない。
垂直転送部７の最終段が電荷電圧変換部３となっており、電荷を早い段階で電圧に変換し増幅できるため、水平転送部を持つＣＣＤと比較してノイズには強い。
並列出力型撮像デバイスであることが、以下の点で有利である。
図４に示すように、列（カラム）ごとに出力アンプ（カラムＣＤＳ、カラムＱＶ、カラムＡＤＣなど）を持ち、並列出力することが可能なＣＣＤ撮像素子では、水平電荷転送を行わない。
垂直転送部７の最終段が電荷電圧変換部３となっており、電荷を早い段階で電圧に変換し増幅できるため、水平転送部を持つＣＣＤと比較してノイズには強い。
並列出力型としたことによる高速性能に関し、以下の利点がある。
並列に出力するため、垂直転送の駆動周波数を大きくすることにより高速化が可能である。言い換えると、高速化しても電荷電圧変換部３の駆動への影響は通常の水平転送部を持つＣＣＤに比べ小さい。
駆動周波数に関して通常のＣＣＤ撮像素子の電荷電圧変換部（電荷電圧変換部）と比較して１０００倍程度低くできる。なお、駆動周波数を１０００倍程度低くなるのは、水平画素数が１０００画素程度を想定した場合であり、出力端の周波数は何本並列に出力するかで決まる。
通常のＣＣＤでは、垂直転送されるごとに水平転送を１行分行わなくてはならないため多画素化するほど電荷電圧変換部と水平転送の駆動周波数が厳しくなる。本実施形態のＣＣＤは、そのような不利益がなく多画素化に有利である。
並列に出力するため、垂直転送の駆動周波数を大きくすることにより高速化が可能である。言い換えると、高速化しても電荷電圧変換部３の駆動への影響は通常の水平転送部を持つＣＣＤに比べ小さい。
駆動周波数に関して通常のＣＣＤ撮像素子の電荷電圧変換部（電荷電圧変換部）と比較して１０００倍程度低くできる。なお、駆動周波数を１０００倍程度低くなるのは、水平画素数が１０００画素程度を想定した場合であり、出力端の周波数は何本並列に出力するかで決まる。
通常のＣＣＤでは、垂直転送されるごとに水平転送を１行分行わなくてはならないため多画素化するほど電荷電圧変換部と水平転送の駆動周波数が厳しくなる。本実施形態のＣＣＤは、そのような不利益がなく多画素化に有利である。
また、ノイズ除去に関して以下の利点がある。
通常のＣＣＤだと、１行ずつ読み出していくので直前の画素のデータを転送できず、その結果、Ｐ相にノイズ成分を乗せることができない。
本発明の実施形態では、垂直転送部最終段７Ａに電荷電圧変換部３が接続される場合を考えると、転送されてくる電荷をそのまま順番に電荷電圧変換部３に読み出すだけでＰ相にノイズ成分をとることができる。この点で、本実施形態の構成は、電荷転送に複雑な駆動を考えなくてよいという利点がある。
ノイズ成分と信号成分が同じ電荷転送路（垂直転送部７等）を通過し、同じ電荷電圧変換部３に入るようにすることで、ノイズ成分は同等となる（図２参照）。
Ｐ相とＤ相でリセット動作を行わないことでリセットノイズを除去可能である（図５〜図９参照）。
ノイズ除去部から出力される信号はすでにＣＤＳされているので、後段の信号処理でＣＤＳをかける必要がない。
通常のＣＣＤだと、１行ずつ読み出していくので直前の画素のデータを転送できず、その結果、Ｐ相にノイズ成分を乗せることができない。
本発明の実施形態では、垂直転送部最終段７Ａに電荷電圧変換部３が接続される場合を考えると、転送されてくる電荷をそのまま順番に電荷電圧変換部３に読み出すだけでＰ相にノイズ成分をとることができる。この点で、本実施形態の構成は、電荷転送に複雑な駆動を考えなくてよいという利点がある。
ノイズ成分と信号成分が同じ電荷転送路（垂直転送部７等）を通過し、同じ電荷電圧変換部３に入るようにすることで、ノイズ成分は同等となる（図２参照）。
Ｐ相とＤ相でリセット動作を行わないことでリセットノイズを除去可能である（図５〜図９参照）。
ノイズ除去部から出力される信号はすでにＣＤＳされているので、後段の信号処理でＣＤＳをかける必要がない。
特に第１〜第３の実施形態の構成やノイズ除去法について、以下の利点がある。
電荷電圧変換部３にノイズ除去アンプを２つ直列に接続する構成にすることで最初のノイズ除去アンプでリセットノイズ、２つ目のノイズ除去アンプでノイズ成分を除去できる（第２の実施形態）。ノイズ除去アンプを１つ用いる場合はＦＧＡ（フローティングゲートアンプ）を用いてリセットを行わないことでリセットノイズを発生させない（第１および第３の実施形態）。
電荷電圧変換部３にノイズ除去アンプを２つ直列に接続する構成にすることで最初のノイズ除去アンプでリセットノイズ、２つ目のノイズ除去アンプでノイズ成分を除去できる（第２の実施形態）。ノイズ除去アンプを１つ用いる場合はＦＧＡ（フローティングゲートアンプ）を用いてリセットを行わないことでリセットノイズを発生させない（第１および第３の実施形態）。
画素混合を行う場合、並列出力型に適合した以下の手法が採用可能である。この手法はカラム出力アンプ部内におけるカラムごとのノイズ除去との適合性もよい。
出力される信号は出力端にあるマルチプレクサとデータを保持できる容量が接続された出力アンプ（差動アンプ）を用いることで画素加算を行うことができる。また、電荷電圧変換部とカラム出力アンプ部のカラム処理ユニットを垂直転送列が複数列ごとに共有する場合は、複数列読み出すことで直接信号電荷を加算し出力することができる。
この手法は、ＣＣＤへの読み出しや転送中の画素加算より信号出力経路で順次画素加算が行える点で効率がよく、高速性を妨げない。
出力される信号は出力端にあるマルチプレクサとデータを保持できる容量が接続された出力アンプ（差動アンプ）を用いることで画素加算を行うことができる。また、電荷電圧変換部とカラム出力アンプ部のカラム処理ユニットを垂直転送列が複数列ごとに共有する場合は、複数列読み出すことで直接信号電荷を加算し出力することができる。
この手法は、ＣＣＤへの読み出しや転送中の画素加算より信号出力経路で順次画素加算が行える点で効率がよく、高速性を妨げない。
１…ＣＣＤイメージャ、２…撮像部、３…電荷電圧変換部、４…カラム出力アンプ部、５…受光部、７…垂直転送部、１０…出力処理部、１２…水平スキャナ、１３…スイッチ回路、１４…マルチプレクサ、１５…出力アンプ、４０…ノイズ除去アンプ、４１…差動アンプ、Ｃ１等…結合容量、Ｃ２,Ｃｆ等…帰還容量、ＨＬ…水平出力線、ＶＬ…垂直出力線。
Claims (14)
- 行方向と列方向にマトリクス配置されて信号電荷を発生する複数の受光画素と、
各受光画素列の行方向の一方側に隣接し、読み出し制御が間引きモードのときに、１つの信号パケットと１つ以上の無信号の空パケットとが連続して交互に繰り返されたパケット群をそれぞれ列方向に転送する複数の垂直転送部と、
垂直転送部ごとの複数の電荷電圧変換部と、
前記電荷電圧変換部ごとに設けられ、対応する電荷電圧変換部から順次送られてくる前記空パケットと前記信号パケットの連続した２つのパケットを用いて、空パケットと信号パケットの等価ノイズ成分が除去され前記信号電荷に応じて変化する電圧を出力する複数のノイズ除去部と、
を有する固体撮像デバイス。 - 前記ノイズ除去部は、
複数の容量、複数のスイッチおよび差動アンプを含み、
前記差動アンプの入力に順次送られてくる１組の前記空パケットと前記信号パケットの電荷に対しスイッチ制御による容量間の電荷分配移送を行うことよって、前記等価ノイズ成分が除去され前記信号電荷に応じて変化する電圧を前記差動アンプから出力する
請求項１に記載の固体撮像デバイス。 - 前記電荷電圧変換部がフローティングディフュージョンアンプＦＤＡであり、
前記ＦＤＡの出力に対し、初段の第１ノイズ除去部と後段の第２ノイズ除去部がシリアル接続されている
請求項２に記載の固体撮像デバイス。 - 前記第１および第２ノイズ除去部の各々は、
前記差動アンプの反転入力と出力との間に接続された第１スイッチと、
前記反転入力の入力に接続された結合容量と、
前記反転入力と前記出力との間に直列接続された帰還容量および第２スイッチと、
前記帰還容量と前記第２スイッチとの接続ノードとクランプ電圧の供給線との間に接続された第３スイッチと、
を有する請求項３に記載の固体撮像デバイス。 - 前記第１および第２ノイズ除去部以下の（１）〜（４）の動作、すなわち、
（１）前記第１ノイズ除去部に前記電荷電圧変換部のリセット後のリセットレベル電圧が入力されたときに、当該第１ノイズ除去部と前記第２ノイズ除去部の両方において、前記第１スイッチと前記第３スイッチをオン、前記第２スイッチをオフとして、前記差動アンプの非反転入力に印加される基準電圧で前記反転入力と前記出力を保持するプリセット（Ｐ）相クランプ状態を設定する第１動作、
（２）前記第１ノイズ除去部に前記リセットレベル電圧を基準とする空パケットの電圧が入力されたときに、当該第１ノイズ除去部において、前記第１〜第３スイッチを反転動作させて前記Ｐ相クランプ状態からデータ（Ｄ）相クランプ状態に移行させ、前記結合容量と前記帰還容量との間の容量比に応じた電荷分配により、当該第１ノイズ除去部の前記出力に前記クランプ電圧からノイズ成分に比例した量だけ変化しリセットノイズが抑圧または除去された中間出力電圧を出力し、前記第２ノイズ除去部は前記Ｐ相クランプ状態を維持することで、第１ノイズ除去部の出力変化分を第２ノイズ除去部でＰ相クランプする第２動作、
（３）前記第２ノイズ除去部のＰ相クランプ状態を解除しＤ相クランプ状態に移行させ、前記第１ノイズ除去部を前記Ｐ相クランプ状態に戻すことで、前記第１ノイズ除去部の出力変化分を前記第２ノイズ除去部の出力に伝達する第３動作、
（４）前記第１ノイズ除去部に前記リセットレベル電圧を基準とする信号パケットの電圧が入力されたときに、前記第１ノイズ除去部に対し前記Ｄ相クランプ状態への移行を行うことで、前記中間出力電圧を得たときの電圧変化とは逆の向きで前記第１および第２ノイズ除去部の２つの容量比の積に応じて変化した最終出力電圧を、当該第２ノイズ除去部の出力に出現させる第４動作
を行う請求項４に記載の固体撮像デバイス。 - 前記電荷電圧変換部がフローティングディフュージョンアンプＦＤＡであり、
前記ＦＤＡの出力に対し、初段の第１ノイズ除去部と後段の第２ノイズ除去部がシリアル接続されて、それぞれが、入出力のリセット機能と、入力保持容量および負帰還容量とを持つ負帰還アンプであり、
前記第１および第２ノイズ除去部は、以下の４つ動作、すなわち、
第１および第２ノイズ除去部のリセットにより、前記ＦＤＡのリセットレベル電圧を入力保持容量でクランプする動作、
前記第１ノイズ除去部のリセット解除により、与えられた空パケットの電圧から前記等価ノイズ成分を負帰還増幅して出力する動作、
前記第１ノイズ除去部のリセット解除による等価ノイズ成分出力を前記第２ノイズ除去部の入力保持容量へ転送してクランプさせる動作、
信号パケットの電圧が与えられたときに前記第１ノイズ除去部では、等価ノイズ成分を出力した場合と同様の動作、および、前記第２ノイズ除去部の負帰還増幅により前記等価ノイズ成分が除去された信号電圧を発生する動作
を行う請求項１に記載の固体撮像デバイス。 - 前記電荷電圧変換部がフローティングゲートアンプＦＧＡであり、
前記ＦＧＡの出力に対し単一の前記ノイズ除去部が接続されている
請求項２に記載の固体撮像デバイス。 - 前記ノイズ除去部は、
前記差動アンプの反転入力と出力との間に接続された第１スイッチと、
前記反転入力の入力に接続された結合容量と、
前記反転入力と前記出力との間に直列接続された帰還容量および第２スイッチと、
前記帰還容量と前記第２スイッチとの接続ノードとクランプ電圧の供給線との間に接続された第３スイッチと、
を有する
請求項７に記載の固体撮像デバイス。 - 前記ノイズ除去部は、以下の（１）および（２）の動作、すなわち、
（１）前記差動アンプに前記結合容量を介して前記空パケットが入力されたときに、前記第１スイッチと前記第３スイッチをオン、前記第２スイッチをオフとして、前記差動アンプの非反転入力に印加される基準電圧で前記反転入力と前記出力を保持するプリセット（Ｐ）相クランプ状態を設定する第１動作、
（２）前記第１〜第３スイッチを反転動作させて前記Ｐ相クランプ状態からデータ（Ｄ）相クランプ状態に移行させ、前記結合容量と前記帰還容量との間の容量比に応じた電荷分配により、前記出力に前記クランプ電圧から信号成分に比例した量だけ変化し前記等価ノイズ成分が除去された信号電圧を出力する第２動作
を行う請求項８に記載の固体撮像デバイス。 - 前記ノイズ除去部は、
前記ＦＧＡの出力にパラレル接続された第１入力スイッチおよび第２入力スイッチと、
前記第１入力スイッチと前記差動アンプの反転入力との間に接続された第３入力スイッチと、
前記第１入力スイッチと前記第３入力スイッチとの接続ノードとコモン電源電圧の供給線との間に接続された第１入力容量と、
前記２入力スイッチと前記差動アンプの非反転入力との接続ノードと、コモン電源電圧の供給線との間に接続された第２入力容量と、
前記第１および第２入力容量の信号入力側電極とリセット電圧の供給線との間に接続された入力リセットスイッチと、
前記差動アンプの反転入力と出力との間に並列接続されたアンプリセットスイッチおよび帰還容量と、
を有する請求項７に記載の固体撮像デバイス。 - 前記ノイズ除去部は、以下の（１）〜（５）の動作、すなわち、
（１）前記第１〜第３入力スイッチをオフし、前記入力リセットスイッチおよび前記アンプリセットスイッチをオンして、前記リセット電圧を前記差動アンプの出力に設定するリセット動作、
（２）前記ＦＧＡの出力から前記空パケットが入力されたときに前記リセットスイッチをオフ後に前記第２スイッチをオンして、当該空パケットの前記等価ノイズ成分を前記出力に出現させるノイズ読み出し動作、
（３）前記第２入力スイッチをオフして前記空パケットの等価ノイズ成分を前記第２入力容量に保持させるノイズ保持動作、
（４）前記ＦＧＡの出力から前記信号パケットが入力されたときに前記第１スイッチをオンして、当該信号パケットの電荷を前記第１入力容量に保持させる信号保持動作、
（５）前記第１入力スイッチと前記アンプリセットスイッチをオフし、前記第３入力スイッチをオンして、前記第１入力容量の保持電荷うち信号成分を前記帰還容量に移送させることで、前記差動アンプの出力に前記等価ノイズ成分がキャンセルされ前記信号成分に比例し前記第１入力容量と前記帰還容量の容量比に応じた電圧を出現させる信号出力動作
を行う請求項１０に記載の固体撮像デバイス。 - 行方向と列方向にマトリクス配置された複数の受光画素で信号電荷を発生し蓄積する受光ステップと、
間引きモードのときに、１つの信号パケットと１つ以上の無信号の空パケットとが連続して交互に繰り返されたパケット群を対応する受光画素列から垂直転送部に読み出して列方向の一方側に転送する垂直転送ステップと、
前記垂直転送部の一方端から電荷電圧変換部を介して順次送られてくる前記空パケットと前記信号パケットの２つのパケットを用いて、空パケットと信号パケットの等価ノイズ成分が除去され前記信号電荷に応じて変化する電圧を出力するノイズ除去ステップと、
を含む固体撮像デバイスのノイズ除去方法。 - 光学系を含む画像入力部と、
画像処理部と、
を有し、
前記光学系に固体撮像デバイスが含まれ、
前記固体撮像デバイスは、
行方向と列方向にマトリクス配置されて信号電荷を発生する複数の受光画素と、
各受光画素列の行方向の一方側に隣接し、読み出し制御が間引きモードのときに、１つの信号パケットと１つ以上の無信号の空パケットとが連続して交互に繰り返されたパケット群をそれぞれ列方向に転送する複数の垂直転送部と、
垂直転送部ごとの複数の電荷電圧変換部と、
前記電荷電圧変換部ごとに設けられ、対応する電荷電圧変換部から順次送られてくる前記空パケットと前記信号パケットの連続した２つのパケットを用いて、空パケットと信号パケットの等価ノイズ成分が除去され前記信号電荷に応じて変化する電圧を出力する複数のノイズ除去部と、
を有する画像入力装置。 - 前記固体撮像デバイスを含む画像入力部と前記画像処理部とを制御する制御部を有し、
前記制御部は、通常の撮像モードとモニタリングモードとを設定し切り替える制御を実行する
請求項１３に記載の画像入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010028836A JP2011166577A (ja) | 2010-02-12 | 2010-02-12 | 固体撮像デバイス、そのノイズ除去方法および画像入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2010028836A JP2011166577A (ja) | 2010-02-12 | 2010-02-12 | 固体撮像デバイス、そのノイズ除去方法および画像入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011166577A true JP2011166577A (ja) | 2011-08-25 |
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ID=44596708
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| JP2010028836A Pending JP2011166577A (ja) | 2010-02-12 | 2010-02-12 | 固体撮像デバイス、そのノイズ除去方法および画像入力装置 |
Country Status (1)
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|---|---|
| JP (1) | JP2011166577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021170795A (ja) * | 2016-04-06 | 2021-10-28 | ケーエルエー コーポレイション | デュアルカラムパラレルｃｃｄセンサおよびセンサを用いた検査システム |
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2010
- 2010-02-12 JP JP2010028836A patent/JP2011166577A/ja active Pending
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| JP2021170795A (ja) * | 2016-04-06 | 2021-10-28 | ケーエルエー コーポレイション | デュアルカラムパラレルｃｃｄセンサおよびセンサを用いた検査システム |
| JP7269997B2 (ja) | 2016-04-06 | 2023-05-09 | ケーエルエー コーポレイション | デュアルカラムパラレルｃｃｄセンサおよびセンサを用いた検査システム |
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