JP6124717B2 - 撮像素子、焦点検出装置 - Google Patents

Description

本発明は、焦点検出用画素を備える撮像素子、該撮像素子を備える焦点検出装置に関する。

近年、焦点位置とのずれに応じて生じる位相差を検出するために、瞳分割された焦点検出用画素を搭載した撮像素子の開発が実用化され商品化されている。こうした撮像素子としては、例えば特開２００９−６０５９７号公報に記載されたものが挙げられる。

現在実用化されている撮像素子は、焦点検出用画素を画面内の比較的狭い特定範囲に比較的少ない数だけ配置するにとどまっており、焦点検出用画素の配置割合（密度）は例えば０．５％程度となっている。

これに対して、焦点検出性能をより高性能化するためには、焦点検出用画素をより高い密度で（あるいはさらに、より広い範囲に）多数配置することが望ましい。

特開２００９−６０５９７号公報

しかしながら、焦点検出用画素の多画素化を図ると、焦点検出用画素を読み出すために要する時間が増大するとともに、読み出しに要する消費電力が増大してしまうことになる。

本発明は上記事情に鑑みてなされたものであり、焦点検出用画素の読出時間および読出電力の増加を抑制しながら、焦点検出の高性能化を図ることができる撮像素子、焦点検出装置を提供することを目的としている。

本発明の第１の態様による撮像素子は、行列状に配列された複数の画素を有する撮像素子において、１列の前記画素がそれぞれ通常接続線を介して接続される信号線であって、全ての列に各対応して設けられた複数の垂直信号線と、行列状に配列された複数の前記画素の中に離散的に配置された複数の焦点検出用画素と、複数行でなる行群に含まれる前記焦点検出用画素の総数が、前記垂直信号線の本数以下となる範囲において前記行群を設定し、該行群に含まれる全ての前記焦点検出用画素を互いに異なる前記垂直信号線に接続する、前記通常接続線とは異なる焦点用接続線と、前記焦点用接続線上に各設けられた焦点用読出スイッチと、前記焦点用読出スイッチを前記行群単位で同時に動作させる垂直走査回路と、を具備している。

本発明の第２の態様による焦点検出装置は、上記第１の態様による撮像素子と、上記撮像素子の前記焦点検出用画素から読み出された信号に基づいて焦点検出を行う焦点検出部と、を具備している。

本発明の撮像素子、焦点検出装置によれば、焦点検出用画素の読出時間および読出電力の増加を抑制しながら、焦点検出の高性能化を図ることが可能となる。

本発明の実施形態１における撮像装置の構成を示すブロック図。 上記実施形態１における撮像部の構成を示す図。 上記実施形態１の撮像部に設けられた列並列型ＡＤ変換器の構成を示す図。 上記実施形態１における焦点検出用画素の画素配置の一例を示す図。 上記実施形態１における焦点検出用画素の垂直信号線への接続構成を示す図。 上記実施形態１において、通常画素の１画素に係る画素部およびメモリ部の構成を示す回路図。 上記実施形態１において、焦点検出用画素の１画素に係る画素部およびメモリ部の構成を示す回路図。 上記実施形態１において、画像を得るための撮像部の基本的な撮像動作を示す図。 上記実施形態１において、通常画素および焦点検出用画素の情報を得るときの画素部の１〜２行目の動作を示すタイミングチャート。 上記実施形態１において、焦点検出用画素のみの情報を得るときの画素部の行群の動作を示すタイミングチャート。 上記実施形態１において、焦点検出用画素のみの情報を得る読み出しを行ったときに、水平同期信号毎に出力されるラインの例を示すタイミングチャート。 上記実施形態１において、従来と同様の焦点検出用画素を含むラインのみの情報を得る読み出しを行ったときに、水平同期信号毎に出力されるラインの例を示すタイミングチャート。

以下、図面を参照して本発明の実施の形態を説明する。
［実施形態１］

図１から図１２は本発明の実施形態１を示したものであり、図１は撮像装置の構成を示すブロック図である。

この撮像装置は、図１に示すように、レンズ１と、撮像部２と、画像処理部３と、ＡＦ（オートフォーカス）評価値演算部４と、表示部５と、手振検出部７と、手振補正部８と、露光制御部９と、フォーカス制御部１０と、カメラ操作部１１と、カメラ制御部１２と、を備えている。なお、図１にはメモリカード６も記載されているが、このメモリカード６は撮像装置に対して着脱可能に構成されているために、撮像装置に固有の構成でなくても構わない。

レンズ１は、被写体の光学像を撮像部２に含まれる撮像素子２ａの撮像領域に結像するものである。このレンズ１は、焦点位置（ピント位置）を調節してフォーカシングを行うためのフォーカスレンズと、通過する光束の範囲を制御するための絞りと、を備え、さらに、本実施形態においては手振補正機能も備えたものとなっている。

撮像部２は、レンズ１により結像された被写体の光学像を光電変換して画像信号として出力する撮像素子２ａを含んでいる。なお、本実施形態においては、撮像素子２ａは、光電変換して得られたアナログ画像信号をデジタル信号に変換する回路（後述する列並列型ＡＤ変換器２３）を備えているものとする。さらに、本実施形態においては、撮像素子２ａが原色ベイヤー配列のカラーフィルタを備えたカラー撮像素子（図４参照）であるとして説明するが、もちろんその他の構成であっても構わない。また、撮像部２は、レンズ１の撮影光軸に垂直な面内を移動可能に構成されていて、手振補正機能を備えたものとなっている。

画像処理部３は、撮像部２から出力される画像信号に各種の画像処理を行うものである。この画像処理部３は、撮像素子２ａの後述する焦点検出用画素の画素値を、焦点検出用画素の近傍の通常画素の画素値に基づいて補間演算する処理等も行う。

ＡＦ評価値演算部４は、撮像部２から出力された画像信号に基づいてＡＦ評価値を算出し、カメラ制御部１２へ出力するものである。具体的にＡＦ評価値演算部４は、撮像素子２ａの焦点検出用画素から読み出された信号に基づいて位相差を算出し、ＡＦ評価値として出力するようになっている。なお、ＡＦ評価値演算部４は、さらに、撮像素子２ａから出力された画像信号に基づいてコントラスト値を算出し、ＡＦ評価値として出力するものであっても構わない（つまり、位相差ＡＦに加えて、さらにコントラストＡＦを行っても構わない）。

表示部５は、画像処理部３により表示用に画像処理された信号に基づき、画像を表示するものである。この表示部５は、ライブビュー表示や静止画像表示を行うとともに、この撮像装置に係る各種の情報等も表示するようになっている。

メモリカード６は、画像処理部３により記録用に画像処理された信号を保存するための記録媒体である。

手振検出部７は、加速度センサ等を有して構成され、この撮像装置の手振れを検出してカメラ制御部１２へ出力するものである。

手振補正部８は、カメラ制御部１２の制御に基づいて、検出された手振れを相殺するようにレンズ１と撮像部２との少なくとも一方を移動させ、撮像素子２ａの撮像領域上に結像される光学的な被写体像に手振れの影響が生じるのを軽減するものである。

露光制御部９は、カメラ制御部１２により決定されたシャッタ速度（露光時間）に基づいて、該カメラ制御部１２の制御の下に、撮像素子２ａの素子シャッタ（この素子シャッタには、グローバルシャッタ、すなわち、撮像素子２ａの全画素を一括リセットすることにより撮影用の露光を開始し、所定の露光時間が経過した後に全画素の画像信号を一括転送して露光を終了するシャッタが含まれている）を制御し、画像を取得させるものである。さらに、露光制御部９は、カメラ制御部１２により決定された絞り値に基づいて、レンズ１に含まれる絞りの制御等も行うようになっている。ここに、シャッタ速度および絞り値は、撮像部２から出力された画像信号に基づいて算出された測光データと、カメラ操作部１１により設定された感度と、等を用いて、例えばＡＰＥＸシステムに沿ったプログラム線図等に基づきカメラ制御部１２により決定される。また、露光制御部９は、撮像素子２ａの駆動情報をカメラ制御部１２へ出力するようになっている。

フォーカス制御部１０は、焦点を調節するためにレンズ１を駆動するものである。すなわち、フォーカス制御部１０は、ＡＦ評価値演算部４からＡＦ評価値を受けたカメラ制御部１２の制御に基づいて、レンズ１に含まれるフォーカスレンズを駆動し、撮像素子２ａに結像される被写体像が合焦に至るようにするものである。このように、ＡＦ評価値演算部４、カメラ制御部１２、およびフォーカス制御部１０は、撮像素子２ａの焦点検出用画素から読み出された信号に基づいて焦点検出を行う焦点検出部を構成している（従って、本実施形態の撮像装置は、焦点検出装置としての機能を備えている）。また、フォーカス制御部１０は、レンズ位置などのレンズ駆動情報をカメラ制御部１２へ出力するようになっている。

カメラ操作部１１は、この撮像装置に対する各種の操作入力を行うための操作部である。このカメラ操作部１１には、撮像装置の電源をオン／オフするための電源スイッチ、静止画撮影、動画撮影などを指示入力するためのレリーズボタン、静止画撮影モードや動画撮影モード、ライブビューモードなどを設定するためのモードボタン等の操作部材が含まれている。

カメラ制御部１２は、フォーカス制御部１０からのレンズ駆動情報やＡＦ評価値演算部４からのＡＦ評価値、露光制御部９からの駆動情報、画像処理部３からの処理情報、手振検出部７からの手振情報、カメラ操作部１１からの操作入力などに基づいて、画像処理部３、メモリカード６、手振補正部８、露光制御部９、フォーカス制御部１０等を含むこの撮像装置全体を制御するものである。

次に、図２は、撮像部２の構成を示す図である。

撮像部２は、複数の画素３１を有する画素部２１と、メモリ部２２と、列並列型ＡＤ変換器２３と、垂直走査回路２４と、水平読出回路２５と、制御回路２６と、水平信号線２７と、センスアンプ回路２８と、ＤＡＣ（デジタル・アナログ・コンバータ）２９と、を有している。なお、撮像部２の撮像素子２ａは、少なくとも画素部２１と垂直走査回路２４とを含んでいるが、その他の回路要素は撮像素子２ａ内であっても良いし、撮像素子２ａ外であっても構わない。ただし以下においては、図２に示す撮像部２の各要素は撮像素子２ａに含まれているものとして説明する。また、図２に示す各回路要素の配置位置は、実際の配置位置と必ずしも一致するわけではない。

画素部２１は、露光量に応じた信号電荷を生成する複数の画素３１が行列状に配列された撮像領域である。この画素部２１における画素３１の、行方向の配列は「行」あるいは「ライン」などと呼ばれ、列方向の配列は「列」と呼ばれる。また、行方向は水平方向、列方向は垂直方向などとも呼ばれる。

メモリ部２２は、画素部２１に配列された各画素３１の信号電荷を一時的に蓄積するものであり、例えば画素部２１に配列された各画素３１と同一数かつ同一配列のメモリｍ１（図６および図７参照）を有して構成されている。このメモリ部２２は、構造としては、例えば、画素部２１に対して基板厚み方向に積層された配置となっている。本実施形態においてはこのような構造となる場合を考えているために、メモリ部２２が画素部２１に含まれることを想定して説明を行う。

垂直走査回路２４は、シフトレジスタ等で構成されており、画素部２１に配列された各画素３１を例えば全画素同時に（グローバルシャッタで）露光制御して画素信号をメモリ部２２の各メモリｍ１へ転送し、メモリ部２２に配列されたメモリｍ１を例えば行単位で（あるいは後述するように行群単位で）読出制御するものである。この垂直走査回路２４には、制御信号線３２が行毎に接続されており、画素部２１やメモリ部２２への制御信号を行毎に独立して出力することができるようになっている。例えば、垂直走査回路２４は、グローバルシャッタ動作を行うときには、画素部２１の全画素３１を同時にリセットし、全画素３１の画素信号をメモリ部２２のメモリｍ１へ一斉に転送する。また例えば、垂直走査回路２４は、焦点検出用画素のみの情報を行群単位で高速に得るようにメモリｍ１を読出制御する場合には、１つの行群（ライン群）に含まれる後述する焦点用読出スイッチ（例えば、図５における、第１〜６行でなる行群における焦点用読出スイッチＳＷ４−１，４、あるいは第７〜１２行でなる行群における焦点用読出スイッチＳＷ４−７，１０等）を全て同時に動作させ、行群毎に画素信号をメモリｍ１から垂直信号線３３へ出力させるように制御する。ここに、垂直信号線３３は、全ての画素３１の列に各対応して設けられている。

列並列型ＡＤ変換器２３は、垂直信号線３３を介してメモリ部２２のメモリｍ１から列毎に出力された画素信号に対して、例えばノイズ除去や増幅等の信号処理を行うものである。この列並列型ＡＤ変換器２３は、アナログの画素信号をデジタル信号へ変換する処理も行うようになっており、全ての垂直信号線３３を介して伝送されるアナログ信号を同時にデジタル信号に変換する。

ＤＡＣ２９は、制御回路２６が列並列型ＡＤ変換器２３を制御するために出力するデジタル信号を、アナログ信号に変換するものである。

水平読出回路２５は、例えばシフトレジスタで構成されており、画素信号を読み出そうとする画素列に係る列並列型ＡＤ変換器２３の後述するＡＤＣ３０（図３参照）を順次選択し、列並列型ＡＤ変換器２３から画素信号を順次水平信号線２７へ出力することにより画素信号を読み出すものである。

センスアンプ回路２８は、水平信号線２７へ出力された画素信号に対して増幅等の信号処理を行うものである。

制御回路２６は、露光制御部９の制御に基づいて、動作の基準となるクロック信号や、垂直同期信号ＶＤ（図８、図１１、図１２等参照）、水平同期信号ＨＤ（図１１、図１２等参照）等の制御信号を生成し、上述した列並列型ＡＤ変換器２３、垂直走査回路２４、水平読出回路２５、ＤＡＣ２９等を制御するものである。

次に、図３は撮像部２に設けられた列並列型ＡＤ変換器２３の構成を示す図である。

列並列型ＡＤ変換器２３は、垂直信号線３３に各対応して設けられた複数のＡＤＣ（アナログ・デジタル・コンバータ）３０を備えている。

ＡＤＣ３０は、比較器３０ａと、カウンタ３０ｂと、ラッチ３０ｃと、を備えている。

上述したＤＡＣ２９は、制御回路２６からの制御信号に基づき、参照電圧を比較器３０ａへ出力する。ここにＤＡＣ２９が出力する参照電圧は、スロープ状に変化するランプ波形の電圧となっている。

比較器３０ａは、垂直信号線３３からアナログの画素信号が入力されると、入力された画素信号の電圧を参照電圧と比較する。そして比較器３０ａは、画素信号の電圧と参照電圧との大小関係が反転すると出力信号を反転させる。ここに比較器３０ａは、例えば複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタにより構成される一般的な差動増幅器の構成を有し、動作時には電力を消費する。この比較器３０ａ内のＤＡＣ２９からの信号線が接続される部分、および垂直信号線３３が接続される部分には、図示はしないが、リセットレベル（リセットノイズ）を記憶するためのコンデンサがそれぞれ接続されている。これらのコンデンサは、制御回路２６からの指示信号によりリセットされるようになっている。

カウンタ３０ｂは、比較器３０ａからの出力信号が反転するまでの時間、つまり、ランプ波形の参照電圧と画素信号の電圧との大小関係が反転するまでの時間（比較時間）を、例えば入力クロックの数としてデジタル的にカウントする。

ラッチ３０ｃは、カウンタ３０ｂによるカウント結果を保持するデジタルメモリとして機能し、例えば、水平信号線２７を介してセンスアンプ回路２８に接続されている。また、ラッチ３０ｃは水平読出回路２５と接続されていて、水平読出回路２５により選択されて制御信号が入力されると、保持しているデジタル信号を出力するようになっている。

続いて、図４は焦点検出用画素の画素配置の一例を示す図である。

画素部２１に配列されている画素３１には、被写体像を撮像するための通常画素と、位相差に基づき焦点検出を行うための焦点検出用画素と、が設けられている。本実施形態における焦点検出用画素としては、レンズ１の瞳の、右側を通過する光線を光電変換する焦点検出用画素Ｒと、左側を通過する光線を光電変換する焦点検出用画素Ｌと、上側を通過する光線を光電変換する焦点検出用画素Ｔと、下側を通過する光線を光電変換する焦点検出用画素Ｂと、がある。これらの内の、焦点検出用画素Ｒで得られた画像と焦点検出用画素Ｌで得られた画像とに基づいて水平方向（行方向）の位相差が検出され、焦点検出用画素Ｔで得られた画像と焦点検出用画素Ｂで得られた画像とに基づいて垂直方向（列方向）の位相差が検出される。なお、これらに限らず、右斜め方向や左斜め方向、あるいはその他の方向の位相差を検出する焦点検出用画素を設けても構わない。こうして、水平方向だけでなく、水平方向以外の方向の位相差も検出可能とすることにより、焦点検出性能の高性能化を図っている。

上述した焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂは、画素部２１における図２に示す焦点検出領域２１ａ内において、行列状に配列された複数の画素３１の中に離散的に複数配置されている。ここに、焦点検出領域２１ａは、撮像素子２ａにおける撮像領域の中央よりに設定される。

具体的に、焦点検出用画素は、例えば図４に示すような１２行８列の配置パターンを最小繰り返し単位として、この最小繰り返し単位を敷き詰めるように焦点検出領域２１ａ内に配置されている。なお、図４において、左上から右下への斜め線によるハッチングは緑画素を、縦線によるハッチングは赤画素を、横線によるハッチングは青画素を、それぞれ示している。

この図４に示す配置パターンにおいては、焦点検出用画素は、水平方向における２画素に１画素の割合（焦点検出用画素ＲまたはＬ）と４画素に１画素の割合（焦点検出用画素ＴおよびＢを区別しない場合）で交互に、原色ベイヤー配列における緑画素の位置にのみ配置されている（ただし、緑画素が配列されているが焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂは配置されていないラインもある）。焦点検出用画素Ｒが配置されているラインは他の焦点検出用画素Ｌ，Ｔ，Ｂは配置されておらず、焦点検出用画素Ｌが配置されているラインは他の焦点検出用画素Ｒ，Ｔ，Ｂは配置されていない。また、焦点検出用画素Ｔと焦点検出用画素Ｂとは同一の列には配列されていない。さらに、焦点検出用画素Ｒが配置されているラインの近傍には、対をなすように焦点検出用画素Ｌが配置されているラインが配置され、対となる焦点検出用画素Ｒと焦点検出用画素Ｌは同一の列に配置されている。加えて、焦点検出用画素Ｔを４画素右にシフトした位置には焦点検出用画素Ｂが配置されている。

また、焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂの位置における緑画素の画素値は、画像処理の際に近傍の緑画素の画素値を参照して補間することになる関係上、任意の焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂの上下左右の近傍４緑画素位置の内の、２つ以上の緑画素位置は（焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂではなく）緑画素が配置されるようになっている。

より具体的に、図４に示す配置パターンにおいては、ｎを整数としたときに、第ｎラインに焦点検出用画素Ｒが、第（ｎ＋６）ラインに焦点検出用画素Ｌが、第（ｎ＋３），（ｎ＋９）ラインに焦点検出用画素Ｔ，Ｂが、それぞれ配置されていて、緑画素が存在する第（ｎ＋１），（ｎ＋２），（ｎ＋４），（ｎ＋５），（ｎ＋７），（ｎ＋８），（ｎ＋１０），（ｎ＋１１）ラインには何れの焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂも配置されていない。

そして、図４に示すような配置パターンは、縦１２×横８＝９６個の画素の中に、焦点検出用画素が１２個含まれているために、焦点検出用画素の割合は１２．５％である。これに対して、従来の焦点距離検出画素の割合は例えば０．５％程度であり、大幅な焦点検出用画素数の向上となっている。

図５は焦点検出用画素の垂直信号線３３への接続構成を示す図、図６は通常画素の１画素に係る画素部２１およびメモリ部２２の構成を示す回路図、図７は焦点検出用画素の１画素に係る画素部２１およびメモリ部２２の構成を示す回路図である。

なお、図５においては、図４におけるライン番号ｎを１とした相対的なライン番号を左側に示している。また、図６および図７においては、相対的なライン番号が１である場合の画素部２１およびメモリ部２２の構成を示している。ここに、スイッチＳＷｎ−ｍ（ｎ，ｍは整数）のハイフン以下はライン番号（あるいは、相対的なライン番号）を示す補助符号であるために、ライン番号を問わない場合には、適宜、スイッチＳＷｎと省略することにする。

図５は、図４における一点鎖線で囲んだ部分の各画素３１の垂直信号線３３への接続構成を示しており、焦点検出用画素が水平方向における２画素に１画素の割合と４画素に１画素の割合で交互に配置されているのに対応して、垂直信号線３３に対して補助符号Ａ〜Ｄを順に付し３３Ａ〜３３Ｄとしている。

図示のように、通常画素、焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂの何れも、通常接続線３４を介して垂直信号線３３に接続されている。焦点検出用画素Ｒ，Ｌ，Ｔ，Ｂはさらに、通常接続線３４とは異なる焦点用接続線３５を介して垂直信号線３３に接続されている。この焦点用接続線３５上には焦点用読出スイッチであるスイッチＳＷ４−ｍが配設されている。なお、図５においては図示を省略しているが、通常接続線３４上にも図６および図７には示しているように通常読出用スイッチであるスイッチＳＷ３−ｍが配設されている。

ここに、通常接続線３４は、例えば左側に隣接する１列の画素のそれぞれを垂直信号線３３に接続しているが、焦点用接続線３５は、１回に読み出す１つの行群の焦点用画素の信号が混交することのないように、１つの行群に含まれる焦点用画素をそれぞれ異なる垂直信号線３３に接続するものとなっている。従って、焦点検出用画素は、焦点用接続線３５を介して隣接する垂直信号線３３に接続されるとは限らない。後述するように、本実施形態においては焦点検出用画素を隣接する垂直信号線３３に接続する例を示しているが、信号が混交しないように焦点検出用画素を垂直信号線３３に接続する場合、常に隣接する信号線３３が空いた線であるとは限らない。これは焦点検出用画素の配置パターンによって様々に変わり得る。

具体的に、焦点検出時に１回で読み出されるのは、１２行でなる最小繰り返し単位の内の、図４および図５に示す例において点線で区切った、第１〜６行でなる第１の行群、第７〜１２行でなる第２の行群のそれぞれであり、つまり２回で最小繰り返し単位の全焦点検出用画素が読み出されることになる。

例えば第１回目の読み出しに関して、第１行の焦点検出用画素Ｒを垂直信号線３３Ａ，３３Ｃに接続し、第４行の焦点検出用画素ＴまたはＢを垂直信号線３３Ｂに接続したところで、未接続の垂直信号線３３は垂直信号線３３Ｄのみとなる。そして、次の第７行の焦点検出用画素Ｌは、水平方向の配置割合が２画素に１画素であるために、未接続の垂直信号線３３Ｄに全て接続することはできない。従って、第７行の手前の第６行までが、第１の行群となっている。

このように、焦点検出用画素を選択するためのスイッチを新たに配設することによって、複数の行に配置されている焦点検出用画素を同時に読み出すことができるようにしている。ここで上述したように、垂直信号線３３の中に第１の行群の焦点検出用画素がスイッチＳＷ４を介して接続されていない垂直信号線３３Ｄが存在しており、つまり、第１の行群の焦点検出用画素のみを読み出すときには垂直信号線３３Ｄは使用されないことになる。従って、設計上は、未接続の垂直信号線３３Ｄに他の焦点検出用画素をさらに追加して接続することで、読み出し速度をさらに向上する余地があることになる。そこで、隣接していない垂直信号線３３へ接続する等で焦点用接続線３５の配線が複雑になったり、読み出し後の画像処理時における画素配列の再構成が必要になったりする場合があるが、未接続の垂直信号線３３Ｄがなくなるように他の焦点検出用画素をさらに接続して、読み出し速度をより一層改善するようにしても構わない。

第２回目の読み出しに係る第２の行群も、第１の行群と同様にして、垂直信号線３３Ａ〜３３Ｄの何れかへ、信号の混交が生じないように接続される。

こうして、焦点検出用画素が水平方向における２画素に１画素の割合と４画素に１画素の割合で交互に配置されている場合には、焦点検出用画素が配置されているラインのみを数えたときに２（この「２」は、焦点検出用画素が配置されている複数のラインの内の、焦点検出用画素が最も高い密度で配置されている最密ライン、つまり「２」画素に１画素の割合で焦点検出用画素が配置されている最密ラインの「２」に対応している）行以下毎に（従って、通常画素のみのラインも含めて考えれば、例えば、第１〜６行，第７〜１２行，…となるように）画素群を区切れば良い。

さらに上述では、焦点検出用画素を、水平方向における２画素に１画素の割合と４画素に１画素の割合で交互に配置した例を説明したが、より一般的に、最密ラインがｎ画素に１画素の割合で焦点検出用画素が配置されている場合にも、同様の考え方を適用することができる。この場合には、焦点検出用画素が配置されているラインのみを数えたときにｎ行以下毎に（例えば、第１〜ｎ行，第（ｎ＋１）〜２ｎ行，第（２ｎ＋１）〜３ｎ行，…の焦点検出用画素が配置されているラインが含まれるように）画素群を区切れば良い。

加えて、水平方向における焦点検出用画素の配置割合は一定でなくても構わない。この場合には、複数行でなる行群に含まれる焦点検出用画素の総数が、垂直信号線３３の本数以下となる範囲において行群を設定し、行群に含まれる全ての焦点検出用画素を焦点用接続線３５を介して互いに異なる垂直信号線に接続すれば良い。この場合に、行群は、行群に含まれる焦点検出用画素の総数が、垂直信号線３３の本数以下となる範囲において最大値をとることが、読み出し回数を最小化して効率化（例えば、読出時間の短縮や、読み出しに要する消費電力の削減など）を図る観点から好ましい。また、行群は、無駄な複雑さを避けるために、連続する複数行で構成されていることが好ましい。さらに、回路設計上、焦点用接続線３５は、信号線の総長さ（全ての焦点用接続線３５の長さを合計した長さ）が最短となるように設定されていることが好ましい。

次に、図６を参照して、通常画素に関連する回路構成の一例を説明する。

画素部２１の画素３１は、光電変換部であるＰＤ（フォトダイオード）と、この光電変換部ＰＤの信号を電荷読み出しの際に一時的に保持する信号蓄積部であるＦＤ（フローティングディフュージョン）と、を備えている。ここに、光電変換部ＰＤは、入射した光に応じた信号電荷を生成し、生成した信号電荷を保持・蓄積するものである。また、信号蓄積部ＦＤは、光電変換部ＰＤから転送された信号電荷を一時的に保持・蓄積する容量である。これら光電変換部ＰＤの一端と信号蓄積部ＦＤの一端とは、それぞれ接地されている。

光電変換部ＰＤの他端と信号蓄積部ＦＤの他端との間には、光電変換部ＰＤに蓄積された信号電荷を信号蓄積部ＦＤへ転送するための転送トランジスタＴＸが直列に接続されている。すなわち、転送トランジスタＴＸは、ドレイン端子が光電変換部ＰＤの他端に、ソース端子が信号蓄積部ＦＤの他端に、それぞれ接続されている。また、転送トランジスタＴＸの入力部であるゲート端子は垂直走査回路２４に接続されており、垂直走査回路２４から転送パルスが供給されて、転送トランジスタＴＸのオン／オフが制御されるようになっている。

ＴｒＡは、増幅部として機能する増幅用トランジスタであり、ゲート端子に入力される、信号蓄積部ＦＤに蓄積されている信号電荷に基づく信号を、増幅して、ソース端子から出力するものである。この増幅トランジスタＴｒＡのドレイン端子は、電圧源Ｖｄｄに接続されている。また、増幅トランジスタＴｒＡの入力部であるゲート端子は、転送トランジスタＴＸのソース端子に接続されている。さらに、増幅トランジスタＴｒＡのソース端子は電流源に接続されている。こうして増幅トランジスタＴｒＡは、電圧源Ｖｄｄと電流源とでソースフォロアンプを構成するようになっている。

ＦＤＲＳＴは信号蓄積部ＦＤおよび増幅トランジスタＴｒＡの入力部をリセットするためのＦＤリセットトランジスタである。このＦＤリセットトランジスタＦＤＲＳＴのドレイン端子は電圧源Ｖｄｄに接続されており、ＦＤリセットトランジスタＦＤＲＳＴのソース端子は転送トランジスタＴＸのソース端子に接続されている。また、ＦＤリセットトランジスタＦＤＲＳＴの入力部であるゲート端子は垂直走査回路２４に接続されており、垂直走査回路２４からＦＤリセットパルスが供給されて、ＦＤリセットトランジスタのオン／オフが制御されるようになっている。こうした構成において、ＦＤリセットトランジスタＦＤＲＳＴと転送トランジスタＴＸとを同時にオンすることにより、信号蓄積部ＦＤのリセットと同時に光電変換部ＰＤのリセットも行うことができるようになっている。

このような構成により、光電変換部ＰＤの信号は、信号蓄積部ＦＤに一旦蓄積された後に、増幅トランジスタＴｒＡにより増幅されて、メモリ部２２側へ出力される。

メモリ部２２は、コンデンサＣ１と、スイッチＳＷ１−１と、スイッチＳＷ２−１と、アナログメモリであるメモリｍ１と、トランジスタＴｒＢと、スイッチＳＷ３−１とを有している。なお、図６および図７においては、ライン番号毎に制御が異なることを意識する必要があるスイッチに対して、符号の末尾に「−１」を付してライン番号を１としたときのメモリ部２２の構成を示しているが、一般にはｍを整数として「−ｍ」であると考えれば良い。以下では適宜、「−１」の場合を代表例として説明する。

コンデンサＣ１の一端は増幅トランジスタＴｒＡのソース端子に接続されている。このコンデンサＣ１は、増幅トランジスタＴｒＡから出力される増幅信号の電圧レベルをクランプ（固定）する容量である。コンデンサＣ１の他端は、トランジスタにより構成されたスイッチＳＷ１−１のドレイン端子に接続されている。

スイッチＳＷ１−１は、コンデンサＣ１の他端の電圧レベルをサンプルホールドし、メモリｍ１に保持、蓄積するトランジスタである。このスイッチＳＷ１−１のゲート端子は、垂直走査回路２４に接続されており、垂直走査回路２４からサンプルパルスが供給されて、スイッチＳＷ１−１のオン／オフが制御されるようになっている。

スイッチＳＷ２−１は、メモリｍ１をリセットするためのトランジスタであり、そのソース端子がスイッチＳＷ１−１のソース端子に接続され、ドレイン端子が参照電圧Ｖｒｅｆに接続されている。このスイッチＳＷ２−１のゲート端子は、垂直走査回路２４に接続されており、垂直走査回路２４からクランプ＆メモリリセットパルスが供給されて、スイッチＳＷ２−１のオン／オフが制御されるようになっている。

メモリｍ１は、一端が接地され、他端がスイッチＳＷ１−１のソース端子に接続されていて、スイッチＳＷ１−１によってサンプルホールドされたアナログ信号を保持・蓄積するものである。このメモリｍ１は、信号蓄積部ＦＤの容量よりも大きな容量となるように構成されている。

トランジスタＴｒＢは、増幅部として機能する増幅用トランジスタであり、メモリｍ１に蓄積されている信号電荷に基づいてゲート端子に入力される信号を増幅して、ソース端子から出力するものである。このトランジスタＴｒＢのドレイン端子は、電圧源Ｖｄｄに接続されている。また、トランジスタＴｒＢの入力部であるゲート端子は、スイッチＳＷ１−１のソース端子に接続されている。さらに、トランジスタＴｒＢのソース端子は、スイッチＳＷ３−１を介して電流源に接続されている。こうしてトランジスタＴｒＢは、電圧源Ｖｄｄと電流源とでソースフォロアンプを構成するようになっている。

スイッチＳＷ３−１は、通常接続線３４上に配置された通常読出用スイッチであって、アナログのメモリｍ１の信号を通常接続線３４を介して垂直信号線３３に出力する選択を行うためのトランジスタである。そして、選択された信号は垂直信号線３３を介して列並列型ＡＤ変換器２３へ転送される。このスイッチＳＷ３−１は、ドレイン端子がトランジスタＴｒＢのソース端子に接続され、ソース端子が電流源に接続されている。また、スイッチＳＷ３−１のゲート端子は、垂直走査回路２４に接続されており、垂直走査回路２４から選択パルスが供給されて、スイッチＳＷ３−１のオン／オフが制御されるようになっている。

このような構成により、画素部２１からの信号は、メモリｍ１に一旦蓄積された後に、トランジスタＴｒＢにより増幅されて、列並列型ＡＤ変換器２３側へ出力される。

列並列型ＡＤ変換器２３は、図３に示したように、垂直信号線３３に各対応する複数のＡＤＣ（アナログ・デジタル・コンバータ）３０を備えている。

まず、スイッチＳＷ３−１のソース端子からアナログ画素信号が出力されると、出力されたアナログ画素信号は垂直信号線３３を介してＡＤＣ３０の比較器３０ａに入力される。信号が安定したところで、制御回路２６から指示信号を比較器３０ａに印加すると、アナログ画素信号が、比較器３０ａ内のコンデンサに記憶される。その後、比較器３０ａにはさらに、ＤＡＣ２９から上述したようなスロープ状に変化するランプ波形の参照電圧が入力される。すると比較器３０ａは、アナログ画素信号の電圧と参照電圧とを比較して、電圧の大小関係が反転した時点で出力信号を反転させる。カウンタ３０ｂは、参照電圧がスロープ状に変化し始めた時点から比較器３０ａからの出力信号が反転する時点までの時間を、入力クロック数としてデジタル的にカウントする（このカウンタ３０ｂの作用により、アナログ信号がデジタル信号に変換される）。ただし、アナログ信号のカウントを行う際には、アップカウントを行う。

その後、スイッチＳＷ２−１をオンした状態としスイッチＳＷ３−１のソース端子からリセット信号が出力され比較器３０ａに入力されると、出力されたリセットレベル信号は垂直信号線３３を介してＡＤＣ３０の比較器３０ａに入力される。信号が安定したところで、制御回路２６からの指示信号を比較器３０ａに印加すると、各画素３１のリセットレベルのバラツキ、および比較器３０ａ自身のオフセット電圧が、比較器３０ａ内のコンデンサに記憶される。その後、比較器３０ａにはさらに、ＤＡＣ２９から上述したようなスロープ状に変化するランプ波形の参照電圧が入力される。比較器３０ａは、上述と同様に、リセット信号の電圧と参照電圧とを比較して、電圧の大小関係が反転した時点で出力信号を反転させる。カウンタ３０ｂは、比較器３０ａからの出力信号が反転するまでの時間を同様にカウントするが、画素信号のカウントを行う際には、ダウンカウントを行う。

従って、カウンタ３０ｂには、画素信号のカウント結果からリセットレベル信号のカウント結果を減算した差分が保持されていることになり、つまり、リセットノイズを除去するＣＤＳ（相関二重サンプリング）が行われる。

ラッチ３０ｃは、カウンタ３０ｂによるカウント結果を保持しておく。このラッチ３０ｃは、水平読出回路２５に接続されて制御されるようになっている。

そして、水平読出回路２５からパルスが供給されると、ラッチ３０ｃがオンして水平信号線２７に電気的に接続され、ラッチ３０ｃに保持されているデジタル信号がセンスアンプ回路２８へ出力されて増幅される。

続いて、図７を参照して、焦点検出用画素に関連する回路構成の一例を説明する。

焦点検出用画素は、図６に示した通常画素に比して、メモリ部２２に焦点用読出スイッチであるスイッチＳＷ４を追加した点が異なっている。

すなわち、トランジスタＴｒＢのソース端子は、２つに分岐して、一方がスイッチＳＷ３−１に、他方がスイッチＳＷ４−１に、接続されている。スイッチＳＷ３−１は隣接する垂直信号線３３に接続されているが、スイッチＳＷ４−１（一般にはスイッチＳＷ４−ｍ）は、隣接する垂直信号線３３に接続されるとは限らず、離隔した垂直信号線３３まで延設されて接続されることもある。

スイッチＳＷ４−１は、適宜の垂直信号線３３まで延設される場合があることを除いては、スイッチＳＷ３−１と同様の接続構造となっている。

そして、スイッチＳＷ４−１のゲート端子は、垂直走査回路２４に接続されており、垂直走査回路２４から選択パルスが供給されて、スイッチＳＷ４−１のオン／オフが制御されるようになっている。

ここに、通常画素を読み出す場合にはスイッチＳＷ３−１のみへ選択パルスが供給される。この場合には、通常画素と焦点検出用画素との両方が読み出されることになる。一方、通常画素の読み出しが不要であって焦点検出用画素のみを読み出せば足りる場合には、スイッチＳＷ４−１のみへ選択パルスが供給される。上述したように、スイッチＳＷ４−１は、焦点検出用画素のみを垂直信号線３３に接続するスイッチである。

なお、上記各トランジスタに関しては、極性を逆にして、ソース端子とドレイン端子とを上述とは逆にしても構わないが、以下においても入力側がドレイン端子、出力側がソース端子である場合を想定して説明する。また、以下においては、スイッチがトランジスタにより構成されていることの記載も適宜省略する。

次に、図８は画像を得るための撮像部２の基本的な撮像動作を示す図、図９は通常画素および焦点検出用画素の情報を得るときの画素部２１の１〜２行目の動作を示すタイミングチャートである。

まず、カメラ制御部１２は、測光結果に基づいて、露光時間Ｔｅｘｐを予め設定しておく。

そして、露光制御部９は、垂直同期信号ＶＤの立ち上がりタイミングから露光時間Ｔｅｘｐだけ遡った時点で、撮像素子２ａの全画素の光電変換部ＰＤのリセットを同時に行わせる（グローバルシャッタ方式）。この光電変換部ＰＤのリセットは、上述したように、ＦＤリセットトランジスタＦＤＲＳＴと転送トランジスタＴＸとを同時にオンすることにより行われる（図９参照）。このときには、信号蓄積部ＦＤも同時にリセットされる。そして、ＦＤリセットトランジスタＦＤＲＳＴおよび転送トランジスタＴＸがオフになった時点が露光開始時点となる。

その後、露光時間Ｔｅｘｐが終了するよりも以前の時点で、ＦＤリセットトランジスタＦＤＲＳＴをオンして信号蓄積部ＦＤをリセットし、同時にスイッチＳＷ２−１をオンすることによりメモリｍ１を参照電圧Ｖｒｅｆにリセットする。このときさらに同時に、スイッチＳＷ１−１をオンすることにより、コンデンサＣ１の他端の電位が参照電圧Ｖｒｅｆにリセットされると共に、スイッチＳＷ１−１がコンデンサＣ１の他端の電位のサンプルホールドを開始する。

その後、ＦＤリセットトランジスタＦＤＲＳＴをオフにすることで、信号蓄積部ＦＤのリセットが終了する。この信号蓄積部ＦＤのリセット終了は、リーク電流によるノイズをより効果的に低減するために、なるべく露光時間Ｔｅｘｐの終了直前に行うことが望ましい。

続いて、スイッチＳＷ２−１をオフにすることで、メモリｍ１のリセットを終了する。この時点で、コンデンサＣ１は、増幅トランジスタＴｒＡから出力される増幅信号（信号蓄積部ＦＤのリセット後の増幅信号）をクランプしている。

さらにその後、転送トランジスタＴＸをオンにすることで、全画素の光電変換部ＰＤに蓄積されている信号電荷が、転送トランジスタＴＸを介して信号蓄積部ＦＤに転送され、信号蓄積部ＦＤに蓄積される。

次に、垂直同期信号ＶＤの立ち上がりタイミングにおいて、全画素の転送トランジスタＴＸをオフにすることで、全画素の露光（信号電荷の蓄積）が一括して（同時に）終了する。

この転送トランジスタＴＸのオフと同時にスイッチＳＷ１−１をオフすることにより、コンデンサＣ１の他端の電位のサンプルホールドを終了する。このようにして、画素部２１の全画素に蓄積されている信号は、信号蓄積部ＦＤで発生するリセットノイズや、増幅トランジスタＴｒＡで発生する所定の判定スレッシュレベルＶｔｈのばらつきに起因した固定パターンノイズ（ＦＰＮ）をキャンセルする相関二重サンプリング（ＣＤＳ）を実施した状態でメモリｍ１にサンプルホールドされる。

その後に、露光制御部９は、メモリｍ１にサンプルホールドされた画像信号を、列並列型ＡＤ変換器２３を介して行単位で順次読み出させる。

すなわち、メモリｍ１に蓄積されている画像信号の１行目に相当する信号は、図３を参照して説明したようにデジタル信号に変換されＣＤＳが行われて順次水平信号線２７に出力されて行く。ここで行われるＣＤＳでキャンセルされるノイズは、主に、トランジスタＴｒＢで発生する所定の判定スレッシュレベルＶｔｈのばらつきに起因した固定パターンノイズ（ＦＰＮ）とＡＤＣ起因のノイズである。１行目の全ての信号電荷を水平信号線２７を介して読み出したら、２行目の画素信号を同様に読み出して行く。これを全行分繰り返すことで全画素の信号電荷が読み出される。

続いて、図１０は、焦点検出用画素のみの情報を得るときの画素部２１の行群の動作を示すタイミングチャートである。

通常画素の読み出しが不要であって焦点検出用画素のみを読み出す場合でも、画素部２１の処理は図９に示したような処理（通常画素および焦点検出用画素の情報を得るときの処理）と同様に行われ、列並列型ＡＤ変換器２３の処理も通常画素および焦点検出用画素の情報を得るときの処理と同様に行われるが、メモリ部２２の処理が異なる部分となっている。

すなわち、画素部２１により上述したような露光動作が行われた後に、画像を得る場合には図９に示したように行毎に全画素を読み出したが、焦点検出用画素の情報を得る場合には図４、図５、および図１０に示すように、行群毎に焦点検出用画素のみを読み出すようになっている。

図４および図５に示した構成の場合には、水平同期信号ＨＤに同期して行われる第１回目の読み出しにおいて、焦点用読出スイッチＳＷ４−１，４が同時にオン／オフされて、焦点用読出スイッチＳＷ４−１から読み出された焦点検出用画素Ｒの信号が垂直信号線３３Ａまたは３３Ｃへ、焦点用読出スイッチＳＷ４−４から読み出された焦点検出用画素ＴまたはＢの信号が垂直信号線３３Ｂへ、それぞれ出力される。従ってこのときには、垂直信号線３３Ａ〜３３Ｄの順に読み出される出力画素は、Ｒ，Ｔ，Ｒ，Ｘ，Ｒ，Ｂ，Ｒ，Ｘ，…（ここに、「Ｘ」は画素出力が欠落していることを示す）の順序となる（ただし、図４および図５の画素配列において、ライン上の左側の画素が先に読み出されるものと想定している）。

続いて、水平同期信号ＨＤに同期して行われる第２回目の読み出しにおいて、焦点用読出スイッチＳＷ４−７，１０が同時にオン／オフされて、焦点用読出スイッチＳＷ４−７から読み出された焦点検出用画素Ｌの信号が垂直信号線３３Ａまたは３３Ｃへ、焦点用読出スイッチＳＷ４−１０から読み出された焦点検出用画素ＴまたはＢの信号が垂直信号線３３Ｂへ、それぞれ出力される。従ってこのときには、垂直信号線３３Ａ〜３３Ｄの順に読み出される出力画素は、Ｌ，Ｔ，Ｌ，Ｘ，Ｌ，Ｂ，Ｌ，Ｘ，…（ここに、「Ｘ」は画素出力が欠落していることを示す）の順序となる。

焦点検出領域２１ａは、図４に示す最小繰り返し単位が敷き詰められているために、全焦点検出用画素の情報を得るときにはこのような処理が繰り返して実行されることになる。

なお、焦点検出領域２１ａのみについて考えれば、第１回目および第２回目の読み出しは、行群から読み出される焦点検出用画素の総数が焦点検出領域２１ａ内を通る垂直信号線の本数より少ない例となっている。つまり、焦点検出用画素のみを読み出す際に、垂直信号線３３の一部が未使用となっているのは上述した通りである。ただし、焦点検出用画素を、焦点検出領域２１ａ内における同一行群内で見た場合にスイッチＳＷ４が未接続の垂直信号線３３や、あるいは焦点検出領域２１ａ外の垂直信号線３３に接続してより一層の効率化を図ることを妨げるものではない。例えば、行群に含まれる焦点検出用画素の総数が、画素部２１に含まれる全ての垂直信号線３３の本数以下となる範囲において最大値をとるようにすれば、最大の効率化を図ることができる。

図１１は焦点検出用画素のみの情報を得る読み出しを行ったときに水平同期信号ＨＤ毎に出力されるラインの例を示すタイミングチャート、図１２は従来と同様の焦点検出用画素を含むラインのみの情報を得る読み出しを行ったときに水平同期信号ＨＤ毎に出力されるラインの例を示すタイミングチャートである。

上述したような読み出しを行うと、例えば第１の水平同期信号ＨＤに同期して図４に示す第ｎ，（ｎ＋３）ラインが読み出され、第２の水平同期信号ＨＤに同期して図４に示す第（ｎ＋６），（ｎ＋９）ラインが読み出されることになり、最小繰り返し単位内の全焦点検出用画素は、２個の水平同期信号ＨＤで読み出される。

これに対して、図１２に示すように従来と同様の読み出しを行うと、焦点検出用画素が設けられている各ラインを読み出すには、４個の水平同期信号ＨＤが必要となる。

従って、本実施形態の構成によれば、焦点検出用画素の読み出しに要する時間が従来の５０％で済み、読み出し速度が２倍に高速化される。さらに、読み出された画素は図３に示したような列並列型ＡＤ変換器２３によりデジタル信号に変換されるが、本実施形態の構成では列並列型ＡＤ変換器２３の処理回数も５０％で済むことになり、電力を要する列並列型ＡＤ変換器２３の処理が大幅に軽減されるために、撮像素子の消費電力を効率的に削減することが可能となる。

このような実施形態１によれば、行群に含まれる焦点検出用画素は、焦点用接続線３５を介してそれぞれ異なる垂直信号線３３に接続されるようにし、通常の画像信号を読み出すためのスイッチＳＷ３とは独立して焦点用読出スイッチＳＷ４を焦点用接続線３５上に設けて行群単位で同時に動作させるようにしたために、複数行分の焦点検出用画素を１回の読出動作で読み出すことができる。従って、読出時間が短縮され、読出回数の低減に伴って消費電力を低減することも可能となる。

従来の位相差撮像素子（例えば、焦点検出用画素の配置比率０．５％）に対して、焦点検出領域２１ａの本実施形態のような高密度化を行う場合、あるいは高密度化ではなく広域化、あるいはその両方（例えば、本実施形態では焦点検出用画素の配置比率１２．５％）を図った場合には、多数（本実施形態では従来の２０倍程度に相当）の焦点検出用画素を読み出す必要が生じることになるが、本実施形態の構成によれば、このような場合でも、実用的な読み出し速度を確保することが可能となる。

そして、行群に含まれる焦点検出用画素はそれぞれ異なる垂直信号線３３に接続されているために、焦点検出用画素から出力される信号が混交することはない。

特に、本実施形態の構成においては電力を要する列並列型ＡＤ変換器２３が設けられているために、読出回数を低減することで、効率的な低消費電力化を図ることが可能となる。

また、所望の行を複数組み合わせて行群を構成することも可能であるが、不連続な行で行群を構成した場合に比べて、連続する複数行で行群を構成した場合には、回路設計や信号処理の無駄な複雑さを避けることが可能となる。

さらに、行群に含まれる焦点検出用画素の総数が、垂直信号線３３の本数以下となる範囲において最大値をとるように設定した場合には、読み出し回数を最小化して効率化を図ることができる。

そして、上述のように、未使用の垂直信号線に異なる場所に配置された焦点検出用画素を接続することもさらに高速化を図る視点で可能であるが、その際には、焦点用接続線３５を、信号線の総長さが最短となるように設定するようにすれば、回路設計が簡単になるとともに、信号線から混入するノイズ等を有効に低減することも可能となる。

焦点検出用画素がＲ画素およびＬ画素を含む場合には、水平方向の位相差を検出することができ、水平方向にパターンが変化する被写体の焦点検出を精度良く行うことができる。さらに、焦点検出用画素がＴ画素およびＢ画素を含むように構成すれば、水平方向にはパターンがほとんど変化せず、垂直方向にパターンが変化するよう被写体（つまりＲ画素およびＬ画素では検出が困難な被写体）に対しても、焦点検出を精度良く行うことができる。

また、原色ベイヤー配列においては、緑画素は赤画素、青画素の２倍の数が配置されているために、焦点検出用画素を緑画素の位置のみに配置することで、数が少ない赤や青の成分の解像度が低減しない利点がある。しかも、焦点検出用画素を緑画素の位置に（稠密でなく）離散的に配置することにより、焦点検出用画素が配設された位置の緑成分を近傍の緑画素から容易に補間して得ることが可能となる。

そして、上述したような構成の撮像素子２ａの焦点検出用画素から読み出された信号に基づいて焦点検出を行うようにしたために、高速で低消費電力の焦点検出装置となる。

なお、上述ではシャッタ動作がグローバルシャッタ動作である場合を例に挙げて説明したが、本発明はこのようなシャッタ動作に限定されるものではない。例えば、本発明を、現在一般的なローリングシャッタ動作と組み合わせることも可能である。この場合には、メモリｍ１への転送がローリング動作で行われることになり、メモリｍ１から読み出すタイミングを最適に設計すれば可能である。また、設計難易度は上がるが、メモリを介さず、光電変換部ＰＤ上でこれを実現することも原理的に可能である。さらに、転送トランジスタＴＸとＦＤリセットトランジスタＦＤＲＳＴの動作タイミングがリセット時と転送時とで完全なタイミングの一致をしていない場合（例えば、数クロック等の遅延間隔をもった擬似グローバルシャッタ動作の場合）にも、本発明を組み合わせることは当然可能である。

また、本発明は上述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することができる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明の態様を形成することができる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除しても良い。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。このように、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能であることは勿論である。

１…レンズ
２…撮像部
２ａ…撮像素子
３…画像処理部
４…ＡＦ評価値演算部（焦点検出部）
５…表示部
６…メモリカード
７…手振検出部
８…手振補正部
９…露光制御部
１０…フォーカス制御部（焦点検出部）
１１…カメラ操作部
１２…カメラ制御部（焦点検出部）
２１…画素部
２１ａ…焦点検出領域
２２…メモリ部
２３…列並列型ＡＤ変換器
２４…垂直走査回路
２５…水平読出回路
２６…制御回路
２７…水平信号線
２８…センスアンプ回路
２９…ＤＡＣ（デジタル・アナログ・コンバータ）
３０…ＡＤＣ（アナログ・デジタル・コンバータ）
３０ａ…比較器
３０ｂ…カウンタ
３０ｃ…ラッチ
３１…画素
３２…制御信号線
３３…垂直信号線
３４…通常接続線
３５…焦点用接続線
ＰＤ…光電変換部
ＦＤ…信号蓄積部
ｍ１…メモリ
Ｒ，Ｌ，Ｔ，Ｂ…焦点検出用画素
ＳＷ３…通常読出用スイッチ
ＳＷ４…焦点用読出スイッチ

Claims (9)

1. 行列状に配列された複数の画素を有する撮像素子において、
   １列の前記画素がそれぞれ通常接続線を介して接続される信号線であって、全ての列に各対応して設けられた複数の垂直信号線と、
   行列状に配列された複数の前記画素の中に離散的に配置された複数の焦点検出用画素と、
   複数行でなる行群に含まれる前記焦点検出用画素の総数が、前記垂直信号線の本数以下となる範囲において前記行群を設定し、該行群に含まれる全ての前記焦点検出用画素を互いに異なる前記垂直信号線に接続する、前記通常接続線とは異なる焦点用接続線と、
   前記焦点用接続線上に各設けられた焦点用読出スイッチと、
   前記焦点用読出スイッチを前記行群単位で同時に動作させる垂直走査回路と、
   を具備したことを特徴とする撮像素子。
2. 前記行群は、連続する複数行で構成されていることを特徴とする請求項１に記載の撮像素子。
3. 前記行群は、該行群に含まれる前記焦点検出用画素の総数が、前記垂直信号線の本数以下となる範囲において最大値をとるように設定されていることを特徴とする請求項１に記載の撮像素子。
4. 前記焦点用接続線は、信号線の総長さが最短となるように設定されていることを特徴とする請求項１に記載の撮像素子。
5. 前記焦点検出用画素は、行方向の位相差を検出するためのＲ画素およびＬ画素を含むことを特徴とする請求項１に記載の撮像素子。
6. 前記焦点検出用画素は、さらに、列方向の位相差を検出するためのＴ画素およびＢ画素を含むことを特徴とする請求項５に記載の撮像素子。
7. 前記撮像素子は、原色ベイヤー配列のカラーフィルタを備えたカラー撮像素子であって、
   前記焦点検出用画素は、原色ベイヤー配列における緑画素の位置のみに、離散的に配置されていることを特徴とする請求項１に記載の撮像素子。
8. 全ての前記垂直信号線を伝送されるアナログ信号を同時にデジタル信号に変換するための列並列型ＡＤ変換器をさらに具備したことを特徴とすることを特徴とする請求項１に記載の撮像素子。
9. 請求項１に記載の撮像素子と、
   上記撮像素子の前記焦点検出用画素から読み出された信号に基づいて焦点検出を行う焦点検出部と、
   を具備したことを特徴とする焦点検出装置。

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