KR20210108495A - 와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링 - Google Patents

와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링 Download PDF

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KR20210108495A
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티모시 엠. 홀리스
마르쿠스 발브
랄프 에버트
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마이크론 테크놀로지, 인크
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Abstract

멀티-레벨 시그널링을 사용하여 메모리 장치의 많은 채널들을 통해 데이터 전송 속도를 증가시키기 위한 기술들이 본원에 제공된다. 이러한 멀티-레벨 시그널링은 데이터 전송의 주파수 및/또는 통신된 데이터의 전송 전력을 증가시키기 않고 데이터 전송 속도를 증가시키도록 구성될 수 있다. 멀티-레벨 시그널링 방식의 예는 펄스 폭 변조(PAM)일 수 있다. 멀티-레벨 신호의 각 고유한 기호는 복수의 비트들의 데이터를 나타내도록 구성될 수 있다.

Description

와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링{MULTI-LEVEL SIGNALING IN MEMORY WITH WIDE SYSTEM INTERFACE}
상호 참조들
본 특허 출원은, Hollis 등에 의해 2017년 8월 7일자로 출원된, "Multi-Level Signaling in Memory with Wide System Interface"라는 명칭의 미국 임시 특허 출원 번호 제62/542,160의 장점을 주장하는, Hollis 등에 의해 2017년 12월 26일자로 출원된, "Multi-Level Signaling in Memory with Wide System Interface"이라는 명칭의 미국 특허 출원 번호 제15/584,600호의 우선권을 주장하는, Hollis 등에 의해 2018년 7월 23일자로 출원된, "Multi-Level Signaling in Memory with Wide System Interface"라는 명칭의 PCT 출원 번호 제PCT/US2018/043311호에 대한 우선권을 주장하며, 그 각각은 그의 양수인에게 양도되며, 그 각각은 그 전체가 본원에 참조로서 명시적으로 통합된다.
이하는 일반적으로 메모리 장치에 의한 멀티-레벨 시그널링을 사용하는 것에 관한 것으로, 보다 구체적으로 와이드 시스템 인터페이스를 포함하는 메모리 장치에서의 멀티-레벨 시그널링에 관한 것이다.
메모리 장치들은 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치들에서 정보를 저장하는데 폭넓게 사용된다. 정보는 메모리 장치의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 이진 장치들은 두 가지 상태들을 가지며, 종종 로직 "1" 또는 로직 "0"으로 표현된다. 다른 시스템들에서는, 둘 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스 하기 위해, 전자 장치의 컴포넌트는, 판독 메모리 장치에 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 장치의 컴포넌트는 메모리 장치에 상태를 기입 또는 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 위상 변화 메모리(PCM) 등을 포함하여 다양한 유형의 메모리 장치들이 존재한다. 메모리 장치들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전원이 없는 경우에도 저장된 로직 상태를 장기간 유지할 수 있다. 휘발성 메모리 장치들, 예를 들어, DRAM은 이들이 외부 전원에 의해 주기적으로 리프레시(refreshed)되지 않는 한 시간이 지남에 따라 저장된 상태를 상실할 수 있다. FeRAM은 휘발성 메모리와 유사한 장치 아키텍처들을 사용할 수 있지만 저장 장치로서 강유전성 캐패시터를 사용하기 때문에 비휘발성 특성들을 가질 수 있다. FeRAM은 따라서 다른 비휘발성 메모리 장치 및 휘발성 메모리 장치에 비해 개선된 성능을 가질 수 있다.
메모리 장치들을 개선하는 것에는, 다른 메트릭들 중에서, 일반적으로 메모리 셀 밀도 증가, 판독(read)/기입(write) 속도 증가, 신뢰성 증가, 데이터 보존성 증가, 전력 소모 감소 또는 제조 비용 절감을 포함할 수 있다.
도 1은 본 개시의 실시예들에 따른 와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링을 지원하는 메모리 장치의 예를 예시한다.
도 2는 본 개시의 실시예들에 따른 와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링을 지원하는 아이 다이어그램(eye diagram)의 예를 예시한다.
도 3은 본 개시의 실시예들에 따른 와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링을 지원하는 전송 회로의 예를 예시한다.
도 4는 본 개시의 실시예들에 따른 와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링을 지원하는 수신기의 예를 예시한다.
도 5는 본 개시의 실시예들에 따른 와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링을 지원하는 메모리 장치의 예를 예시한다.
도 6은 본 개시의 실시예들에 따른 와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링을 지원하는 장치의 블록도를 도시한다.
도 7은 본 개시의 실시예들에 따른 와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링을 지원하는 메모리 컨트롤러를 포함하는 시스템의 블록도를 예시한다.
도 8은 본 개시의 실시예들에 따른 와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링을 위한 방법을 예시한다.
일부 메모리 장치들은 데이터(예를 들어, 고대역 메모리(HBM))를 통신하기 위해 연결된 장치들(예를 들어, 메모리 셀 어레이 및 프로세서) 사이의 넓은 통신 레인들을 사용할 수 있다. 일부 경우, 이러한 넓은 통신 레인들은 많은 저항성 채널들을 포함한다. 각 채널은 저항력이 있기 때문에, 전송된 데이터의 주파수가 증가함에 따라, 데이터 전송에 필요한 전력은 주파수에 대해 비선형 방식으로 상승한다. 이러한 특성들은 저항성 채널을 통해 전송 전력의 양이 주어진 데이터를 전송하는데 사용될 수 있는 실제 주파수 상한을 부과할 수 있다.
멀티-레벨 시그널링을 사용하여 메모리 장치의 많은 채널들에 걸쳐서 데이터 전송 속도를 증가시키기 위한 기술들이 본원에 제공된다. 이러한 멀티-레벨 시그널링은 데이터 전송의 주파수 및/또는 통신된 데이터의 전송 전력을 증가시키기 않고 데이터 전송 속도를 증가시키도록 구성될 수 있다. 멀티-레벨 시그널링 방식의 예는 PAM4 또는 PAM8과 같은 펄스 폭 변조(PAM)일 수 있다. 멀티-레벨 신호의 각 고유한 기호는 복수의 비트들의 데이터를 나타내도록 구성될 수 있다.
상기에 소개된 개시의 특징들은 메모리 장치의 맥락에서 아래에 더 설명된다. 와이드 시스템 인터페이스를 갖춘 메모리에서 멀티-레벨 시그널링을 지원하는 메모리 장치에 대한 특정 예들이 설명된다. 이들 및 다른 특징들은 멀티-레벨 시그널링에 관한 장치 도면들, 시스템 도면들 및 흐름도들에 의해 그리고 대해 더 예시되고 설명된다.
도 1은 본 개시의 다양한 예들에 따른 예시적인 메모리 장치(100)를 예시한다. 메모리 장치(100)는 또한 전자 메모리 장치로도 불릴 수 있다. 메모리 장치(100)는 메모리 장치(100)의 다양한 컴포넌트들 사이의 데이터를 통신하기 위해 멀티-레벨 시그널링을 이용하도록 구성될 수 있다. 멀티-레벨 시그널링의 일부 예들은 PAM4 시그널링, PAM8 시그널링 등과 같은 PAM 시그널링을 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(105), 컨트롤러(110), 복수의 채널들(115), 시그널링 인터페이스들(120), 다른 컴포넌트들 또는 이들의 조합을 포함할 수 있다.
메모리 장치(100)는 주파수 리소스들의 소정의 대역폭을 사용하여 전송된 정보의 양을 증가시키기 위해 멀티-레벨 시그널링을 사용할 수 있다. 이진 시그널링에서는, 신호의 두 기호들(예를 들어, 두 개의 전압 레벨들)이 두 개의 로직 상태들(예를 들어, 로직 상태 '0' 또는 로직 상태 '1')을 나타내는데 사용된다. 멀티-레벨 시그널링에서는, 더 많은 라이브러리 기호들이 데이터를 나타내는데 사용될 수 있다. 각 기호는 둘 이상의 로직 상태들(예를 들어, 복수의 비트들을 갖는 로직 상태들)을 나타낼 수 있다. 예를 들어, 신호가 네 개의 고유한 기호들이 가능한 경우, 신호는 네 개의 로직 상태들(예를 들어, '00', '01, 10' 및 '11')까지 나타내는데 사용될 수 있다. 그 결과, 복수의 비트들의 데이터는 단일 기호로 압축될 수 있으며, 이에 의해 주어진 대역폭을 사용하여 통신되는 데이터의 양을 증가시킬 수 있다.
일부 경우의 멀티-레벨 시그널링에서는, 신호의 진폭은 다른 기호들을 생성하는데 사용될 수 있다. 예를 들어, 제1 진폭 레벨은 '00'을 나타낼 수 있고, 제2 진폭 레벨은 '01'을 나타낼 수 있고, 제3 진폭 레벨은 '10'을 나타낼 수 있으며, 제4 진폭 레벨은 '11'을 나타낼 수 있다. 일부 멀티-레벨 시그널링 방식들의 한 가지 단점은 기호들이 이진 시그널링 방식에서의 기호들보다 더 작은 전압에 의해 분리될 수 있다는 것이다. 더 작은 전압 분리는 멀티-레벨 시그널링 방식을 노이즈 또는 다른 측면들에 의해 발생된 오류들에 더 민감하게 만들 수 있다. 그러나, 멀티-레벨 시그널링 방식에서 기호들의 전압 분리는 전송된 신호의 피크-투-피크 전송 전력을 증가시킴으로써 확장될 수 있다. 일부 실시예들에서, 그러나 이러한 피크-투-피크 전송 전력으로의 증가는 고정된 전원 전압들, 고정된 신호 전력 요구사항들 또는 다른 요인들로 인해 가능하지 않거나 어려울 수 있다. 결과적으로, 멀티-레벨 시그널링을 구현하기 위해, 이진 시그널링 방식과 비교할 때, 송신기는 더 많은 전력을 이용할 수 있고/있거나 수신기는 증가된 에러율에 만감할 수 있다.
멀티-레벨 신호(때로는 멀티-기호 신호로 불림)는 데이터(예를 들어, 2 비트 이상의 데이터)을 나타내기 위해 3개 이상의 고유한 기호들을 포함하는 변조 방식을 사용하여 변조되는 신호일 수 있다. 멀티-레벨 신호는 M이 3보다 크거나 같은 변조 방식을 사용하여 변조되는 M진(M-ary) 신호의 예일 수 있으며, 여기서 M은 변조 방식에서 가능한 고유한 기호들, 레벨들 또는 조건들의 수를 나타낸다. 멀티-레벨 신호 또는 멀티-레벨 변조 방식은 일부 경우에 비-이진(non-binary) 신호 또는 비-이진 변조 방식으로 불릴 수 있다. 멀티-레벨 신호와 관련된 멀티-레벨(또는 M진) 변조 방식들의 예들로는, 제한하는 것은 아니나, 펄스 폭 변조(예를 들어, PAM4, PAM8), 직교 진폭 변조(QAM), 직교 위상 편이 변조(QPSK) 및/또는 기타 등을 포함할 수 있다.
이진 레벨 신호(때로는 이진 기호 신호로 불림)는 1 비트의 데이터를 나타내기 위해 두 개의 고유한 기호들을 포함하는 변조 방식을 사용하여 변조되는 신호일 수 있다. 이진 레벨 신호는 M이 2 이하인 M진 변조 방식의 예일 수 있다. 이진 레벨 신호와 관련된 이진 레벨 변조 방식들의 예들은, 제한하는 것은 아니나, NRZ(non-return-to-zero), 단극형 부호화(unipolar encoding), 양극형 부호화(unipolar encoding), 맨체스터 인코딩, PAM2 및/또는 기타 등을 포함한다.
메모리 셀 어레이(105)의 각 메모리 셀은 상이한 상태들을 저장하도록 프로그램될 수 있다. 예를 들어, 각 메모리 셀은 둘 이상의 로직 상태들(예를 들어, 로직 '0', 로직 '1', 로직 '00', 로직 '01', 로직 '10', 로직 '11' 등)을 저장하도록 프로그램될 수 있다. 메모리 셀은 프로그램 가능한 상태들을 나타내는 전하를 캐패시터에 저장할 수 있다. 예를 들어, 충전식 및 비충전식 캐패시터는 각각 두 개의 로직 상태들을 나타낼 수 있다. 메모리 셀 어레이(105)의 메모리 셀들은 DRAM, FeRAM, PCM 또는 다른 유형의 메모리 셀들을 포함하는 임의의 수의 저장 매체들을 사용할 수 있다. DRAM 메모리 셀은 절연 물질로서 유전체 물질을 갖는 캐패시터를 포함할 수 있다. 예를 들어, 유전 물질은 선형 또는 파라-전기(para-electric) 전기 분극 특성들을 가질 수 있으며, 강유전성 메모리 셀은 절연 물질로서 강유전성 물질을 갖는 캐패시터를 포함할 수 있다. 저장 매체가 FeRAM을 포함하는 경우, 강유전성 캐패시터의 전하의 상이한 레벨들은 상이한 로직 상태들을 나타낼 수 있다.
메모리 셀 어레이(105)는, 복수의 2차원(2D) 어레이들 또는 복수의 메모리 셀들이 서로의 상부에 형성되는, 3차원(3D) 어레이일 수 있거나 또는 포함할 수 있다. 이러한 구성은 2D 어레이들과 비교하여 단일 다이(die) 또는 기판 상에 형성될 수 있는 메모리 셀들의 수를 증가시킬 수 있다. 결국, 이는 생산 비용을 절감시키거나 메모리 어레이의 성능을 강화시키거나, 또는 둘 다를 수행할 수 있다. 어레이의 각 레벨은 메모리 셀들이 각 레벨에 걸쳐 서로 대략 정렬되어, 메모리 셀 스택을 형성할 수 있도록 정렬되거나 위치될 수 있다.
일부 예들에서, 메모리 셀 어레이(105)는 메모리 셀, 워드 라인, 디지트 라인 및 감지 컴포넌트를 포함할 수 있다. 일부 예들에서, 메모리 셀 어레이(105)는 플레이트 라인(예를 들어, FeRAM의 경우)을 포함할 수 있다. 메모리 셀 어레이(105)의 메모리 셀은 제1 플레이트, 셀 플레이트, 제2 플레이트 및 셀 바닥을 포함하는 캐패시터와 같은 선택 컴포넌트 및 로직 저장 컴포넌트를 포함할 수 있다. 셀 플레이트 및 셀 바닥은 그들 사이에 위치된 절연 물질(예를 들어, 유전체, 강유전체 또는 PCM 물질)을 통해 용량성으로 결합될 수 있다.
메모리 셀 어레이(105)의 메모리 셀은 워드 라인들, 디지트 라인들 및/또는 플레이트 라인들의 다양한 조합들을 사용하여 (예를 들어, 판독 동작, 기입 동작 또는 기타 동작 동안) 액세스될 수 있다. 일부 경우, 일부 메모리 셀들은 다른 메모리 셀들과 액세스 라인들(예를 들어, 디지트 라인들, 워드 라인들, 플레이트 라인들)을 공유할 수 있다. 예를 들어, 디지트 라인은 동일한 열(column)의 메모리 셀들과 공유될 수 있고, 워드 라인은 동일한 행(row)의 메모리 셀들과 공유될 수 있으며, 플레이트 라인은 동일 섹션, 타일, 덱(deck) 또는 복수의 덱들의 메모리 셀들과 공유될 수 있다. 위에 설명한 바와 같이, 메모리 셀의 캐패시터를 충전 또는 방전함으로써 다양한 상태들이 저장될 수 있다.
다양한 엘리먼트들을 동작시킴으로써 메모리 셀의 캐패시터의 저장된 상태가 판독되거나 감지될 수 있다. 캐패시터는 디지트 라인과 전자 통신될 수 있다. 캐패시터는 선택 컴포넌트가 비활성화될 때 디지트 라인으로부터 분리될 수 있으며, 캐패시터는 선택 컴포넌트가 활성화될 때 (예를 들어, 워드 라인에 의해) 디지트 라인에 연결될 수 있다. 선택 컴포넌트 활성화는 메모리 셀 선택으로 지칭될 수 있다. 일부 경우, 선택 컴포넌트는 트랜지스터일 수 있으며, 그 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어될 수 있으며, 여기서 전압 크기는 트랜지스터의 임계 크기보다 크다. 워드 라인은 선택 컴포넌트를 활성화시킬 수 있으며; 예를 들어, 워드 라인의 트랜지스터 게이트에 인가된 전압은 디지트 라인과 메모리 셀의 캐패시터를 연결할 수 있다.
디지트 라인의 전압의 변화는, 일부 예들에서, 그 고유의 캐패시턴스에 달려 있다. 즉, 전하가 디지트 라인을 통과함에 따라, 일부 한정된 전하가 디지트 라인에 저장될 수 있으며, 그 결과 발생되는 전압은 고유한 캐패시턴스에 따라 달라진다. 고유한 캐패시턴스는 디지트 라인의 치수들을 포함하는 물리적 특성들에 따라 달라질 수 있다. 디지트 라인은 메모리 셀 어레이(105)의 많은 메모리 셀들을 연결할 수 있으므로 디지트 라인은 무시할 수 없는 캐패시턴스(예를 들어, 피코 패러드(pF) 정도)를 초래하는 길이를 가질 수 있다. 그런 다음, 디지트 라인의 결과적인 전압은 메모리 셀의 저장된 로직 상태를 결정하기 위해 감지 컴포넌트에 의해 기준 전압(예를 들어, 기준 라인의 전압)과 비교될 수 있다. 다른 감지 프로세스들이 사용될 수 있다.
감지 컴포넌트는, 래칭(latching)으로 지칭될 수 있는, 신호들의 차이를 검출 및 증폭하기 위한 다양한 트래지스터들 또는 증폭기들을 포함할 수 있다. 감지 컴포넌트는, 기준 전압일 수 있는, 디지트 라인과 기준 라인의 전압을 수신 및 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 상기 비교에 기초하여 더 높거나(예를 들어, 양) 또는 더 낮은(예를 들어, 음 또는 접지) 공급 전압으로 구동될 수 있다. 예를 들어, 디지트 라인이 기준 라인보다 높은 전압을 갖는 경우, 감지 증폭기 출력은 양의 공급 전압으로 구동될 수 있다.
일부 경우, 감지 증폭기는 공급 전압으로 디지트 라인을 구동시킬 수 있다. 그런 다음, 감지 컴포넌트는, 메모리 셀의 저장된 상태(예를 들어, 로직 '1')를 결정하는데 사용될 수 있는, 감지 증폭기의 출력 및/또는 디지트 라인의 전압을 래칭할 수 있다. 대안으로, 예를 들어, 디지트 라인이 기준 라인보다 작은 전압을 갖는 경우, 감지 증폭기 출력은 음의 전압 또는 접지 전압으로 구동될 수 있다. 감지 컴포넌트는 메모리 셀의 저장된 상태(예를 들어, 로직 '0')를 결정하기 위해 감지 증폭기 출력을 마찬가지로 래칭할 수 있다. 그런 다음, 메모리 셀의 래칭된 로직 상태는, 예를 들어, 컬럼 디코더를 통해 출력될 수 있다.
메모리 셀을 기입하기 위해, 전압이 메모리 셀의 캐패시터에 걸쳐 인가될 수 있다. 메모리 셀을 기입하는데 다앙?h 방법들이 사용될 수 있다. 일 예에서, 선택 컴포넌트는 디지트 라인에 캐패시터를 전기적으로 연결하기 위해 워드 라인을 통해 활성화될 수 있다. 셀 플레이트(예를 들어, 플레이트 라인을 통해) 및 셀 바닥(예를 들어, 디지트 라인을 통해)의 전압을 제어함으로써 캐패시터에 결쳐 전압이 인가될 수 있다. 로직 '0'을 기입하기 위해, 셀 플레이트는 하이(high)가 될 수 있다(예를 들어, 전압 레벨이 "하이(high)" 전압인 미리 설정된 전압 이상으로 증가될 수 있다). 즉, 양의 전압이 플레이트 라인에 인가될 수 있으며, 셀 바닥은 로우(low)가 될 수 있다(예를 들어, 사실상 접지되거나 또는 디지트 라인에 음의 전압을 인가함). 셀 플레이트가 로우가 되고 셀 바닥이 하이가 되는 로직 '1'을 기입하기 위해 반대 프로세스들이 수행될 수 있다.
컨트롤러(110)는 다양한 컴포넌트들(예를 들어, 행 디코더들, 열 디코더들 및 감지 컴포넌트들)을 통해 메모리 셀 어레이(105)에서 메모리 셀의 동작(예를 들어, 판독, 기입, 재기입, 리프레시, 방전 등)을 제어할 수 있다. 일부 경우, 행 디코더, 열 디코더 및 감지 컴포넌트 중 하나 이상은 컨트롤러(110)와 같은 장소에 배치될 수 있다. 컨트롤러(110)는 원하는 워드 라인 및 디지트 라인을 활성화시키기 위해 행 및 열 어드레스 신호들을 생성할 수 있다. 다른 예들에서, 컨트롤러(110)는 메모리 장치(100)의 동작 동안 사용된 다양한 전압들 또는 전류들을 생성 및 제어할 수 있다. 예를 들어, 컨트롤러(110)는 하나 이상의 메모리 셀들에 액세스한 후 워드 라인 또는 디지트 라인에 방전 전압들을 인가할 수 있다. 일반적으로, 본원에 논의된 인가된 전압 또는 전류의 크기, 형태 또는 지속시간은 조정되거나 변경되며, 메모리 장치(100)를 구동하는데 있어 논의된 다양한 동작들에 대해 상이할 수 있다. 더욱이, 메모리 셀 어레이(105) 내의 하나, 복수 또는 모든 메모리 셀들은 동시에 액세스될 수 있다. 예를 들어, 메모리 셀 어레이(105)의 복수의 메모리 셀들 또는 모든 메모리 셀들은 복수의 메모리 셀들 또는 모든 메모리 셀들이 단일 로직 상태(예를 들어, 로직 '0')로 설정될 수 있는 리셋 동작 동안 동시에 액세스될 수 있다.
복수의 채널들(115) 각각은 컨트롤러(110)와 메모리 셀 어레이(105)에 결합되도록 구성될 수 있다. 엑솜(exome) 예들에서, 복수의 채널들(115) 각각은 복수의 레그들로 지칭될 수 있다. 일부 메모리 장치들에서, 메모리 장치와 호스트 장치(예를 들어, 개인용 컴퓨터 또는 기타 컴퓨팅 장치) 사이의 데이터 전송 속도는 복수의 채널들(115)에 걸쳐 전송된 데이터의 속도에 의해 제한될 수 있다. 일부 예들에서, 메모리 장치(100)는 많은 수의 고-저항 채널들을 포함할 수 있다. 채널들의 수가 증가함으로써, 메모리 장치(100)에 전송된 데이터의 양은 데이터 전송 속도를 증가시키지 않고 증가될 수 있다. 일부 예들에서, 복수의 채널들(115)은 와이드 시스템 인터페이스로 지칭될 수 있다. 복수의 채널들(115) 각각은 메모리 셀 어레이(105)와 컨트롤러(110) 사이에 위치된 인터포저의 일부일 수 있다. 일부 예들에서, 채널들(115) 중 하나 이상은 단방향일 수 있으며, 다른 예들에서, 채널들(115) 중 하나 이상은 양방향일 수 있다.
일부 예들에서, 시그널링 인터페이스들(120)의 적어도 일부(및 일부 경우, 각각)는 복수의 채널들(115)을 사용하여 통신된 신호들을 생성 및/또는 디코딩할 수 있다. 시그널링 인터페이스(120)는 복수의 채널들(115)과 결합되는 각 컴포넌트와 연관될 수 있다. 시그널링 인터페이스(120)는 멀티-레벨 신호들, 이진 신호들 또는 둘 다(예를 들어, 동시에)를 생성 및/또는 디코딩하도록 구성될 수 있다. 각 시그널링 인터페이스(120)는 드라이버(125) 및 수신기(130)를 포함할 수 있다. 일부 예들에서, 각 드라이버(125)는 멀티-레그(multi-leg) 드라이버로 지칭될 수 있다.
각 드라이버(125)는 복수의 비트들을 포함하는 로직 상태에 기초하여 멀티-레벨 신호를 생성하도록 구성될 수 있다. 예를 들어, 드라이버(125)는 로직 상태에 대응되는 진폭을 갖는 신호를 생성하기 위해 PAM4 시그널링 기술들(또는 다른 유형의 멀티-레벨 시그널링 기술들)을 사용할 수 있다. 드라이버(125)는 단일 입력 라인을 사용하여 데이터를 수신하도록 구성될 수 있다. 일부 경우, 드라이버(125)는 데이터의 제1 비트에 대한 제1 입력 라인(예를 들어, 최상위 비트), 데이터의 제2 비트에 대한 제2 입력 라인(예를 들어, 최소 유효 비트)를 포함할 수 있다. 일부 상황들에서, 드라이버(125)는 이진-레벨 신호(예를 들어, NRZ 신호)를 생성하도록 구성될 수 있다. 일부 경우, 드라이버(125)는 멀티-레벨 신호를 생성하도록 단일-엔디드 시그널링을 사용할 수 있다. 이런 경우, 멀티-레벨 신호는 차이 없이 전송될 수 있다.
각 수신기(130)는 복수의 채널들(115)을 사용하여 수신된 멀티-레벨 신호의 기호로 표현된 로직 상태를 결정하도록 구성될 수 있다. 일부 경우, 수신기(130)는 수신된 멀티-레벨 신호의 진폭을 결정할 수 있다. 결정된 진폭에 기초하여, 수신기(130)는 멀티-레벨 신호로 표현되는 로직 상태를 결정할 수 있다. 수신기(130)는 신호 출력 라인을 사용하여 데이터를 출력하도록 구성될 수 있다. 일부 경우, 수신기(130)는 제1 데이터 비트에 대한 제1 입력 라인(예를 들어, 최상위 비트), 제2 데이터 비트에 대한 제2 입력 라인(예를 들어, 최소 유효 비트)를 포함할 수 있다. 일부 상황들에서, 수신기(130)는 이진-레벨 신호(예를 들어, NRZ 신호)를 디코딩하도록 구성될 수 있다. 예를 들어, 각각의 수신기들(130)은 복수의 채널들(115)을 통해 송신기(도시되지 않음)와 결합될 수 있다. 각각의 채널들(115)은 복수의 비트들을 포함하는 데이터를 출력하도록 구성될 수 있으며, 컨트롤러(110)는 데이터 출력 사이의 출력 임피던스 오프셋을 결정하도록 구성될 수 있다. 하나 이상의 트랜지스터(별도로 도시되지 않음)는 하나 이상의 복수의 채널들(115)의 저항 레벨을 조정하도록 구성될 수 있다. 이 조정은 결정된 출력 임피던스 오프셋에 적어도 부분적으로 기초할 수 있다.
일부 경우, 각각의 시그널링 인터페이스들(120)은 상이한 유형의 신호들(예를 들어, NRZ 신호들, PAM4 신호들, PAM8 신호들 등)를 선택적으로 생성 및/또는 디코딩하도록 구성될 수 있다. 메모리 장치(100)의 동작 상황들에 기초하여 다른 유형의 신호들이 사용될 수 있다. 예를 들어, 이진 시그널링은 멀티-레벨 시그널링보다 전력을 덜 소모할 수 있으며, 전력 소모가 성능을 고려하여 구동될 때 사용될 수 있다. 어떤 유형의 시그널링이 사용되어야 하는지를 결정하는데 사용될 수 있는 다른 성능 요소들은 클록 고려 사항, 데이터 스트로브(DQS) 고려 사항, 회로 능력, 대역폭 고려 사항, 지터 고려 사항 또는 이들의 조합을 포함할 수 있다. 일부 경우에, 컨트롤러(110)는 신호 유형을 선택하도록 구성될 수 있으며, 시그널링 인터페이스들(120)은 컨트롤러(110)로부터 수신된 인스트럭션들에 기초한 선택을 구현하도록 구성될 수 있다. 일부 경우, 각각의 시그널링 인터페이스들(120)은 에러 검출 절차들, 에러 정정 절차들, 데이터 버스 반전 절차들, 또는 이들의 조합과 같은 코딩 기능들을 구현하도록 구성될 수 있다.
일부 경우, 시그널링 인터페이스들(120)은 멀티-레벨 신호 및 이진 신호를 동시에 통신하도록 구성될 수 있다. 이런 경우, 시그널링 인터페이스(120)는 하나 이상의 드라이버(125) 및 수신기(130) 세트를 포함할 수 있다. 예를 들어, 시그널링 인터페이스(120)는 제1 채널 세트(115)를 사용하는 이진-레벨 신호를 사용하여 제1 데이터 세트(예를 들어, 제어 신호)를 통신하는 동시에 제2 데이터 세트(예를 들어, 사용자 정보)가 제 2 채널 세트(115)를 사용하는 멀티-레벨 신호를 사용하여 통신하도록 구성될 수 있다.
도 2는 본 개시의 다양한 실시예들에 따른 멀티-레벨 신호를 나타내는 아이 다이어그램(eye diagram)(200)의 예를 예시한다. 아이 다이어그램(200)은 고속 전송에서 신호의 품질을 나타내는데 사용될 수 있으며, 신호의 4 가지 기호들(예를 들어, '00', '01', '10' 또는 '11')을 나타낼 수 있다. 일부 예들에서, 각각의 4 개의 기호들은 상이한 전압 진폭(예를 들어, 진폭들(205-a, 205-b, 205-c, 205-d))으로 표현될 수 있다. 다른 예들에서, 아이 다이어그램(200)은 메모리 장치(예를 들어, 도 1을 참조하여 설명된 바와 같은 메모리 장치(100))에서 데이터를 통신하는데 사용될 수 있는 PAM4 신호를 나타낼 수 있다. 아이 다이어그램(200)은 신호 무결성의 건강의 시각적 표시를 제공하기 위해 사용될 수 있으며, 데이터 신호의 노이즈 마진을 나타낼 수 있다. 노이즈 마진은 예를 들어 신호가 진폭들(205)의 이상적인 경계들을 초과하는 양을 지칭할 수 있다.
아이 다이어그램(200)을 생성하기 위해, 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(210)(예를 들어, 단위 간격 또는 비트 주기)에 따라 디지털 신호를 샘플링 할 수 있다. 샘플주기(210)는 측정된 신호의 전송과 관련된 클록에 의해 정의될 수 있다. 일부 예들에서, 오실로스코프 또는 다른 컴퓨팅 장치는 트레이스(215)를 형성하기 위해 샘플 주기(210) 동안 신호의 전압 레벨을 측정할 수 있다. 노이즈 및 다른 요소들은 신호로부터 측정된 트레이스(215)가 이상적인 단계 함수 세트로부터 벗어난 결과를 초래할 수 있다. 복수의 트레이스들(215)을 중첩시킴으로써, 측정된 신호에 대한 다양한 특성들이 결정될 수 있다. 예를 들어, 아이 다이어그램(200)은 지터, 크로스 토크, 전자기 간섭(EMI), 신호 손실, 신호대 잡음비(SNR), 다른 특성들 또는 이들의 조합과 같은 통신 신호의 다수의 특성들을 식별하는데 사용될 수 있다. 폐쇄된 아이(eye)는 노이즈가 많거나 및/또는 예측할 수 없는 신호 또는 다른 문제들을 나타낼 수 있다.
일부 예들에서, 아이 다이어그램(200)은 폭(220)을 나타낼 수 있다. 아이 다이어그램(200)의 아이의 폭(220)은 측정된 신호의 타이밍 동기화 또는 측정된 신호의 지터 효과를 나타내는데 사용될 수 있다. 일부 예들에서, 폭(220)을 샘플 주기(210)와 비교하는 것은 측정된 신호의 SNR의 측정을 제공할 수 있다. 아이 다이어그램 내의 각 아이는 측정된 신호의 특성들에 기초하는 고유한 폭을 가질 수 있다. 측정된 신호의 폭(220)을 수정하기 위해 다양한 인코딩 및 디코딩 기술들이 사용될 수 있다.
다른 예들에서, 아이 다이어그램(200)은 측정된 신호의 기호로 표현되는 로직 상태의 값을 결정하기 위한 샘플링 시간(225)(예를 들어, 이상적인 샘플링 시간)을 나타낼 수 있다. 예를 들어, 측정된 신호의 샘플링 데이터(예를 들어, 타이밍 동기화)를 위한 정확한 시간을 결정하는 것은 신호의 검출에서 에러율을 최소화하는 데 중요할 수 있다. 예를 들어, 컴퓨팅 디바이스가 트랜지션 시간(예를 들어, 상승 시간(230) 또는 하강 시간(235)) 동안 신호를 샘플링하면, 에러가 디코더에 의해 신호의 기호로 표현되는 데이터에 유입될 수 있다. 측정된 신호의 이상적인 샘플링 시간(225)을 수정하기 위해 다양한 인코딩 및 디코딩 기술들이 사용될 수 있다.
아이 다이어그램(200)은 제1 진폭(205)에서 제2 진폭(205)으로의 트랜지션들을 위한 상승 시간(230) 및/또는 하강 시간(235)을 식별하는데 사용될 수 있다. 상승 시간(230) 또는 하강 시간(235) 동안 트레이스(215)의 기울기는 다른 측면들 중에서도 타이밍 오류에 대한 신호의 감도를 나타낼 수 있다. 예를 들어, 트레이스(215)의 기울기가 가파를수록(예를 들어, 상승 시간(230) 및/또는 하강 시간(235)이 더 작을수록), 진폭(205) 사이의 트랜지션들이 더 이상적이다. 측정된 신호의 상승 시간(230) 및/또는 하강 시간(235)을 수정하기 위해 다양한 인코딩 및 디코딩 기술이 사용될 수 있다.
일부 예들에서, 아이 다이어그램(200)은 측정된 신호에서 지터(240)의 양을 식별하는데 사용될 수 있다. 지터(240)는 상승 및 하강 시간의 오정렬로 인한 타이밍 에러를 지칭할 수 있다. 지터(240)는 상승 에지 또는 하강 에지가 데이터 클록에 의해 정의된 이상적인 시간과 다른 시간에 발생할 때 발생한다. 지터(240)는 신호 반사, 기호 간 간섭, 크로스 토크, 프로세스-전압-온도 (PVT) 변동, 랜덤 지터, 부가 노이즈 또는 이들의 조합에 의해 발생될 수 있다. 측정된 신호의 지터(240)를 수정하기 위해 다양한 인코딩 및 디코딩 기술들이 사용될 수 있다. 일부 경우, 각 신호 레벨 또는 각 아이에 대한 지터(240)는 다를 수 있다.
다른 예에서, 아이 다이어그램(200)은 다양한 진폭들(205) 사이의 피크 대 피크 전압 차이를 나타낼 수 있는 아이 오프닝(eye opening)(245)을 나타낼 수 있다. 아이 오프닝(245)은 측정된 신호의 상이한 진폭들(205)을 구별하기 위한 전압 마진과 관련될 수 있다. 마진이 작을수록 주변 진폭을 구별하기가 더 어려워지며 노이즈로 인해 발생할 수 있는 오류가 많아진다. 일부 경우, 신호의 수신기(예를 들어, 도 1을 참조하여 설명된 바와 같은 수신기(130))는 신호를 다양한 진폭들(205) 사이에 위치된 하나 이상의 임계 전압들과 비교할 수 있다. 다른 경우, 아이 오프닝(245)이 클수록, 노이즈가 하나 이상의 전압 임계치들을 에러로 만족시킬 가능성이 낮아진다. 아이 오프닝(245)은 측정된 신호에서 부가 노이즈의 양을 나타내는데 사용될 수 있으며, 측정된 신호의 SNR을 결정하는데 사용될 수 있다. 측정된 신호의 아이 오프닝(245)를 수정하기 위해 다양한 인코딩 및 디코딩 기술들이 사용될 수 있다. 일부 경우, 각 아이에 대한 아이 오프닝(245)은 다를 수 있다. 이런 경우, 멀티-레벨 신호의 아이들은 동일하지 않을 수 있다.
다른 예들에서, 아이 다이어그램(200)은 왜곡(250)을 나타낼 수 있다. 왜곡(250)은 신호 경로에서의 노이즈 또는 중단으로 인한 측정된 신호의 오버슈트 및/또는 언더슈트를 나타낼 수 있다. 신호가 오래된 진폭(예를 들어, 진폭(205-c))으로부터 새로운 진폭(예를 들어, 진폭(205-b))으로 안정화됨에 따라, 신호는 새로운 진폭 레벨을 오버슈트 및/또는 언더슈트 할 수 있다. 일부 예들에서, 왜곡(250)은 이러한 오버슈팅 및/또는 언더슈팅에 의해 발생될 수 있으며, 신호에 부가 노이즈가 발생되거나 신호 경로에 중단이 발생될 수 있다. 아이 다이어그램 내의 각 아이는 측정된 신호의 특성들에 기초하는 고유한 오프닝을 가질 수 있다. 측정된 신호의 왜곡(250)을 수정하기 위해 다양한 인코딩 및 디코딩 기술들이 사용될 수 있다. 일부 경우, 각 신호 레벨 또는 각 아이에 대한 왜곡(250)은 다를 수 있다.
도 2에 도시된 아이 다이어그램(200)의 특성들의 위치들은 단지 예시를 위한 것이다. 폭(220), 샘플링 시간(225), 상승 시간(230), 하강 시간(235), 지터(240), 아이 오프닝(245) 및/또는 왜곡(250)과 같은 특성들은 도 2에 구체적으로 나타내지 않은 아이 다이어그램(200)의 다른 부분들에서 발생할 수 있다.
도 3은 본 개시의 다양한 실시예들에 따른 송신 회로(300)의 예를 예시한다. 전송 회로(300)는 하나 이상의 비트들의 데이터에 기초하여 멀티-레벨 신호 또는 이진-레벨 신호를 생성하도록 구성될 수 있다. 전송 회로(300)는 도 1을 참조하여 설명된 바와 같은 드라이버(125)의 예일 수 있다. 전송 회로(300)는 드라이버(315), 선입 선출(FIFO) 컴포넌트(330), 멀티플렉서(335) 및 프리-드라이버(340)를 포함할 수 있다.
드라이버(315)는 풀-업 회로(305) 및 풀-다운 회로(310)를 포함할 수 있다. 전송 회로(300)는 메모리 코어(325)로부터 수신된 로직 상태에 기초하여 복수의 채널들(예를 들어, 도 1을 참조하여 설명된 바와 같은 채널들(115))에 신호를 출력하도록 구성될 수 있다. 일부 예들에서, 전송 회로(300)는 메모리 코어(325)와 결합될 수 있으며, 이는 도 1을 참조하여 설명된 바와 같은 컨트롤러(110) 또는 메모리 셀들의 메모리 셀 어레이(105)의 예일 수 있다.
일부 예들에서, 송신 회로(300)는 메모리 코어(325)로부터 수신된 데이터에 기초하여 동작할 수 있다. 일부 예들에서, 식별된 데이터는 하나 이상의 비트들의 정보를 포함할 수 있다. 다른 예들에서, 전송 회로(300) 또는 메모리 컨트롤러는 식별된 데이터에 기초하여 원하는 진폭 레벨을 식별할 수 있다. 전송 회로(300) 또는 메모리 컨트롤러는 전송 회로(300)의 출력 신호의 현재 진폭 레벨을 식별할 수 있으며, 일부 예들에서, 전송 회로(300) 또는 메모리 컨트롤러는 현재 진폭 레벨에서 원하는 진폭 레벨의 출력 신호로 트랜지션하기 위해 풀-업 회로(305) 및/또는 풀-다운 회로(310)에 대한 인스트럭션 세트를 결정할 수 있다. 추가로 또는 대안으로, 예를 들어, 인스트럭션들은 드라이버(315)의 출력(320)을 둘 이상의 전압 소스들에 결합시키는 하나 이상의 스위칭 컴포넌트들에 인가하기 위한 게이트 전압들의 특성들(예를 들어, 게이트 전압들의 진폭, 게이트 전압들의 타이밍, 및/또는 게이트 전압 활성화 패턴)을 포함할 수 있다. 인스트럭션들은 출력 신호가 원하는 진폭 레벨로 "풀-업"되거나 "풀-다운"되게 하도록 구성될 수 있다.
일부 예들에서, 메모리 코어(325)는 FIFO 컴포넌트(330)과 결합될 수 있다. 예를 들어, 메모리 코어(325)로부터 전송된 데이터는 FIFO 컴포넌트(330)를 통해 라우팅될 수 있다. FIFO 컴포넌트(330)는 예를 들어 메모리 코어(325)로부터 전송된 데이터를 구성 및/또는 조작할 수 있다. 일부 예들에서, FIFO 컴포넌트(330)는 시간 및 우선 순위에 따라 데이터를 조작 및/또는 구성할 수 있다. 따라서, FIFO 컴포넌트(330)는 선착순으로 데이터를 처리할 수 있다. 일부 예들에서, FIFO 컴포넌트(330)는 메모리 컨트롤러(예를 들어, 도 1을 참조하여 설명된 바와 같은 컨트롤러(110))와 동일한 클록을 이용할 수 있다. 다른 예들에서, FIFO 컴포넌트(330)는 판독 및 기입 동작들에 개별 클록들을 이용할 수 있다.
다른 예들에서, 메모리 코어(325)로부터 그리고 FIFO 컴포넌트(330)를 통해 전송된 데이터는 멀티플렉서(335)를 통해 멀티플렉싱될 수 있다. 멀티플렉서(335)는 메모리 코어(325) 및 FIFO 컴포넌트(330) 둘 다와 결합될 수 있다. 일부 예들에서, 멀티플렉서(335)는 FIFO 컴포넌트(330)으로부터 수신된 여러 입력 신호들 중 하나를 선택할 수 있다. 입력 신호의 선택 시, 멀티플렉서(335)는 신호를 프리-드라이버(340)로 포워딩할 수 있다. 프리 드라이버(340)는, 예를 들어, 멀티플렉서(335)와 결합될 수 있고 저전력 신호를 생성하기 위해 바이어 싱 회로를 이용할 수 있다. 일부 예들에서, 프리-드라이버(340)를 통해 생성된 신호는 풀-업 회로(305) 및/또는 풀-다운 회로(310)로 전송될 수 있다. 일부 경우, 프리-드라이버(340)는 드라이버(315)의 스위칭 컴포넌트들에 대한 게이트 신호들을 생성하기 위해 멀티플렉서(335)의 출력에 연결된 하나 이상의 인버터들을 포함할 수 있다.
풀-업 회로(305)는 드라이버(315)의 출력 신호를 제1 진폭에서 제1 진폭보다 큰 제2 진폭으로 바이어스하도록 구성될 수 있다. 예를 들어, 출력 신호가 도 2를 참조하여 설명된 바와 같이 제1 진폭(205-b)에 있는 경우, 풀-업 회로(305)는 출력 신호를 진폭들(205-c 또는 205-d) 중 하나로 트랜지션하는데 사용될 수 있다. 풀-업 회로(305)는 하나 이상의 스위칭 컴포넌트들(예를 들어, 트랜지스터)를 사용하여 제1 전압원에 결합될 수 있다. 제1 전압원은 풀-다운 회로(310)와 연관된 제2 전압원보다 큰 전압을 가질 수 있다.
풀-다운 회로(310)는 드라이버(315)의 출력 신호를 제1 진폭에서 제1 진폭보다 큰 제2 진폭으로 바이어스하도록 구성될 수 있다. 예를 들어, 출력 신호가 도 2를 참조하여 설명된 바와 같이 제1 진폭(205-b)인 경우, 풀-다운 회로(310)는 출력 신호를 진폭(205-a)로 트랜지션하는데 사용될 수 있다. 풀-다운 회로(310)는 하나 이상의 스위칭 컴포넌트들(예를 들어, 트랜지스터)를 사용하여 제2 전압원에 결합될 수 있다. 제2 전압원은 풀-업 회로(305)와 연관된 제1 전압원보다 낮은 전압을 가질 수 있다. 일부 경우, 풀-다운 회로(310)는 드라이버(315)의 출력을 접지 또는 가상 접지와 선택적으로 결합한다.
일부 경우, 풀-업 회로(305) 및/또는 풀-다운 회로(310)의 설계는 아이 다이어그램(예를 들어, 도 2를 참조하여 설명된 바와 같은 아이 다이어그램 (200))에 의해 표현된 바와 같이 출력 신호의 다양한 특성들에 영향을 미칠 수 있다. 예를 들어, 풀-업 회로(305) 및/또는 풀-다운 회로(310)의 설계는 아이 폭(예를 들어, 도 2를 참조하여 설명된 바와 같은 폭(220)), 아이 오프닝(예를 들어, 도 2를 참조하여 설명된 바와 같은 아이 오프닝 (245)), 왜곡(예를 들어, 도 2를 참조하여 설명된 바와 같은 왜곡(250)), 지터(예를 들어, 도 2를 참조하여 설명된 바와 같은 지터(240)), 진폭(들)의 위치, 다른 특성들, 또는 이들의 조합에 영향을 미칠 수 있다.
일부 경우, 전송 회로(300)는 이진 신호들(예를 들어, NRZ 시그널링) 또는 멀티-레벨 신호들(예를 들어, PAM4 또는 PAM8)을 선택적으로 생성하도록 구성될 수 있다. 다른 예들에서, 전송 회로(300)는 드라이버(315)의 출력 신호의 전송 전력을 조정하도록 구성될 수 있다. 추가로 또는 대안으로, 예를 들어, 전송 회로(300) 또는 메모리 컨트롤러(예를 들어, 도 1을 참조하여 설명된 바와 같은 컨트롤러(110))는 출력 신호를 메모리 장치의 다른 컴포넌에 전달하기 위해 하나 이상의 채널들 또는 하나 이상의 채널 그룹들을 선택하도록 구성될 수 있다.
도 4는 본 개시의 다양한 실시예들에 따른 수신기(400)의 예를 예시한다. 수신기(400)는 멀티-레벨 신호 또는 이진-레벨 신호를 수신 및/또는 디코딩하도록 구성될 수 있다. 예를 들어, 연결된 컴포넌트의 수신기(400)(예를 들어, 메모리 셀 어레이(105) 또는 메모리 장치(100)의 컨트롤러(110))는 하나 이상의 복수의 채널들(예를 들어, 채널들(115))을 사용하여 신호를 수신할 수 있다. 수신기(400)는 수신된 신호에 기초하여 하나 이상의 비트들의 데이터를 출력하도록 구성될 수 있다. 수신기(400)는 하나 이상의 비교기들(405) 및 디코더(410)를 포함할 수 있다. 수신기(400)는 도 1을 참조하여 설명된 바와 같은 수신기(130)의 예일 수 있다.
하나 이상의 비교기들(405)은 수신된 신호를 하나 이상의 기준 전압들(415)과 비교하도록 구성될 수 있다. 비교기들(405)의 수는 수신된 신호에서 표현될 수 있는 많은 기호들(예를 들어, 진폭 레벨들)과 관련될 수 있다. 예를 들어, 수신된 신호가 4개의 기호들(예를 들어, PAM4 신호)을 갖도록 구성된 멀티-레벨 신호인 경우, 수신기(400)는 3개의 비교기들(405-a, 405-b, 405-c) 및 3개의 기준 전압들(415-a, 415-b, 415-c)을 포함할 수 있다.
각 비교기(405)는 수신된 신호가 기준 전압(415)보다 크거나 작은지에 기초하여 신호를 출력할 수 있다. 다른 방식으로, 비교기(405)는 수신된 신호가 비교기(405)에 의해 정의된 전압 임계치 및 그와 관련된 기준 전압(415)을 만족시키는지를 결정할 수 있다. 예를 들어, 수신된 신호가 연관된 기준 전압(415)보다 큰 경우 비교기(405)는 고전압을 출력할 수 있고, 수신된 신호가 연관된 기준 전압(415)보다 작은 경우 (또는 그 반대) 비교기(405)는 저전압을 출력할 수 있다. 디코더(410)는 비교기들(405)의 출력들을 수신할 수 있다. 기준 전압들(415)은 수신된 신호의 예상 진폭 레벨들 사이를 판별하기 위해 선택될 수 있다. 예를 들어, 기준 전압들(415)은 두 개의 진폭 레벨들(예를 들어, 진폭들(205-a 및 205-b)) 사이의 아이 다이어그램에서 아이의 아이 오프닝(245) 내에 있도록 선택될 수 있다.
디코더(410)는 비교기(405)의 출력들에 기초하여 수신된 신호의 기호로 표현되는 로직 상태를 결정하도록 구성될 수 있다. 비교기(405)의 출력들의 조합은 수신된 신호의 진폭을 결정하는데 사용될 수 있다. 일부 경우, 디코더(410)는 비교기(405)의 출력을 수신 신호의 로직 상태로 인덱싱하는 룩업 테이블의 예일 수 있다.
일부 예들에서, 수신된 신호가 모든 기준 전압들(415)보다 작은 경우, 디코더(410)는 로직 상태 '00'이 수신된 신호의 기호로 표현되는 것으로 결정할 수 있다. 수신된 신호가 하나의 기준 전압(415)보다 크고 기준 전압들(415) 중 2개보다 작은 경우, 디코더(410)는 로직 상태 '01'이 수신된 신호의 기호로 표현되는 것으로 결정할 수 있다. 수신된 신호가 기준 전압들(415) 중 2개보다 크고 기준 전압들(415) 중 하나보다 작은 경우, 디코더(410)는 로직 상태 '10'이 수신된 신호의 기호로 표현되는 것으로 결정할 수 있다. 수신된 신호가 모든 기준 전압들(415)보다 큰 경우, 디코더(410)는 로직 상태 '11'이 수신된 신호의 기호로 표현되는 것으로 결정할 수 있다. 로직 상태의 진폭으로의 매핑은 설계 선택들에 기초하여 수정될 수 있음이 이해되어야 한다.
일부 경우, 수신기(400)는 이진 신호들(예를 들어, NRZ 시그널링) 또는 멀티-레벨 신호들(예를 들어, PAM4 또는 PAM8)을 선택적으로 디코딩하도록 구성될 수 있다. 일부 경우, 수신기(400) 또는 연결된 컴포넌트는 메모리 장치의 다른 컴포넌트로부터 수신된 신호를 청취하기 위해 하나 이상의 채널들 또는 하나 이상의 채널 그룹들을 선택하도록 구성될 수 있다.
도 5는 본 개시의 다양한 실시예들에 따른 메모리 장치(500)의 예를 예시한다. 메모리 장치(500)는 고 대역폭 메모리(high-bandwidth memory; HBM) 장치의 예일 수 있다. 메모리 장치(500)는 메모리 장치(500)에 사용되는 전력 단위당 데이터 전송을 위한 더 많은 대역폭을 제공하도록 구성될 수 있다. 메모리 장치(500)는 메모리 셀 어레이(505), 프로세서(510) 및 인터포저(515)를 포함할 수 있다. 메모리 장치(500)는 도 1을 참조하여 설명된 메모리 장치(100)의 예일 수 있다.
메모리 셀 어레이(505)는 3D 메모리 어레이의 예일 수 있다. 어레이(505)는 메모리 셀들의 복수의 덱들(520)을 포함할 수 있으며, 각 덱(520)은 2D 메모리 어레이의 예이다. 메모리 셀 어레이(505)는 또한 어레이(505)를 인터포저 (515)와 결합하는 베이스(525)를 포함할 수 있다. 메모리 셀의 덱들(520) 및 베이스(525)는 하나 이상의 관통 실리콘 비아들(TSV)(도시되지 않음)을 사용하여 결합될 수 있다. 메모리 셀 어레이(505)는 도 1을 참조하여 설명된 메모리 셀 어레이(105)의 예일 수 있다. 메모리 셀 어레이(505)는 DRAM 기술, FeRAM 기술 또는 PCM 기술의 예일 수 있다.
베이스(525)는 메모리 셀 어레이(505)를 위한 입/출력(I/O) 장치로 구성될 수 있다. 일부 경우, 베이스(525)는 행 디코더, 열 디코더, 워드 라인, 디지트 라인, 다른 컴포넌트들, 또는 이들의 조합을 사용하여 다양한 메모리 셀들에 액세스하는 메모리 셀 어레이(505)를 위한 메모리 컨트롤러로 구성될 수 있다. 일부 경우, 베이스(525)는 메모리 셀 어레이(505)로 및 로부터 통신된 데이터를 버퍼링하도록 구성될 수 있다. 베이스(525)는 이진 시그널링 및/또는 멀티-레벨 시그널링을 사용하여 인터포저 (515)를 통해 데이터를 통신하기 위한 시그널링 인터페이스(예컨대, 도 1을 참조하여 설명된 시그널링 인터페이스(120)와 같은)를 포함할 수 있다.
프로세서(510)는 호스트 장치에 의해 필요한 어떠한 기능도 수행하도록 구성될 수 있다. 일부 경우, 프로세서(510)는 그래픽 장치에서의 그래픽 처리 장치(GPU)의 예일 수 있다. 일부 경우, 프로세서(510)는 중앙 처리 유닛(CPU)의 예일 수 있다. 일부 경우, 프로세서(510)는 도 1을 참조하여 설명된 컨트롤러(110)와 같은 메모리 컨트롤러의 기능성을 포함할 수 있다. 프로세서(510)는 이진 시그널링 및/또는 멀티-레벨 시그널링을 사용하여 인터포저 (515)를 통해 데이터를 통신하기 위한 시그널링 인터페이스(예컨대, 도 1을 참조하여 설명된 시그널링 인터페이스(120)와 같은)를 포함할 수 있다. 프로세서(510) 및 어레이(505)는 마이크로 필러들(micro pillars)(540)을 사용하여 인터포저와 결합될 수 있다.
인터포저(515)는 연결된 컴포넌트들(예를 들어, 어레이(505), 프로세서(510) 및/또는 패키지 기판(535)) 사이에 넓은 통신 레인들을 제공하도록 구성된다. 인터포저(515)는 장치들 간의 통신을 위한 복수의 고 저항 채널들(530)을 포함할 수 있다. 채널들(530)은 일부 경우 서로 완전히 독립적일 수 있다. 일부 채널들(530)은 단방향일 수 있으며 일부 채널들(530)은 양방향일 수 있다. 어레이(505) 및/또는 프로세서(510)는 데이터를 통신하기 위해 채널들의 상이한 조합들 또는 그룹들을 선택할 수 있다.
인터포저(515)는 컴포넌트들을 연결하기 위해 많은 수의 채널들(530)을 제공함으로써 넓은 통신 레인들을 제공할 수 있다. 일부 경우, 채널들(530)은 얇은 트레이스의 커넥터일 수 있으며, 이에 의해 각각의 개별 채널이 손실될 수 있다. 각 채널(530)은 저항력이 있기 때문에, 전송된 데이터의 주파수가 증가함에 따라, 데이터 전송에 필요한 전력은 주파수에 대해 비선형 방식으로 상승한다. 이러한 특성들은 채널(530)을 통해 전송 전력의 양이 주어진 데이터를 전송하는데 사용될 수 있는 실제 주파수 상한을 부과할 수 있다. 주어진 시간에 전송되는 데이터의 양을 증가시키기 위해, 인터포저(515)는 매우 많은 수의 채널들(530)을 포함할 수 있다. 이와 같이, 메모리 장치(500)의 버스는 DDR4(이중 데이터 레이트 4 세대 동기식 동적 랜덤 액세스 메모리) 또는 GDDR5(이중 데이터 레이트 타입 5 동기 그래픽 랜덤 액세스 메모리)와 같은 다른 DRAM 메모리보다 더 넓을 수 있다. 일부 경우, 메모리 셀 어레이(505)는 덱(520) 당 두 개의 128-비트 채널들을 가질 수 있다. 따라서, 어레이(505)가 4개의 덱들(520)을 갖는 경우, 프로세서(510)는 4096 비트의 폭을 갖는 메모리 버스를 가질 것이다. 이에 비해, 일부 GDDR 메모리들은 총 512 비트의 너비를 갖는 메모리 버스에 대해 16개의 32 비트 채널들만을 가질 수 있다. 인터포저(515)는 패키지 기판(535)을 형성하는 제2 물질과 다른 제1 물질(예를 들어, 실리콘)로 형성될 수 있다. 인터포저(515) 및 패키지 기판은 하나 이상의 솔더 볼들(545, 550)을 사용하여 다른 컴포넌트들과 결합될 수 있다.
멀티-레벨 시그널링(예를 들어, PAM4)은 데이터 전송 주파수를 증가시키지 않고 데이터 전송 속도를 증가시키기 위해 메모리 장치(500)(예를 들어, HBM 장치)와 함께 사용될 수 있다. 인터포저(515)를 통해 통신된 데이터의 주파수가 증가함에 따라, 데이터를 전송하는데 필요한 전력이 증가한다. 이는 채널들(530)의 손실 특성 때문이다. 멀티-레벨 시그널링은 데이터의 주파수 및/또는 전송 전력을 증가시키지 않고 인터포저(515)를 통해 통신되는 데이터의 데이터 속도를 증가시키도록 구성될 수 있다.
메모리 장치(500)는 상황에 기초하여 사용될 수 있는 다양한 유형의 시그널링을 선택하도록 구성될 수 있다. 예를 들어, 일부 상황들(예를 들어, 제어 시그널링)에서, 메모리 장치(500)는 이진 시그널링(예를 들어, NRZ 시그널링)을 사용하기를 원할 수 있으며, 다른 상황들(예를 들어, 사용자 데이터)에서, 메모리 장치는 멀티-레벨 시그널링(예를 들어, PAM4, PAM8 등)을 사용하기를 원할 수 있다.
메모리 장치(500)의 다양한 컴포넌트들은 이진 시그널링 및/또는 멀티-레벨 시그널링을 사용하여 통신할 수 있는 시그널링 인터페이스를 포함할 수 있다. 예를 들어, 프로세서(510) 및/또는 베이스(525)는 도 1을 참조하여 설명된 시그널링 인터페이스(120)와 같은 시그널링 인터페이스를 포함할 수 있다.
메모리 장치(500)는 어레이(505)에 대해 많은 액세스 동작들(예를 들어, 판독 동작들 또는 기입 동작들)을 수행하도록 구성될 수 있다. 기입 동작의 경우, 프로세서(510)는 메모리 셀 어레이(505)에 기입될 정보를 식별할 수 있다. 프로세서(510)는 식별된 정보에 기초하여 시그널링 인터페이스(또는 시그널링 인터페이스의 드라이버)를 사용하여 적어도 3개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성할 수 있다. 멀티-레벨 신호는 하나 이상의 비트들의 식별된 정보를 나타낼 수 있다. 프로세서(510)는 인터포저(515)의 복수의 채널들(530)을 사용하여 멀티-레벨 신호를 메모리 셀 어레이(505)에 전송할 수 있다.
베이스(525)는 시그널링 인터페이스(또는 시그널링 인터페이스의 수신기)를 사용하여 멀티-레벨 신호를 수신 및 디코딩할 수 있다. 베이스(525)는 수신된 멀티-레벨 신호의 진폭을 결정할 수 있다. 예를 들어, 베이스(525)는 수신된 멀티-레벨 신호를 하나 이상의 전압 임계치들과 비교하기 위해 하나 이상의 비교기들을 사용할 수 있다. 전압 임계치가 만족되는지 여부에 기초하여, 비교기들은 특정 신호를 출력할 수 있다. 베이스(525)는(예를 들어, 디코더를 사용하여) 비교기들의 출력에 기초하여 멀티-레벨 신호의 진폭으로 표현되는 복수의 비트들을 결정할 수 있다. 베이스(525)는 복수의 비트들을 저장하기 위한 하나 이상의 메모리 셀들을 식별할 수 있다. 베이스(525)는 복수의 비트들을 어레이(505)의 하나 이상의 메모리 셀들에 기입할 수 있다.
판독 동작의 경우, 프로세서(510)는 프로세서가 그 동작들 중 하나에 사용하고자 하는 어레이(505)에 저장된 일부 정보를 식별할 수 있다. 프로세서(510)는 식별된 정보를 요청하는 어레이(505)에 신호(이진-레벨 신호 또는 멀티-레벨 신호)를 전송할 수 있다. 베이스(525)는 식별된 정보를 현재 저장하는 하나 이상의 메모리 셀들을 식별할 수 있다. 베이스(525)는 도 1을 참조하여 설명된 절차들을 사용하여 식별된 하나 이상의 셀들로부터 하나 이상의 비트들의 데이터를 판독할 수 있다.
베이스(525)는 메모리 셀들로부터 판독된 하나 이상의 비트들의 데이터에 기초하여 시그널링 인터페이스(또는 시그널링 인터페이스의 드라이버)를 사용하여 적어도 3개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성할 수 있다. 베이스(525)는 인터포저(515)의 복수의 채널들(530)을 사용하여 프로세서(510)로 멀티-레벨 신호를 전송할 수 있다.
프로세서(510)는 시그널링 인터페이스(또는 시그널링 인터페이스의 수신기)를 사용하여 멀티-레벨 신호를 수신 및 디코딩할 수 있다. 프로세서(510)는 수신된 멀티-레벨 신호의 진폭을 결정할 수 있다. 예를 들어, 프로세서(510)는 수신된 멀티-레벨 신호를 하나 이상의 전압 임계치들과 비교하기 위해 하나 이상의 비교기들을 사용할 수 있다. 전압 임계치가 만족되는지 여부에 기초하여, 비교기들은 특정 신호를 출력할 수 있다. 프로세서(510)는(예를 들어, 디코더를 사용하여) 비교기들의 출력에 기초하여 멀티-레벨 신호의 진폭으로 표현되는 복수의 비트들을 결정할 수 있다.
도 6은 본 개시의 실시예들에 따른 와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링을 지원하는 시그널링 컴포넌트(615)의 블록도(600)를 도시한다. 시그널링 컴포넌트(615)는 도 1을 참조하여 설명된 시그널링 인터페이스(120)의 컴포넌트일 수 있다.
시그널링 컴포넌트(615) 및/또는 그 다양한 서브 컴포넌트들 중 적어도 일부는 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 시그널링 컴포넌트(615) 및/또는 그 다양한 서브 컴포넌트들 중 적어도 일부의 기능들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 반도체(ASIC), FPGA(field-programmable gate array) 또는 다른 프로그램 가능 로직 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 개시에 기술된 기능들을 수행하도록 설계된 이들의 임의의 조합에 의해 실행될 수 있다. 시그널링 컴포넌트(615) 및/또는 그 다양한 서브 컴포넌트들 중 적어도 일부는 기능들의 일부가 하나 이상의 물리적 장치들에 의해 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여 다양한 위치들에 물리적으로 위치될 수 있다. 일부 예들에서, 시그널링 컴포넌트(615) 및/또는 그 다양한 서브 컴포넌트들 중 적어도 일부는 본 개시의 다양한 실시예들에 따라 개별적이고 별개의 컴포넌트일 수 있다. 다른 예들에서, 시그널링 컴포넌트(615) 및/또는 그 다양한 서브 컴포넌트들 중 적어도 일부는, 제한하는 것은 아니나, I/O 컴포넌트, 트랜시버, 네트워크 서버, 다른 컴퓨팅 장치, 본 개시에 설명된 하나 이상의 다른 컴포넌트들, 또는 본 개시의 다양한 실시예들에 따른 이들의 조합을 포함하며, 하나 이상의 다른 하드위에 컴포넌트들과 결합될 수 있다.
시그널링 컴포넌트(615)는 바이어싱 컴포넌트(620), 타이밍 컴포넌트(625), 정보 매니저(630), 멀티-레벨 신호 생성기(635), 셀 매니저(640) 및 이진 신호 생성기(645)를 포함할 수 있다. 이들 컴포넌트들 각각은 (예를 들어, 하나 이상의 버스들을 통해) 직접 또는 간접적으로 서로 통신할 수 있다.
정보 매니저(630)는 메모리 장치의 컨트롤러에 의해 메모리 셀 어레이에 기입될 정보를 식별할 수 있다.
멀티-레벨 신호 생성기(635)는, 컨트롤러에 의해, 식별된 정보의 비트 세트를 나타내는 적어도 3개의 레벨을 갖는 제1 변조 방식을 이용하여 변조된 멀티-레벨 신호를 생성하고, 컨트롤러에 의해, 멀티-레벨 신호를 채널 세트를 포함하는 인터포저를 통헤 메모리 셀 어레이로 전송하고, 메모리 셀 어레이에 의해, 멀티-레벨 신호의 진폭이 하나 이상의 임계치들을 만족하는지를 결정할 수 있다.
셀 매니저(640)는, 메모리 셀 어레이에 의해, 멀티-레벨 신호에 의해 만족되고 하나 이상의 임계치들의 다수의 임계치들에 기초하여 멀티-레벨 신호로 표현된 비트 세트를 식별하고, 메모리 셀 어레이에 의해, 멀티-레벨 신호로 표현된 비트 세트를 메모리 셀 어레이의 하나 이상의 메모리 셀들에 기입할 수 있다.
이진 신호 생성기(645)는 컨트롤러에 의해, 이진-레벨 신호를 멀티-레벨 신호와 동시에 인터포저를 통해 메모리 셀 어레이로 전송할 수 있다.
도 7은 본 개시의 실시예들에 따른 와이드 시스템 인터페이스를 갖춘 메모리에서의 멀티-레벨 시그널링을 지원하는 장치(705)를 포함하는 시스템(700)의 블록도를 도시한다. 장치(705)는 예를 들어, 도 1을 참조하여 전술한 바와 같은 컨트롤러(110)의 컴포넌트들의 예이거나 이를 포함할 수 있다. 디바이스(705)는 시그널링 컴포넌트(715), 메모리 셀들(720), 기본 입/출력 시스템(BIOS) 컴포넌트(725), 프로세서(730), I/O 컨트롤러(735) 및 주변 컴포넌트들(740)을 포함하여, 통신들을 송수신하기 위한 컴포넌트들을 포함하는 양방향 음성 및 데이터 통신들을 위한 컴포넌트들을 포함할 수 있다. 이러한 컴포넌트들은 하나 이상의 버스들(예를 들어, 버스(710))을 통해 전자 통신될 수 있다.
메모리 셀들(720)은 본원에 설명된 바와 같은 정보(즉, 로직컬 상태의 형태로)를 저장할 수 있다.
BIOS 컴포넌트(725)는 다양한 하드웨어 컴포넌트들을 초기화하고 실행할 수 있는 펌웨어로 동작하는 BIOS를 포함하는 소프트웨어 컴포넌트이다. BIOS 컴포넌트(725)는 또한 프로세서와 다양한 다른 컴포넌트들, 예를 들어 주변 컴포넌트들, 입/출력 제어 컴포넌트들 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(725)는 읽기 전용 메모리(ROM), 플래시 메모리 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(730)는 지능형 하드웨어 장치(예를 들어, 범용 프로세서, DSP, 중앙 처리 유닛(CPU)), 마이크로 컨트롤러, ASIC, FPGA, 프로그램 가능 로직 장치, 이산 게이트 또는 트랜지스터 로직 컴포넌트, 이산 하드웨어 컴포넌트 또는 이들의 임의의 조합을 포함할 수 있다. 일부 경우, 프로세서(730)는 메모리 컨트롤러를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 일부 경우, 메모리 컨트롤러는 프로세서(730)로 통합될 수 있다. 프로세서(730)는 다양한 기능들(예를 들어, 와이드 시스템 인터페이스를 갖는 메모리에서 멀티-레벨 시그널링을 지원하는 기능들 또는 작업들)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능 인스트럭션들을 실행하도록 구성될 수 있다.
I/O 컨트롤러(735)는 장치(705)에 대한 입력 및 출력 신호들을 관리할 수 있다. I/O 컨트롤러(735)는 또한 장치(705)에 통합되지 않은 주변 장치들을 관리할 수 있다. 일부 경우, I/O 컨트롤러(735)는 외부 주변기기에 대한 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우, I/O 컨트롤러(735)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수 있다. 다른 경우, I/O 컨트롤러(735)는 모뎀, 키보드, 마우스, 터치 스크린 또는 유사한 장치를 나타내거나 상호 작용할 수 있다. 일부 경우, I/O 컨트롤러(735)는 프로세서의 일부로 구현될 수 있다. 일부 경우, 사용자는 I/O 컨트롤러(735)를 통해 또는 I/O 컨트롤러(735)에 의해 제어된 하드웨어 컴포넌트들을 통해 장치(705)와 상호작용할 수 있다.
주변 컴포넌트들(740)은 임의의 입력 또는 출력 장치, 또는 이러한 장치들에 대한 인터페이스를 포함할 수 있다. 예들은 디스크 컨트롤러들, 사운드 컨트롤러, 그래픽 컨트롤러, 이더넷 컨트롤러, 모뎀, 범용 직렬 버스(USB) 컨트롤러, 직렬 또는 병렬 포트, 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port) 슬롯들과 같은 주변 카드 슬롯들을 포함할 수 있다.
입력(745)은 장치(705) 또는 그 컴포넌트들에 입력을 제공하는 장치(705) 외부의 장치 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 다른 장치들과의 인터페이스 또는 다른 장치들 간의 인터페이스를 포함할 수 있다. 일부 경우, 입력(745)은 I/O 컨트럴러(735)에 의해 관리될 수 있으며, 주변 컴포넌트(740)를 통해 장치(705)와 상호작용할 수 있다.
출력(750)은 또한 장치(705) 또는 그 임의의 컴포넌트들로부터 출력을 수신하도록 구성된 장치(705) 외부의 장치 또는 신호를 나타낼 수 있다. 출력(750)의 예들로는, 디스플레이, 오디오 스피커, 프린팅 장치, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우, 출력(750)은 주변 컴포넌트(들)(740)을 통해 장치(705)와 상호작용하는 주변 엘리먼트일 수 있다. 일부 경우, 출력(750)은 I/O 컨트롤러(735)에 의해 관리될 수 있다.
장치(705)의 컴포넌트들은 그 기능들을 수행하도록 설계된 회로를 포함할 수 있다. 이는 다양한 회로 엘리먼트들, 예를 들어, 전도성 라인들, 트랜지스터들, 캐패시터들, 인덕터들, 저항들, 증폭기들 또는 본원에 기술된 기능들을 수행하도록 구성된 다른 능동 또는 비활성 엘리먼트들을 포함할 수 있다. 장치(705)는 컴퓨터, 서버, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨너, 모바일 폰, 웨어러블 전자 장치, 개인용 전자 장치 등일 수 있다. 또는 장치(705)는 이러한 장치의 일부 또는 측면일 수 있다.
일 실시예에서, 장치(705) 또는 시스템(700)은 메모리 셀 어레이, 메모리 셀 어레이로의 액세스를 제어하도록 구성된 컨트롤러, 메모리 셀 어레이를 제어기와 동작 가능하게 결합하는 인터포저를 포함할 수 있으며, 인터포저는 메모리 셀 어레이와 컨트롤러 사이의 복수의 채널들 및 인터포저의 적어도 하나의 채널을 통해 통신된 적어도 3개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조되 멀티-레벨 신호를 디코딩하도록 구성된 수신기를 포함한다.
위에 설명된 장치(705) 또는 시스템(700)의 일부 예들은 또한 정보의 복수의 비트들에 적어도 부분적으로 기초하여 인터포저의 적어도 하나의 채널을 통해 전송될 멀티-레벨 신호를 생성하도록 구성된 드라이버를 포함할 수 있다.
위에 설명된 장치(705) 또는 시스템(700)의 일부 예들에서, 드라이버는 그레이 코딩(gray coding) 또는 데이터 버스 반전(data bus inversion) 또는 둘 다를 사용하여 데이터를 인코딩하도록 구성될 수 있다.
위에 설명된 장치(705) 또는 시스템(700)의 일부 예들에서, 수신기는, 복수의 비교기들을 더 포함하며, 각 비교기는 멀티-레벨 신호를 전압 임계치와 비교하도록 구성된다.
위에 설명된 장치(705) 또는 시스템(700)의 일부 예들에서, 수신기는, 복수의 비교기 세트로부터 수신된 정보에 적어도 부분적으로 기초하여 멀티-레벨 신호로 표현된 복수의 비트들을 결정하도록 구성된 디코더를 더 포함한다.
위에 설명된 장치(705) 또는 시스템(700)의 일부 예들은 또한 멀티-신호 레벨의 진폭으로 표현될 수 있는 복수의 비트들의 정보를 포함할 수 있다.
위에 설명된 장치(705) 또는 시스템(700)의 일부 실시예들에서, 멀티-레벨 신호는 PAM 방식을 사용하여 정보로 인코딩될 수 있다.
위에 설명된 장치(705) 또는 시스템(700)의 일부 실시예들에서, 컨트롤러는 인터포저의 복수의 채널들의 서브셋을 통해 멀티-레벨 신호를 메모리 셀 어레이로 전송한다.
위에 설명된 장치(705) 또는 시스템(700)의 일부 실시예들에서, 컨트롤러는 인터포저의 단방향 채널을 사용하여 멀티-레벨 신호를 전송한다.
위에 설명된 장치(705) 또는 시스템(700)의 일부 실시예들에서, 메모리 셀 어레이는 인터포저의 복수의 채널들의 서브셋을 통해 멀티-레벨 신호를 컨트롤러로 전송한다.
위에 설명된 장치(705) 또는 시스템(700)의 일부 실시예들은 또한 제1 물질로 형성된 기판을 포함할 수 있으며, 인터포저는 제1 물질과 다른 제2 물질로 형성될 수 있다. 위에 설명된 장치(705) 또는 시스템(700)의 일부 예들에서, 제2 물질은 실리콘일 수 있다.
위에 설명된 장치(705) 또는 시스템(700)의 일부 예들은 또한 메모리 셀 어레이의 상부에 적층된 제2 메모리 셀 어레이를 포함할 수 있으며, 제1 메모리 셀 어레이는 인터포저에 의해 컨트롤러와 동작 가능하게 결합될 수 있다.
위에 설명된 장치(705) 또는 시스템(700)의 일부 실시예들은 또한 메모리 셀 어레이 및 인터포저와 결합된 입/출력 장치를 포함할 수 있으며, 입/출력 장치는 메모리 셀 어레이와 통신된 정보를 버퍼링하도록 구성될 수 있다.
도 8은 본 개시의 실시예들에 따른 와이드 시스템 인터페이스를 갖는 메모리에서 멀티-레벨 시그널링을 위한 방법(800)을 나타내는 흐름도를 도시한다. 방법(800)의 동작들은 본원에 설명된 바와 같은 컨트롤러(110) 또는 그 컴포넌트들에 의해 구현될 수 있다. 예를 들어, 방법(800)의 동작들은 도 7을 참조하여 설명된 바와 같은 시그널링 컴포넌트에 의해 수행될 수 있다. 일부 예들에서, 컨트롤러(110)는 아래에 설명되는 기능들을 수행하기 위해 장치의 기능적 엘리먼트들을 제어하기 위해 코드 세트를 실행할 수 있다. 추가로 또는 대안으로, 컨트롤러(110)는 특정 목적 하드웨어를 사용하여 아래에 설명된 기능들의 측면들을 수행할 수 있다.
일부 경우, 방법은 또한 메모리 장치의 컨트롤러에 의해, 메모리 셀 어레이에 기입될 정보를 식별하는 단계를 포함할 수 있다. 일부 경우, 방법은 또한, 컨트롤러에 의해, 복수의 비트들의 식별된 정보를 나타내는 적어도 3 개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하는 단계를 포함할 수 있다. 일부 경우, 방법은 또한 복수의 채널들을 포함하는 인터포저를 통해 멀티-레벨 신호를 메모리 셀 어레이로 전송하는 단계를 포함할 수 있다. 일부 경우, 방법은 또한 메모리 셀 어레이에 의해, 멀티-레벨 신호의 진폭이 하나 이상의 임계치들을 만족하는지를 결정하는 단계를 포함할 수 있다. 일부 경우, 방법은 또한 메모리 셀 어레이에 의해, 멀티-레벨 신호에 의해 만족되는 하나 이상의 임계치들 중 많은 임계치들에 적어도 부분적으로 기초하여 멀티-레벨 신호로 표현된 복수의 비트들을 식별하는 단계를 포함할 수 있다. 일부 경우, 방법은 또한 메모리 셀 어레이에 의해, 멀티-레벨 신호로 표현된 복수의 비트들을 메모리 셀 어레이의 하나 이상의 메모리 셀들에 기입하는 단계를 포함할 수 있다. 일부 경우, 방법은 또한 컨트롤러에 의해, 이진-레벨 신호를 멀티-레벨 신호와 동시에 인터포저를 통해 메모리 셀 어레이로 전송할 수 있다.
블록(805)에서, 컨트롤러(110)는 메모리 장치의 컨트롤러에 의해, 메모리 셀 어레이에 기입될 정보를 식별할 수 있다. 블록(805)의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(805)의 동작들의 측면들은 도 7을 참조하여 설명된 바와 같은 정보 매니저에 의해 수행될 수 있다.
블록(810)에서, 컨트롤러(110)는 컨트롤러에 의해, 복수의 비트들의 식별된 정보를 나타내는 적어도 3개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하는 단계를 포함할 수 있다. 블록(810)의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(810)의 동작들의 측면들은 도 7을 참조하여 설명된 바와 같은 멀티-레벨 신호 생성기에 의해 수행될 수 있다.
블록(815)에서, 컨트롤러(110)는 컨트롤러에 의해, 복수의 채널들을 포함하는 인터포저를 통해 멀티-레벨 신호를 메모리 셀 어레이로 전송할 수 있다. 블록(815)의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 블록(815)의 동작들의 측면들은 도 7을 참조하여 설명된 바와 같은 멀티-레벨 신호 생성기에 의해 수행될 수 있다.
방법이 개시된다. 방법은 메모리 장치의 컨트롤러에 의해 메모리 셀 어레이에 기입될 정보를 식별하는 단계, 컨트롤러에 의해 복수의 비트들의 식별된 정보를 나타내는 적어도 3개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하는 단계, 및 컨트롤러에 의해 복수의 채널들을 포함하는 인터포저를 통해 멀티-레벨 신호를 메모리 셀 어레이로 전송하는 단계를 포함할 수 있다.
방법(800)은 메모리 장치의 컨트롤러에 의해 메모리 셀 어레이에 기입될 정보를 식별하기 위한 수단, 컨트롤러에 의해 복수의 비트들의 식별된 정보를 나타내는 적어도 3개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하기 위한 수단, 및 컨트롤러에 의해 멀티-레벨 신호를 복수의 채널들을 포함하는 인터포저를 통해 메모리 셀 어레이로 전송하기 위한 수단을 포함할 수 있는 장치에 의해 구현될 수 있다.
일부 경우, 장치는 메모리 셀 어레이에 의해, 멀티-레벨 신호가 하나 이상의 임계치들을 만족하는지를 결정하기 위한 수단을 더 포함할 수 있다.
일부 경우, 장치는 메모리 셀 어레이에 의해, 멀티-레벨 신호에 의해 만족되는 하나 이상의 임계치들 중 많은 임계치들에 적어도 부분적으로 기초하여 멀티-레벨 신호로 표현된 복수의 비트들을 식별하기 위한 수단을 더 포함할 수 있다.
일부 경우, 장치는 메모리 셀 어레이에 의해, 멀티-레벨 신호로 표현된 복수의 비트들을 메모리 셀 어레이의 하나 이상의 메모리 셀들에 기입하기 위한 수단을 더 포함할 수 있다.
일부 경우, 장치는 메모리 셀 어레이에 의해, 이진-레벨 신호를 멀티-레벨 신호와 동시에 인터포저를 통해 메모리 셀 어레이로 전송하기 위한 수단을 더 포함할 수 있다.
방법(800)은 프로세서, 프로세서와 전자 통신되는 메모리, 및 메모리에 저장된 인스트럭션들을 포함할 수 있는 다른 장치에 의해 구현될 수 있다. 인스트럭션들은 프로세서가, 메모리 장치의 컨트롤러에 의해 메모리 셀 어레이에 기입될 정보를 식별하도록 하고, 컨트롤러에 의해 복수의 비트들의 식별된 정보를 나타내는 적어도 3개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하도록 하고, 컨트롤러에 의해 멀티-레벨 신호를 복수의 채널들을 포함하는 인터포저를 통해 메모리 셀 어레이로 전송하도록 동작할 수 있다.
방법(800)은 프로세서가, 메모리 장치의 컨트롤러에 의해 메모리 셀 어레이에 기입될 정보를 식별하도록 하고, 컨트롤러에 의해 복수의 비트들의 식별된 정보를 나타내는 적어도 3개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하도록 하고, 컨트롤러에 의해 멀티-레벨 신호를 복수의 채널들을 포함하는 인터포저를 통해 메모리 셀 어레이로 전송하도록 동작할 수 있는 인스트럭션들을 포함할 수 있는 비일시적 컴퓨터 판독 가능 매체에 의해 구현될 수 있다.
위에 설명된 방법(800), 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들은 메모리 셀 어레이에 의해 멀티-레벨 신호의 진폭이 하나 이상의 임계치들을 만족하는지를 결정하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
위에 설명된 방법(800), 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들은 메모리 셀 어레이에 의해, 멀티-레벨 신호에 의해 만족될 수 있는 하나 이상의 임계치들 중 많은 임계치들에 적어도 부분적으로 기초하여 멀티-레벨 신호로 표현된 복수의 비트들을 식별하기 위한 프로세서, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
위에 설명된 방법(800), 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들은 메모리 셀 어레이에 의해 멀티-레벨 신호로 표현된 복수의 비트들을 메모리 셀 어레이의 하나 이상의 메모리 셀들에 기입하기 위한 프로세스들, 특징들, 수단들 또는 인스럭션들을 더 포함할 수 있다.
위에 설명된 방법(800), 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들은 컨트롤러에 의해 이진-레벨 신호를 멀티-레벨 신호와 동시에 인터포저를 통해 메모리 셀 어레이로 전송하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
일 실시예에서, 장치 또는 시스템은 메모리 셀 어레이, 메모리 셀 어레이에 동작 가능하게 결합된 인터포저를 포함할 수 있고, 인터포저는 복수의 채널들, 인터포저에 동작 가능하게 결합된 컨트롤러를 포함하며, 컨트롤러는, 메모리 셀 어레에 기입될 정보를 식별하고, 복수의 비트들의 식별된 정보를 나타내는 적어도 3개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하고, 멀티-레벨 신호를 인터포저를 통해 메모리 셀 어레이로 전송하도록 구성된다.
위에 설명된 방법들은 가능한 구현예들을 설명하고, 동작들 및 단계들은 재배치되거나 아니면 수정될 수 있으며 다른 구현예들이 가능하다는 것에 유의해야 한다. 더구나, 둘 이상의 방법들으로부터의 실시예들이 조합될 수 있다.
본원에 설명된 정보 및 신호들은 임의의 다양한 다른 기술들 및 기법들을 사용하여 나타낼 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 인스트럭션들, 커맨드들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 광학 입자들 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면들은 단일 신호로서 신호들을 예시할 수 있다; 그러나, 신호는 신호들의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭들을 가질 수 있음을 당업자에 의해 이해될 것이다.
본원에 사용된 바와 같이, "가상 접지(virtual ground)"라는 용어는 대략 0 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지 않은 전기 회로의 노드를 지칭한다. 따라서, 가상 접지의 전압이 일시적으로 변동하고 정상 상태에서 대약 약 0V로 리턴될 수 있다. 가상 접지는 연산 증폭기 및 저항으로 구성된 전압 분배기와 같은 다양한 전자 회로 엘리먼트들을 사용하여 구현될 수 있다. 다른 구현예들도 가능하다. "가상 접지(Virtual grounding)" 또는 "사실상 접지(virtually grounded)"는 약 0V에 연결된 것을 의미한다.
"전자 통신(electronic communication)" 및 "결합된(copuled)"이라는 용어는 컴포넌트들 사이의 전자 흐름을 지원하는 컴포넌트들 간의 관계를 지칭한다. 이는 컴포넌트들 간의 직접 연결을 포함하거나 중간 컴포넌트들(intermediate components)을 포함할 수 있다. 전자 통신에서 또는 서로 결합된 컴포넌트들은 전자들 또는 신호들을 (예를 들어, 통전 회로에서)능동적으로 교환하거나, (예를 들어, 무전압 회로(de-energized circuit)에서) 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만, 회로가 통전 시 전자들 또는 신호들을 교환하도록 구성되어 동작할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 컴포넌트들은 전자 통신 중이거나 스위치의 상태(즉, 개방 또는 폐쇄)와 무관하게 결합될 수 있다.
본 명세서에서 사용되는 "실질적으로"라는 용어는 수정된 특성들(예를 들어, 실질적으로 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점들을 달성하기에 충분히 가까워야 한다는 것을 의미한다.
본원에 사용된 바와 같이, "전극(electrode)"이라는 용어는 전기 전도체를 지칭할 수 있으며, 일부 경우네는, 메모리 셀 또는 메모리 어레이의 다른 컴포넌트에 대한 전기 접점으로서 사용될 수 있다. 전극은 메모리 장치(100)의 엘리먼트들 또는 컴포넌트들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
본원에 사용된 바와 같은, "포토리소그래피(photolithography)"라는 용어는 포토 레지스트 물질들을 사용하여 패터닝하고 전자기 방사선을 사용하여 이러한 물질들을 노출시키는 프로세스를 지칭할 수 있다. 예를 들어, 포토 레지스트 물질은, 예를 들어, 베이스 물질 상에 포토 레지스트를 스핀 코팅함으로써 베이스 물질 상에 형성될 수 있다. 포토 레지스트를 방사선에 노출시킴으로써 포토 레지스트 내에 패턴이 생성될 수 있다. 패턴은 예를 들어, 방사선이 포토 레지스트를 노출시키는 곳을 공간적으로 묘사하는 포토 마스크에 의해 정의될 수 있다. 그런 다음, 노출된 포토 레지스트 영역들은 원하는 패턴을 남겨두고, 예를 들어, 화학 처리에 의해 제거될 수 있다. 일부 경우, 노출된 영역들이 남아있을 수 있으며 노출되지 않은 영역들이 제거될 수 있다.
칼코게나이드(chalcogenide) 물질들은 원소 S, Se 및 Te 중 적어도 하나를 포함하는 물질들 또는 합금들일 수 있다. 본원에서 논의된 상 변화 물질들은 칼코게나이드 물질들일 수 있다. 칼코게나이드 물질들은, S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)의 합금들을 포함할 수 있다. 예시적인 칼코게나이드 물질들 및 함들들은, 제한하는 것은 아니나, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있다. 하이픈 화학 조성물 표기법은, 본원에 사용된 바와 같이, 특정 화합물 또는 합금에 포함된 원소들을 나타내며, 표시된 원소들을 포함하는 모든 화학량론(stoichiometries)을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기서 x 및 y는 양의 정수일 수 있다. 가변 저항 물질들의 다른 예들로는 이종 금속 산화물 물질들 또는 둘 이상의 금속들, 예를 들어 전이 금속들, 알칼리 토금속 및/또는 희토류 금속들을 포함하는 혼합 원자가 산화물(mixed valence oxide)을 포함할 수 있다. 실시예들은 특정 가변 저항 물질 또는 메모리 셀들의 메모리 엘리먼트들과 관련된 물질들로 제한되지 않는다. 예를 들어, 가변 저항 물질들의 다른 예들은 메모리 엘리먼트들을 형성하는데 사용될 수 있으며, 그중에서도 칼코게나이드 물질들, 거대 자기 저항(colossal magnetoresistive) 재물질들 또는 폴리머계 물질을 포함할 수 있다.
"절연된(isolated)"이라는 용어는 전자가 현재 그들 사이를 흐를 수 없는 컴포넌트들 사이의 관계를 지칭하며; 컴포넌트들은 컴포넌트들 간에 개방 회로가 있는 경우 서로 절연된다. 예를 들어, 스위칭에 의해 물리적으로 연결된 2 개의 컴포넌트들은 스위치가 개방될 때 서로 절연될 수 있다.
본원에 사용된 바와 같이, "단락(shorting)"이라는 용어는 문제의 두 컴포넌트들 사이에서 단일 중개자 컴포넌트의 활성화를 통해 컴포넌트들 사이에 전도성 경로가 확립되는 컴포넌트들 사이의 관계를 지칭한다. 예를 들어, 제2 컴포넌트에 대해 단락된 제1 컴포넌트는 2개의 컴포넌트들 사이의 스위치가 닫힐 때 제2 컴포넌트와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신 중에 있는 컴포넌트들(또는 라인들) 사이의 전하 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 장치(100)를 포함하는, 본 명세서에서 논의된 장치는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우, 기판은 반도체 웨이퍼이다. 다른 경우, 기판은 실리콘-온-유리(silicon-on-insulator; SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire; SOP)와 같은 실리콘-온-절연체(silicon-on-insulator; SOI) 기판 또는 다른 기판 상의 반도체 물질emf의 에피택셜 층들(epitaxial layers)일 수 있다. 기판, 또는 기판의 서브-영역의 전도성은, 제한하는 것은 아니나, 인, 붕소 또는 비소를 포함하는, 다양한 화학 종들을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있으며, 소스, 드레인 및 게이트를 포함하는 3 개의 단자 장치를 포함할 수 있다. 단자들은 전도성 물질들, 예를 들어, 금속들을 통해 다른 전자 소자들에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고농도로 도핑된, 예를 들어 축퇴(degenerate) 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n 형인 경우(즉, 다수의 캐리어가 전자들인 경우), FET는 n형 FET로 지칭될 수 있다. 채널이 p 형인 경우(즉, 다수의 캐리어가 홀들인 경우), FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될(capped) 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n 형 FET 또는 p 형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온(on)" 또는 "활성화(activated)"될 수 있다. 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프(off)" 또는 "비활성화(deactivated)"될 수 있다.
첨부된 도면들과 관련하여 본원에 제시된 설명은 예시적인 구성들을 설명하며, 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예들을 나타내지는 않는다. 본원에 사용된 "예시적인(exemplary)" 이라는 용어는 "예, 실례 또는 예시로서 제공되는(serving as an example, instance, or illustration)"을 의미하며, "바람직한(preferred)" 또는 "다른 예보다 유리한(advantageous over other examples)"를 의미하는 것은 아니다. 상세한 설명은 기술된 기술들의 이해를 제공하기 위한 특정 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이들 특정 세부 사항들 없이도 실시될 수 있다. 일부 예들에서, 잘 알려진 구조들 및 장치들은 설명된 예들의 개념들을 모호하게하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 컴포넌트들 또는 특징들은 동일한 기준 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트들은 유사한 컴포넌트들 사이를 구별하는 대시(dash) 및 제2 라벨에 의해 참조 라벨을 따름으로써 구별될 수 있다. 명세서에서 제1 참조 라벨만 사용되는 경우, 설명은 제2 참조 라벨에 상관없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 어느 하나에 적용될 수 있다.
본원에 설명된 정보 및 신호들은 임의의 다양한 다른 기술들 및 기법들을 사용하여 나타낼 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 인스트럭션들, 커맨드들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 광학 입자들 또는 이들의 임의의 조합으로 표현될 수 있다.
본원에서 본 개시와 관련하여 설명된 다양한 예시 블록들과 컴포넌트들은 범용 프로세서, DSP, ASIC, FPGA 또는 기타 프로그래밍 가능한 로직 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들 또는 본원에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합을 사용하여 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 컨트롤러, 마이크로 컨트롤러, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 장치들의 조합(예를 들어, DSP(digital signal processor) 및 마이크로 프로세서, 다중 마이크로 프로세서들, DSP 코어와 관련된 하나 이상의 마이크로 프로세서들, 또는 임의의 다른 구성)의 조합으로 구현될 수 있다.
본 명세서에 기술된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 인스트럭션들 또는 코드로 저장되거나 전송될 수 있다. 다른 예들 및 구현예들은 본 개시 및 첨부된 청구의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 위에 설명된 기능들은 프로세서, 하드웨어, 펌웨어, 하드와이어링(hardwiring) 또는 이들 중 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징들은 기능들의 일부가 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여 다양한 위치들에 물리적으로 위치될 수 있다. 또한, 청구 범위를 포함하여 본원에 사용된 바와 같이, 항목들의 목록에 사용된 바와 같은 "또는(or)"(예를 들어, "~ 중 적어도 하나(at least one of)" 또는 "~ 중 하나 이상(one or more of)"과 같은 문구로 시작되는 항목들의 목록)은 예를 들어, A, B 또는 C 중 적어도 하나가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC를 의미하는 포괄적인 리스트(즉, A 및 B 및 C)를 나타낸다. 또한, 본원에 사용된 바와 같은, "~에 기초하는(based on)"이라는 문구는 폐쇄된 조건 세트에 대한 참조로 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여" 기술된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 다에 기초할 수 있다. 다시 말해, 본원에 사용된 바와 같이, "~에 기초하는"이라는 문구는 "~에 적어도 부분적으로 기초하는(based at least in part on)" 이라는 문구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는 비일시적 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체를 둘 다를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 제한하는 것은 아니나, 비일시적 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치들, 또는 인스트럭션들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단들을 운반 또는 저장하는데 사용될 수 있으며 범용 또는 특수 목적 컴퓨터 또는 범용 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비일시적 매체를 포함할 수 있다. 또한, 어떠한 연결도 컴퓨터 판독 가능 매체라고 한다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 무선 및 마이크로파 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스에서 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 라디오, 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 본원에 사용된 바와 같은, 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며, 디스크들(disks)은 일반적으로 자기적으로 데이터를 재생하는 반면, 디스크들(discs)는 레이저로 광학적으로 데이터를 재생한다. 상기의 조합들은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본원의 설명은 당업자가 본 발명을 실시하거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 명백할 것이며, 본원에 정의된 일반적인 원리들은 본 개시의 범위를 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본원에 설명된 예들 및 설계들에 제한되지 않으며, 본원에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (19)

  1. 전자 메모리 장치에 있어서,
    메모리 셀 어레이;
    상기 메모리 셀 어레이로의 액세스를 제어하도록 구성된 컨트롤러;
    상기 메모리 셀 어레이를 상기 컨트롤러와 동작 가능하게 결합시키는 인터포저(interposer)로서, 상기 인터포저는 상기 메모리 셀 어레이와 상기 컨트롤러 사이에 제1 복수의 채널을 포함하며 상기 제1 복수의 채널은 복수의 단방향 채널 및 복수의 양방향 채널을 포함하는, 상기 인터포저;
    상기 인터포저 및 상기 컨트롤러에 결합되는 기판으로서, 상기 기판은 제1 물질로 형성되고, 상기 인터포저는 상기 제1 물질과 다른 제2 물질로 형성되며, 상기 인터포저는 상기 컨트롤러와 상기 기판 사이에 제2 복수의 채널을 더 포함하는, 상기 기판; 및
    상기 인터포저의 상기 제1 복수의 채널 중 적어도 하나의 채널을 통해 통신된 적어도 3개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 디코딩하도록 구성된 수신기를 포함하는, 전자 메모리 장치.
  2. 제1항에 있어서,
    복수의 정보 비트들에 적어도 부분적으로 기초하여 상기 인터포저의 상기 제1 복수의 채널 중 상기 적어도 하나의 채널을 통해 전송될 상기 멀티-레벨 신호를 생성하도록 구성된 드라이버를 더 포함하는, 전자 메모리 장치.
  3. 제1항에 있어서, 상기 수신기는,
    복수의 비교기들을 포함하며, 각 비교기는 상기 멀티-레벨 신호를 전압 임계치와 비교하도록 구성된, 전자 메모리 장치.
  4. 제3항에 있어서, 상기 수신기는,
    상기 복수의 비교기 세트로부터 수신된 정보에 적어도 부분적으로 기초하여 상기 멀티-레벨 신호로 표현된 복수의 비트들을 결정하도록 구성된 디코더를 더 포함하는, 전자 메모리 장치.
  5. 제1항에 있어서,
    복수의 정보 비트들은 상기 멀티-레벨 신호의 진폭으로 표현되는, 전자 메모리 장치.
  6. 제1항에 있어서,
    상기 멀티-레벨 신호는 펄스 폭 변조(PAM) 방식을 사용하여 정보로 인코딩되는, 전자 메모리 장치.
  7. 제1항에 있어서,
    상기 컨트롤러는 상기 멀티-레벨 신호를 상기 인터포저의 상기 제1 복수의 채널의 서브셋을 통해 상기 메모리 셀 어레이로 전송하는, 전자 메모리 장치.
  8. 제1항에 있어서,
    상기 컨트롤러는 상기 인터포저의 상기 제1 복수의 채널의 상기 복수의 단방향 채널 중 적어도 하나의 단방향 채널을 사용하여 상기 멀티-레벨 신호를 전송하는, 전자 메모리 장치.
  9. 제1항에 있어서,
    상기 메모리 셀 어레이는 상기 멀티-레벨 신호를 상기 인터포저의 상기 제1 복수의 채널의 서브셋을 통해 상기 컨트롤러로 전송하는, 전자 메모리 장치.
  10. 제1항에 있어서,
    상기 제2 물질은 실리콘을 포함하는, 전자 메모리 장치.
  11. 제1항에 있어서,
    상기 메모리 셀 어레이의 상부에 적층된 제2 메모리 셀 어레이를 더 포함하며, 상기 제2 메모리 셀 어레이는 상기 인터포저에 의해 상기 컨트롤러와 동작 가능하게 결합되는, 전자 메모리 장치.
  12. 제1항에 있어서,
    상기 메모리 셀 어레이 및 상기 인터포저에 결합된 입/출력 장치를 더 포함하며, 상기 입/출력 장치는 상기 메모리 셀 어레이와 통신된 정보를 버퍼링하도록 구성되는, 전자 메모리 장치.
  13. 제1항에 있어서,
    그레이 코딩(gray coding) 또는 데이터 버스 반전 또는 둘 다를 사용하여 데이터를 인코딩하도록 구성된 드라이버를 더 포함하는, 전자 메모리 장치.
  14. 방법에 있어서,
    메모리 장치의 컨트롤러에 의해, 메모리 셀 어레이에 기입될 정보를 식별하는 단계;
    상기 컨트롤러에 의해, 복수의 비트들의 상기 식별된 정보를 나타내는 적어도 3개의 레벨을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하는 단계; 및
    상기 컨트롤러에 의해, 상기 멀티-레벨 신호 및 이진-레벨 신호를 상기 메모리 셀 어레이와 상기 컨트롤러 사이의 제1 복수의 채널 및 상기 컨트롤러와 기판 사이의 제2 복수의 채널을 포함하는 인터포저를 통해 상기 메모리 셀 어레이로 동시에 전송하는 단계로서, 상기 제1 복수의 채널은 복수의 단방향 채널 및 복수의 양방향 채널을 포함하는, 단계를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 메모리 셀 어레이에 의해, 상기 멀티-레벨 신호의 진폭이 하나 이상의 임계치들을 만족하는지를 결정하는 단계를 더 포함하는, 방법.
  16. 제15항에 있어서,
    상기 메모리 셀 어레이에 의해, 상기 멀티-레벨 신호에 의해 만족되는 상기 하나 이상의 임계치들 중 일정 개수의 임계치들에 적어도 부분적으로 기초하여 상기 멀티-레벨 신호로 표현된 상기 복수의 비트들을 식별하는 단계를 더 포함하는, 방법.
  17. 제16항에 있어서,
    상기 메모리 셀 어레이에 의해, 상기 멀티-레벨 신호로 표현된 상기 복수의 비트들을 상기 메모리 셀 어레이의 하나 이상의 메모리 셀들에 기입하는 단계를 더 포함하는, 방법.
  18. 전자 메모리 장치에 있어서,
    메모리 셀 어레이;
    상기 메모리 셀 어레이와 동작 가능하게 결합된 인터포저로서, 상기 인터포저는 복수의 단방향 채널 및 복수의 양방향 채널을 포함하는 제1 복수의 채널을 포함하는, 상기 인터포저;
    상기 인터포저 및 컨트롤러에 결합되는 기판으로서, 상기 기판은 제1 물질로 형성되고, 상기 인터포저는 상기 제1 물질과 다른 제2 물질로 형성되며, 상기 인터포저는 상기 컨트롤러와 상기 기판 사이에 제2 복수의 채널을 더 포함하는, 상기 기판; 및
    상기 인터포저와 동작 가능하게 결합된 상기 컨트롤러를 포함하며, 상기 컨트롤러는,
    상기 메모리 셀 어레이에 기입될 정보를 식별하고;
    복수의 비트들의 상기 식별된 정보를 나타내는 적어도 3개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하고;
    상기 멀티-레벨 신호를 상기 인터포저를 통해 상기 메모리 셀 어레이로 전송하도록 구성된, 전자 메모리 장치.
  19. 전자 메모리 장치에 있어서,
    메모리 셀 어레이에 기입될 정보를 식별하기 위한 수단;
    복수의 비트의 상기 식별된 정보를 나타내는 적어도 3개의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하기 위한 수단; 및
    상기 멀티-레벨 신호 및 이진-레벨 신호를 컨트롤러와 기판 사이에 제1 복수의 채널을 포함하는 인터포저를 통해 상기 메모리 셀 어레이로 동시에 전송하기 위한 수단으로서, 상기 제1 복수의 채널은 복수의 단방향 채널 및 복수의 양방향 채널을 포함하는, 수단을 포함하는, 전자 메모리 장치.
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