KR20210018937A - 버랙터 다이오드를 사용하여 조정 가능한 고주파 이득을 갖는 증폭기 - Google Patents

버랙터 다이오드를 사용하여 조정 가능한 고주파 이득을 갖는 증폭기 Download PDF

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Abstract

장치는, 차동 입력 신호를 수신하도록 그리고 출력 노드의 쌍 상에서 증폭된 출력 신호를 응답하여 생성하도록 구성되는 차동 쌍, 차동 입력 신호에 적용되는 고주파 증폭을 조정하도록 구성되는 튜닝 가능한 커패시턴스를 포함하되, 튜닝 가능한 커패시턴스는, 고주파 증폭의 주파수를 조정하기 위해 공통 노드에서 제어 신호를 수신하도록 구성되는 차동 쌍에 연결되는 직렬 연결된 버랙터 다이오드의 쌍; 및 직렬 연결된 버랙터의 쌍에 병렬로 연결되는 고정 커패시턴스 - 고정 커패시터는 직렬 연결된 버랙터 다이오드의 채널의 전하 밀도에서의 변화를 상쇄하도록 구성되는 직렬 연결된 버랙터의 커패시턴스보다 더 큰 커패시턴스를 가짐 - 를 포함한다.

Description

버랙터 다이오드를 사용하여 조정 가능한 고주파 이득을 갖는 증폭기
관련 출원에 대한 상호 참조
본 출원은 2019년 4월 8일자로 출원된 발명의 명칭이 "Amplifier with Adjustable High-Frequency Gain using Varactor Diodes"인 미국 정식 출원 제16/378,461호의 이점을 주장하며, 2018년 6월 12일자로 출원된 발명의 명칭이 "Amplifier with Adjustable High-Frequency Gain Using Varactor Diodes"인 미국 가출원 제62/683,964호의 이익을 주장하는데, 이들 출원 모두는 모든 목적을 위해 그들 전체가 참조에 의해 본원에 통합된다.
통신 수신기 입력 신호에 대한 연속 시간 선형 등화기(continuous-time linear equalizer; CTLE)로서 사용하기에 적절한, 구성 가능한 주파수 보상을 통합하는 증폭기 회로가 설명된다. 설계의 엘리먼트는 구성 가능한 DAC 엘리먼트가 그들이 제어하는 아날로그 디바이스와 밀접하게 통합된 소형의 회로 레이아웃을 용이하게 한다.
도 1은 몇몇 실시형태에 따른 NMOS 트랜지스터를 활용하는 CTLE 증폭기의 회로도이다.
도 2는 증가된 구성 가능성을 제공하기 위해 도 1의 것과 같은 실시형태의 다수의 인스턴스가 결합될 수도 있는 방법을 예시하는 회로도이다.
도 3a는, 몇몇 실시형태에 따른, 아날로그 제어 신호를 생성함에 있어서 사용하기에 적절한 PMOS 트랜지스터를 활용하는 디지털 대 아날로그 컨버터의 회로도이다.
도 3b는 도 3a에서 도시되는 트랜지스터의 전송 게이트(transmission gate) 구현예를 포함하는 회로도이다.
도 4는 PMOS 트랜지스터를 활용하는 도 1의 회로의 대안적인 실시형태를 도시한다.
도 5는, 몇몇 실시형태에 따른, 조정 가능한 고주파 피킹(high frequency peaking) CTLE의 주파수 스펙트럼이다.
도 6은, 몇몇 실시형태에 따른, 버랙터 커패시터(varactor capacitor)에 병렬로 연결되는 고정 커패시터가 없는 상태에서의 그리고 그 고정 커패시터가 있는 상태에서의 CTLE 이득을 예시하는 주파수 스펙트럼이다.
도 7은, 몇몇 실시형태에 따른, 증폭기의 등화 범위(equalization range)를 설정하기 위한 제어 신호를 생성하는 디지털 대 아날로그 컨버터(digital-to-analog converter; DAC) 회로의 블록도이다.
도 8은, 몇몇 실시형태에 따른, 상이한 코딩 방식에 대한 다수의 등화 범위를 예시하는 다이어그램이다.
연속 시간 선형 등화(Continuous-Time Linear Equalization; CTLE) 회로는 기술 분야에서 널리 공지되어 있다. 하나의 공통 설계는 개개의 소스 부하를 갖는 그러나 고정된 전류 싱크에 대한 공통 드레인 연결을 갖는 매칭된 트랜지스터 쌍을 활용하는 종래의 차동 증폭기 회로에 기초한다. 전류 싱크를, 각각의 트랜지스터 드레인에 대해 하나씩, 두 개로 분할하는 것은, 드레인이 병렬 RC 네트워크와 같은 주파수 종속 임피던스와 교차 커플링되어, 기본 차동 증폭기의 본질적으로 평평한 이득 대 주파수 특성을 명확하게 상이한 저주파 이득 및 고주파 이득을 갖는 것으로 수정하는 것을 허용한다.
통신 시스템 수신기에서, 그러한 CTLE 회로는, 대부분의 통신 매체의 불가피한 고주파 손실을 균등화하기 위해 또는 보상하기 위해, 증가된 고주파 이득을 제공하도록 통상적으로 구성된다. 몇몇 실시형태에서, 후속하는 회로에 의한 정확한 신호 검출 및/또는 클록 복구를 용이하게 하기 위해 진폭 및 등화 기능의 신중한 구성이 수행된다. 몇몇 실시형태에서, 그러한 주파수 종속 보상의 주파수 브레이크 포인트 및 이득 특성 둘 모두가 조정될 수도 있는 또는 구성될 수도 있는 CTLE 회로.
도 1은 이득 엘리먼트로서 NMOS 트랜지스터를 활용하는 구성 가능한 CTLE 회로의 하나의 실시형태를 도시한다. PMOS 트랜지스터를 활용하는 등가의 실시형태가 도 4와 같이 도시되어 있다. 다음의 설명에서 도 1의 회로에 대한 참조가 이루어질 것이지만, 제한을 암시하는 것은 아니다.
이들 실시형태는 최소의 전력 소비를 가지면서 극히 높은 주파수 신호가 프로세싱되는 것을 필요로 하는 집적 회로 환경에서의 사용을 위해 의도된다는 것을 주목해야 한다. 이용 가능한 전력 레일(Vdd 및 Vss)은 통상적으로 1 볼트 이하의 동작 전압을 제공할 수도 있고, 따라서, 마이크로암페어 전류 흐름은 수천 내지 수백만 옴의 경로 임피던스를 암시한다. 이들 크기의 저항이 몇몇 집적 회로 프로세스에서 상당한 표면적을 필요로 할 수도 있기 때문에, 트랜지스터와 같은 능동 회로 엘리먼트가 수동 엘리먼트 실시형태보다 바람직할 수도 있다.
도 1에서, 인덕터(L0 및 L1)로 구성되는 유도성 부하는 고주파에서의 피킹을 분로하여, 10 dB보다 더 큰 고주파 피킹을 허용한다. 대응하는 부하 임피던스는 부하 임피던스(RL0 및 RL1)를 생성하는 저항기 어레이에 의해 제공된다. 도시되는 바와 같이, 각각의 저항기 어레이는 다중 비트 온도계 코드 부하 저항 제어 입력(RL<n-1:0>)을 수신할 수도 있고, 병렬 네트워크의 연속적인 저항기를 부하 저항(RL)의 세트에 선택적으로 연결할 수도 있다. 몇몇 실시형태에서, 부하 저항을 조정하는 것은, 예를 들면, 가변 이득 증폭기와 같은 후속하는 프로세싱 스테이지의 공통 모드를 조정하는 데 유익할 수도 있다. 대안적으로, 부하 저항은, 도 5와 관련하여 하기에서 자세하게 설명되는, 고주파 피킹의 크기 및 응답의 제2 극(pole)의 위치를 조정하도록 조정될 수도 있다. 도 1에서 도시되는 바와 같이, 회로 슬라이스(100)는, 각각, 입력 신호(Vin+ 및 Vin-)을 수용하고 출력 신호(Vout- 및 Vout+)를 생성하는 매칭된 차동 쌍인 트랜지스터(112 및 122)를 포함한다. 캐스코딩된(cascoded) 트랜지스터(111 및 121)는 Vcasc의 게이트 전압을 수신하도록 구성될 수도 있고, 본질적으로 입력에서 보이는 입력 밀러 커패시턴스를 감소시키는 데 도움을 주면서 출력으로부터의 입력의 분리를 제공할 수도 있다. 동일한 전류 소스(113 및 123)는 허용 가능한 전류 흐름을 설정하고, 하기에서 설명되는 바와 같이, 고주파 피킹의 크기를 조정하도록 조정될 수도 있다. 트랜지스터(131)에 의해 제공되는 소스(Rs) 저항 및 고정 커패시터(132) 및 버랙터 커패시터(133 및 134)의 조합에 의해 제공되는 커패시턴스는 등화기의 주파수 종속 이득 특성을 결정한다.
몇몇 실시형태에서, 전압(Vsw)은 구성 가능하고, 트랜지스터(131)의 임피던스가 조정되는 것을 허용한다. 다른 실시형태에서 전압(Vsw)은 고정되는데, 그 전압 및 물리적 트랜지스터 채널 치수는 결과적으로 나타나는 임피던스를 결정한다.
추가적인 실시형태에서, 전압(Vsw)은, 후속하여 설명되는 바와 같이, 두 개의 상이한 미리 결정된 값(즉, 이진 선택) 중 하나로 설정될 수도 있다. 하나의 그러한 실시형태에서, Vsw가 트랜지스터(131)로 하여금 "온"(예를 들면, 낮은 임피던스)으로 스위칭되게 하는 경우, 회로(100)는, 커패시터(132, 133, 134)에 의해 생성되는 주파수 도메인 0이 최소화되고, DC 등화가 피크 등화와 관련하여 더 적은 제1 또는 "플랫" 동작 모드로 구성된다. 반대로, Vsw가 트랜지스터(131)로 하여금 "오프" 또는 고 임피던스로 스위칭되게 하는 경우, 그 임피던스는 커패시턴스(132, 133, 134)와 함께 회로(100)가 제2 또는 고주파 "피킹" 동작 모드로 구성되는 것을 초래하여, 피킹 등화와 관련하여 DC 등화를 증가시킨다.
도 5는, 몇몇 실시형태에 따른, 고주파 피킹을 제공하는 CTLE의 주파수 응답을 예시한다. 도 5는 4 개의 주목하는 포인트인 제1 제로(A)(wzero), 제1 극(B)(wp0), 피크 주파수(C)(wpeak) 및 제2 극(D)(wp1)을 포함한다. 각각의 주목하는 포인트에 대한 값은 하기의 식 1 내지 4에서 주어진다:
Figure pct00001
여기서 Rs는 트랜지스터(131)에 의해 제공되는 소스 저항이고, Cs는 소스 커패시턴스인데, 소스 커패시턴스는 CDom + Cvc0/1과 같을 수도 있고, 여기서 CDom은 고정 커패시터(132)의 지배적 커패시턴스이고 Cvc0/1은 버랙터 다이오드(133 또는 134) 중 하나의 커패시턴스이다. 여기에서 그리고 하기의 설명에서, 표기법 "0/1"은, 하프 회로 분석(half circuit analysis)에서 일반적일 수도 있는 바와 같이, {0 1}의 세트 중 하나의 원소인 '0' 또는 '1'의 값에 대응할 수도 있다. 적어도 하나의 실시형태에서, CDom은 (예를 들면, CDom = 5 fF를 각각 갖는 100의 20 슬라이스로부터의) 전체적으로 대략 100 fF의 커패시턴스를 가질 수도 있고, 한편 버랙터 다이오드(133 및 134)는 대략 80-400 fF(예를 들면, 0-800 mV Vctrl에 기초하여 4 fF-20 fF의 범위에 이르는 버랙터 커패시턴스를 갖는 100의 20 개의 슬라이스)의 범위에 이르는 커패시턴스를 갖는다. 애플리케이션에 따라, 고정 커패시터 및 버랙터의 커패시턴스는 상응하게, 예를 들면, 큰 고정 커패시턴스가 더 작은 커패시턴스를 통해 미세 튜닝하도록 구성되는 버랙터와 함께 하도록, 설계될 수도 있거나, 또는 대안적으로 별개의 커패시턴스 엘리먼트로 분리될 수도 있다.
제1 극(wp0)은 다음과 같이 계산될 수도 있다:
Figure pct00002
피크 주파수(wpeak)는 다음과 같이 계산될 수도 있다:
Figure pct00003
그리고 마지막으로 제2 극(wp1)은 다음과 같이 결정될 수도 있다:
Figure pct00004
몇몇 실시형태에서, 커패시턴스(133 및 134)는 버랙터 또는 다른 PN 접합 다이오드를 포함할 수도 있는 전압 가변 커패시터, 및 사용되는 제조 프로세스에 따라, 자신의 채널이 변경되고 또한 비선형적이며 시간의 함수일 수 있는 MOS 트랜지스터 디바이스의 전압 종속 바디 커패시턴스(voltage-dependent body capacitance)에 의해 제공된다. 능동 디바이스에서의 전하 밀도는 시간이 지남에 따라 변하며 채널 길이가 작은 디바이스에서 훨씬 더 두드러진다. 도시되는 바와 같이, 버랙터(133 및 134)는, 전체 커패시턴스를 조정하기 위해 사용되는 아날로그 제어 전압(Vctrl)과 함께, 신호 전압에 의한 결과적으로 나타나는 커패시턴스의 원치 않는 변조를 최소화하기 위해, 백투백(back-to-back) 연결된다. 버랙터의 사용은, 예를 들면, 스위치식 커패시터 뱅크(switched capacitor bank)와 비교하여, 칩 상에서의 면적 점유를 크게 감소시킨다. 또한, 버랙터는, 그들이 종래의 커패시터 어레이가 도입하는 것만큼 많은 기생 커패시턴스를 도입하지 않기 때문에, 대역폭 및 속도를 증가시킨다. 133 및 134의 가변 커패시턴스와 병렬로 고정 커패시터(132)를 통합하는 것은, 조정 가능한 범위를 적절한 양으로 감소시키는 것에 의해 상기에서 설명되는 버랙터에 기인하는 이들 원치 않는 신호 왜곡 효과를 더욱 감소시킨다. 도 6은 주파수에 대한 CTLE 이득을 나타내는 두 개의 주파수 스펙트럼을 포함한다. 상단 그래프는 병렬 연결된 고정 커패시터(132)가 없는 상태에서 버랙터(133 및 134)를 튜닝하는 것에 의해 제1 극의 주파수를 튜닝하는 것을 예시하고, 하단 그래프는 고정 커패시터(132)가 병렬로 연결된 상태에서 버랙터(133 및 134)를 튜닝하는 것에 의해 제1 극의 주파수를 튜닝하는 것을 예시한다. 도시되는 바와 같이, 고정 커패시터(132)를 생략하는 것은, 버랙터의 튜닝 단계 사이에서 높은 비선형성을 초래하고, 한편, 고정 커패시터(132)를 포함하는 것은 곡선을 훨씬 더 선형적으로 만든다. 또한, 고정 커패시터(132)를 포함하는 경우 피크는 더 일정하게 유지된다는 것을 유의해야 한다. 제로 기여도는 고정 커패시터(132)가 있을 때 더 일정하고 예상되는 20 dB/dec에 더 가깝다. 고정 커패시터(132)가 없으면, 제로는 주파수와 관련하여 기울기를 변경한다.
추가적인 이점으로서, 고정 커패시터(132)의 커패시턴스는 MOS 래더(ladder) DAC, 예를 들면, 도 3a의 MOS 래더 DAC의 사용을 허용할 수도 있는데, 이것은, 예를 들면, 저항기 래더 DAC와 비교하여 전력 및 칩 면적에서 추가적인 감소를 초래할 수도 있다. MOS 래더 DAC가 미분 비선형성(differential non-linearity; DNL) 및 적분 비선형성(integral non-linearity; INL)을 겪을 수도 있지만, 고정 커패시터(132)는 고정 커패시터가 버랙터 다이오드의 비선형성을 제거하는 것과 유사하게 그러한 효과를 제거하는 데 도움이 된다. 또한, 고정 커패시터는 두 개의 부분으로 분할될 수도 있다. 많은 면적을 점유하는 대형(또는 다수의) 버랙터 대신 소스 디제너레이션 캡(source degeneration cap)이 사용될 수도 있다. 그러한 경우, 커패시턴스의 절반은 버랙터에 의해 핸들링될 수도 있고, 한편, 나머지 절반은 금속 절연체 금속(metal-insulator-metal; MIM) 커패시터 또는 금속 위 금속(metal over metal; MOM) 커패시터를 사용하여 통합될 수도 있다. 따라서, MIM/MOM 커패시터는 층에서 수직으로 적층될 수도 있는데, 여기서 저부의 실리콘 층은 버랙터를 포함하고, 한편, 상단 금속 층은 MIM/MOM 커패시터를 포함한다. 그러한 커패시터는, 제로를 더 작은 주파수로 이동시키기 위해 큰 커패시턴스가 사용되는 애플리케이션에서 유용할 수도 있다.
도 2는 제어 전압(Vsw)에 의해 이전에 설명된 이진 모드 선택을 활용하기 위한 동일한 CTLE 회로(100)의 병렬 슬라이스의 콜렉션(collection)을 도시한다. 몇몇 실시형태에서, 병렬 슬라이스(100) 각각은 공통 부하 인덕턴스(예를 들면, 인덕터(L0 및 L1)) 및 부하 임피던스(예를 들면, 부하 임피던스(RL0 및 RL1))에 연결될 수도 있다. 제한을 암시하지 않으면서, 회로(100)의 여덟 개 슬라이스가 도시되는데, 각각은 Vsw<7:0>으로부터 취해지는 단일의 이진 값에 의해 제어되며, 단일의 이진 값은, 0(모두 낮음)에서부터 7(모두 높음)까지의 "온도계" 또는 단항 카운트 값(unary count value)으로 인코딩되는 단일의 변수로서 간주될 수도 있다. Vsw에 의해 제어되는 트랜지스터(131)의 모든 인스턴스가 "개방"되면, 회로(100)의 각각의 인스턴스는 자신의 제1 또는 "고주파" 동작 모드에 있을 것이고, 따라서 피크와 관련하여 결과적으로 나타나는 DC 등화는 최대에 있을 것이고, DC 이득은 최소에 있을 것이다. 증가하는 수의 Vsw 값이 선택적으로 "단락(short)" 트랜지스터(131)로 설정되기 때문에, 증가하는 수의 100 개의 인스턴스는 그들의 제2 또는 "광대역" 동작 모드에 진입할 것이고, 결과적으로 DC 이득을 증가시키는 것으로 나타날 것이고, 따라서 피크와 관련하여 DC 등화는 감소하기 시작할 것이다. 마지막으로, Vsw의 모든 인스턴스가 "단락"되면, 100의 모든 인스턴스는 그들의 제2 동작 모드에 있을 것이고, DC 이득은 최대에 있을 것이고, 피크와 관련하여 DC 등화는 최소에 있을 것이다. 피크와 관련하여 DC 등화를 제어하기 위한 그러한 병렬 슬라이스 구성의 사용은, 광대역 노이즈, 예를 들면, 열 노이즈를 감소시킬 수도 있고, 더 적은 기생 커패시턴스를 도입할 수도 있다.
몇몇 실시형태에서, NMOS 트랜지스터(131)는, 트랜지스터(131)에 대한 입력으로서 소스 임피던스 제어 신호(Vsw<7:0>)를 제공하여 트랜지스터(131)로 하여금 선형 영역에서 동작하게 하는 것에 의해 "고주파" 및 "광대역" 동작 모드 사이에서 동작하도록 구성될 수도 있다. 도 7은 소스 임피던스 제어 신호(Vsw<7:0>)로서 어떤 범위의 전압의 다수의 전압을 제공하도록 구성되는 DAC(705)의 블록도이다. 도 7에서, 0 mV에서부터 1000 mV까지의 전압은 저항기 래더 DAC(710)를 사용하여 200 mV 증분 단위로 제공되지만, 그러나, 그러한 숫자는 제한하지 않는 것으로 간주되어야 하며, DAC(705)는 값의 임의의 세트를 가지도록 설계될 수도 있다. 게다가, DAC(705)는 도시되는 R-래더 DAC(710)로 제한되는 것으로 간주되어서는 안된다; 기술 분야의 숙련된 자에게 공지되어 있는 다른 타입의 DAC도 또한 사용될 수도 있다.
주목할 바와 같이, 예를 들면, 도 1의 NMOS 트랜지스터(131)에 제공되는 소스 임피던스 제어 신호(Vsw<0>)를 통해 NMOS 트랜지스터의 게이트 전압을 증가시키는 것은 트랜지스터(131)의 채널 저항을 감소시킬 것이고, 따라서, 등화를 감소시킬 것이고, NMOS 트랜지스터(131)의 채널 저항을 감소시키기 위해 게이트 전압을 감소시키는 것과 관련하여 그 반대도 마찬가지이다. 반대로, PMOS 트랜지스터, 예를 들면, 도 4의 트랜지스터(431)에 제공되는 전압을 감소시키는 것은 PMOS 트랜지스터(431)의 채널 저항을 감소시킬 것이고, 따라서 등화를 감소시킬 것이고, PMOS 트랜지스터(431)의 채널 저항을 증가시키기 위해 게이트 전압을 증가시키는 것과 관련하여 그 반대도 마찬가지이다. 그러한 실시형태에서, DAC에 의해 트랜지스터(131/431)로 출력되는 전압의 값은 등화 범위를 설정하기 위한 "대략적인(coarse)" 조정으로서 작용하고, 한편, 인에이블된 병렬 슬라이스(100)의 수는 설정된 등화 범위 내에서 등화를 미세하게 튜닝하기 위한 "미세한(fine)" 조정으로서 작용한다.
도 8은, 몇몇 실시형태에 따른, 두 개의 등화 범위에 대한 주파수 응답이다. 도시되는 바와 같이, 도 8은 등화 범위(802 및 805)를 포함한다. 도 1의 NMOS 실시형태를 사용하는 상황에서, DAC(705)는, 증폭기를 등화 범위(802)에서 구성하기 위해, 소스 임피던스 제어 신호(Vsw<7:0>)로서 제공되는 상대적으로 더 높은 전압을 인에이블된 병렬 슬라이스(100)의 NMOS 트랜지스터(131)로 출력하도록 구성될 수도 있고, DAC(705)는, 증폭기를 등화 범위(805)에서 구성하기 위해, 제어 신호로서 제공되는 상대적으로 더 낮은 전압을 인에이블된 병렬 슬라이스(100)의 트랜지스터(131)로 출력하도록 구성될 수도 있다. 반대로, PMOS 실시형태에서, DAC는, 증폭기를 등화 범위(802)에서 설정하기 위해, 더 높은 각각의 전압을 갖는 소스 임피던스 제어 신호를 인에이블된 병렬 슬라이스(100)의 PMOS 트랜지스터(431)로 출력하도록 구성될 수도 있고, 증폭기를 등화 범위(805)에서 설정하기 위해, 더 낮은 각각의 전압을 인에이블된 병렬 슬라이스(100)로 출력하도록 구성될 수도 있다.
다수의 등화 범위에서 동작하도록 증폭기를 구성하기 위한 그러한 실시형태는, 상이한 타입의 코딩 방식(scheme), 상이한 케이블/채널 길이, 및/또는 다양한 다른 요인의 조합을 포함하는 요인을 수용할 수도 있다. 하나의 특정한 예에서, 제로 비복귀(non-return to zero; NRZ) 코딩 방식은 ~7 dB의 최대 등화를 가지도록 구성될 수도 있고, 한편, 앙상블 제로 비복귀(ensemble non-return-to-zero; ENRZ) 직교 차동 벡터 시그널링 코드 방식은 ~10 dB의 최대 등화를 가지도록 구성될 수도 있다. 따라서, DAC로부터 출력 전압을 선택하는 것에 의해, ENRZ 또는 NRZ 코딩 방식의 사용에 따라 정확한 등화 범위가 선택될 수도 있고, 한편 병렬 슬라이스(100)를 인에이블 및 디스에이블하는 것은 선택된 등화 범위 내에서 소망되는 등화를 미세하게 튜닝할 수도 있다.
다수의 본질적으로 병렬 증폭기 슬라이스를 제1 또는 제2 동작 모드로 이렇게 구성하는 것은, 집성 시스템의 이득 대 주파수 곡선의 저주파 및 고주파 영역 사이의 결과적으로 나타나는 차동 이득에 대한 직접적인 제어를 제공한다. 각각의 증폭기 슬라이스의 가변 커패시턴스 엘리먼트의 앞서 설명된 제어와 결합하여, 고주파 "피킹"의 진폭 및 코너 주파수 둘 모두는 독립적으로 구성될 수도 있다. 이들 조정은, 전류 소스(113 및 123)을 조정에 의한 회로 DC 전류를 변경하는 것, 및 RL<n-1:0>에 의해 제어되는 병렬 저항기 네트워크를 통한 RL0 및 RL1의 조정에 의한 유효 부하 임피던스의 수정을 비롯한, 다른 제어 방법과 결합될 수도 있다. 추가적으로, 다수의 병렬 슬라이스의 사용은, 각각의 슬라이스의 버랙터 커패시턴스를 개별적으로 독립적으로 제어하여, 도 2에서 도시되는 바와 같이, 다중 비트 제어 신호(Vctrl<7:0>)를 대가로 세분성을 증가시키는 옵션을 제공한다. 그러나, 몇몇 실시형태는 모든 슬라이스에 동일한 제어 신호(Vctrl)를 제공할 수도 있다.
식 1-4 및 소스 커패시턴스(Cs)를 조정하기 위한 버랙터 다이오드 및 소스 임피던스(Rs)를 조정하기 위한 다수의 병렬 슬라이스 구성에 관한 상기의 설명에 기초하여, 도 5의 주파수 응답에 기초하여, 도 1 및 도 2의 회로는 다수의 제어 정도를 가질 수도 있다는 결론에 이른다. 제1 제로(wzero)는, 소스 커패시턴스(Cs)를 조정하는 Vctrl을 사용하여 버랙터 양단의 전압을 제어하는 것에 의해 제어될 수도 있다. 피크와 관련한 DC 등화는, 얼마나 많은 병렬 슬라이스(100)가 스위치 "오프"되거나 또는 "개방"되는지(고주파 모드) 대 스위치 "온"되거나 또는 "단락"되는지(광대역 모드)를 선택하는 것에 의해 제어될 수도 있다. 그러한 조정은 8 개의 수평 라인(505)에 의해 도 5에서 예시된다. 505에서, 각각의 수평 라인은 도 2와 관련하여 설명되는 온도계 코드의 8 단계 중 다양한 단계에 대응할 수도 있다. 도 2에서 설명되는 바와 같이, 505의 가장 낮은 수평 라인(예를 들면, DC 이득이 최소에 있고 따라서 피크와 관련한 DC 등화가 최대에 있는 경우)은 모든 슬라이스가 스위치 "오프"되거나 또는 "개방"된 상태에 있는 트랜지스터(131)에 대응할 수도 있다. 대안적으로, 모든 트랜지스터(131)가 스위치 "온"되거나 또는 "단락"되는 것은 505의 가장 높은 수평 라인에 대응할 수도 있는데, DC 이득이 최대에 있고, 따라서 피크와 관련한 DC 등화가 최소에 있다는 것을 나타낸다. 게다가, 주파수 응답의 제2 극(wp1)은, 부하 저항기(RL0 및 RL1)를 통해 유효 부하 임피던스를 조정하는 것에 의해 조정될 수도 있다. 몇몇 실시형태에서, 유효 부하 임피던스는 튜닝 가능한(tunable) 저항기(도시되지 않음)을 통해 설정될 수도 있다. 제로 및 극을 조정하는 것은, 고주파 피킹의 소망되는 주파수 대역(폭 및 위치)뿐만 아니라 고주파 피킹의 이득의 조정을 허용한다. 그러한 실시형태는 몇몇 레거시 설계와의 역호환성뿐만 아니라, 채널 응답에서의 변화에 응답하는 동적 조정에서 유용하다. 다른 제어 정도는 전류 소스(113 및 123)에서 바이어스 전류를 조정하는 것에 대응할 수도 있는데, 이것은 gm을 증가 또는 감소시키는 것에 의해 피크의 크기를 제어할 수도 있다. 게다가, 후속하는 신호 프로세싱 스테이지에 제공되는 공통 모드는, 예를 들면, 도 1에서 도시되는 저항기 뱅크를 통해 부하 임피던스(RL0 및 RL1)를 제어하는 것에 의해 조정될 수도 있다.
이들 다양한 구성 가능한 엘리먼트의 조정은, 시스템 전력 소비 및 레이아웃 면적을 증가시키는 다수의 제어 엘리먼트, 예컨대 디지털 대 아날로그 컨버터(DAC)를 활용할 수도 있다. 도 3a는 최소 집적 회로 면적 및 낮은 전류 활용을 위해 최적화되는 PMOS 래더 DAC의 실시형태를 도시한다. 몇몇 실시형태에서, PMOS 래더 DAC는, 회로(100)가 상부에 배치되는 동일한 기판을 PMOS 래더 DAC가 활용할 수도 있고, 그 결과, 전체 회로 면적에서 상당한 절약으로 나타날 수도 있기 때문에, PMOS 래더 DAC는 도 4의 PMOS 회로와 잘 적합된다. 고정 값 저항기가 몇몇 집적 회로 프로세스에서 상당한 레이아웃 면적을 점유할 수도 있기 때문에, 351 내지 358에서 보이는 바와 같이, PMOS 트랜지스터의 채널 저항이 대신 사용된다. 실제 실시형태에서, 351 내지 358 모두는, 종래의 R-2R 래더 구조체에서 소망되는 직렬 저항 또는 "R" 값을 제공하기 위해 충분히 좁은 채널을 가지고 설계되는 동일한 PMOS 트랜지스터일 것이다. 그러한 실시형태에서, 트랜지스터(351-358)의 폭 대 길이(W/L)의 비율은 트랜지스터(313)의 W/L 비율의 두 배일 수도 있고, 그 결과, 절반의 저항('R')으로 나타날 수도 있는데, 길이와 관련하여 폭을 증가시키는 것이 저항을 감소시키기 때문이다. 몇몇 실시형태에서, 각각의 그러한 트랜지스터가 그 저항성 채널 상태에 있는 것을 보증하기 위해, 게이트 바이어스(Vss)가 인가된다.
"R" 저항 트랜지스터(351-358)와 직렬인 스위치 선택 전압 소스에 대응하는, 래더용의 각각의 구동 엘리먼트(300)는, 트랜지스터(313)가 저항(2R)을 갖는 것을 제외하면, 두 개의 동일한 MOS 트랜지스터(311 및 312)로 구성되는 MUX로 도시되는데, 311은 전압(Vrefh)를 선택하고 312는 전압(Vrefl)을 선택하고, 이들 전압은 DAC 출력 범위에 대해 소망되는 높은 값과 낮은 값이다. 몇몇 실시형태에서, 트랜지스터(313)는 트랜지스터(351-358)의 것의 두 배의 채널 저항을 가질 것이다. 몇몇 실시형태에서, Vrefh 및 Vrefl은 700-900 mV의 범위에 이를 수도 있다. NMOS 트랜지스터를 활용하는 실시형태에서, NMOS 트랜지스터가 더 낮은 전압을 통과시키는 데 더 능숙하기 때문에, 전압 범위는 더 낮을 수도 있다, 예를 들면, 0-200 mV일 수도 있다.
트랜지스터(311 및 312)는, 여기서는, 이진 제어 입력(Vc7)으로부터 유도되는 것으로 도시되는 상보적 제어 신호에 의해 구동되는데, 하나의 값은 제어 워드(Vc<0:7>)로부터 취해지고 나머지는 VC7의 반전된 버전인
Figure pct00005
이다. 도 3a의 예에서, 310의 여덟 개 인스턴스는 여덟 개의 래더 탭(ladder tap)을 구동하기 위해 사용되고, 따라서, 각각의 인스턴스에 대한 이진 제어 입력은 제어 워드(Vc<0:7>)의 상이한 비트 값으로부터 유도되는데, Vc7은 래더의 최상위 비트(most-significant bit)를 제어하고, Vc0은 최하위 비트(least-significant bit)를 제어한다. 몇몇 실시형태에서, 제어 워드(Vc<0:7>)에서의 값은 차동이고, 따라서, 예를 들면, 제어 값(Vc7)은 본질적으로 Vc7 및 그것의 보수(complement)인
Figure pct00006
둘 모두로서 본질적으로 이용 가능한데, 이들은 트랜지스터(311 및 312)를 직접적으로 제어할 수도 있다. 다른 실시형태에서, 310의 각각의 인스턴스는 단일의 디지털 제어 값으로부터 311 및 312에 적절한 구동 신호를 제공하기 위해 버퍼/인버터 게이트를 통합한다.
하나의 특정한 집적 회로 실시형태에서, 아날로그 출력(Vctrl)을 생성하는 DAC(300)는 자신이 제어했던 가변 커패시턴스 다이오드(133 및 134)와 또는 그 근처에서 물리적으로 병치될 만큼 충분히 소형이었고, 아날로그 회로(100)에 원치 않는 기생 부하의 도입을 최소화하였다.
PMOS 트랜지스터가 도 3a에서 도시되지만, NMOS 트랜지스터를 사용하여 등가의 실시형태가 생성될 수도 있다. 그러한 단일의 트랜지스터 실시형태는 NMOS 설계를 위한 Vss에 가까운 좁은 범위의 전압(예를 들면, 0-200 mV) 및 PMOS 설계를 위한 Vdd에 가까운 전압(예를 들면, 700-900 mV)을 출력하는 구현예에 대해 유용할 수도 있다. 상기 설명된 실시형태에서, 버랙터는 Vdd 근처에서 제공되는 제어 전압에 특히 잘 반응할 수도 있지만, 그러나, 그러한 실시형태는 제한적인 것으로 간주되어서는 안된다. Vdd, Vss 및 특정한 트랜지스터 게이트 임계 값과 비교한 Vrefh 및 Vrefl의 상대적 전압에 따라, NMOS, PMOS, 또는 심지어 MUX 구조체(310)가 전송 게이트를 사용하여 구현되는 하이브리드 실시형태가 바람직할 수도 있다. MUX 엘리먼트(310), 및 트랜지스터 엘리먼트(313 및 351-358)가 Tx 게이트인 그러한 실시형태가 도 3b에서 도시되어 있다. 도 3b는 Tx 게이트를 활용하는 MUX 엘리먼트(310)를 포함하는데, 여기서 선택 입력(Vc7 및
Figure pct00007
)은 Vrefh에 연결되는 NMOS 및 PMOS 트랜지스터를 각각 제어하고, Vrefl에 연결되는 PMOS 및 NMOS 트랜지스터를 각각 제어한다. 트랜지스터 회로(313)에서, Vdd에 연결되는 NMOS 및 Vss에 연결되는 PMOS가 병렬로 연결된다. Tx 게이트를 활용하는 그러한 실시형태에서, NMOS 트랜지스터는 더 낮은 전압을 통과시키는 데 능숙하고, 반면 PMOS 트랜지스터는 더 높은 전압을 통과시키는 데 능숙하다. 그러한 실시형태는 Vrefh 및 Vrefl에서 제공되는 전압 범위를 증가시킬 수도 있다. PMOS 전용 MOS 래더가 700-900 mV 범위를 수신할 수도 있지만, Tx 게이트 버전은 0-900 mV 범위를 수신할 수도 있다.
MOS 래더 DAC가 전력 절약 및 칩 면적 절약의 관점에서 상당한 이점을 제공할 수도 있지만, 다양한 제어 신호를 제공하기 위해, 다른 DAC, 예를 들면, 트랜지스터 대신 저항기를 활용하는 R-2R 래더가 또한 활용될 수도 있다는 것을 유의해야 한다.

Claims (37)

  1. 장치에 있어서,
    차동 입력 신호를 수신하도록 그리고 출력 노드의 쌍 상에서 증폭된 출력 신호를 응답하여 생성하도록 구성되는 차동 쌍;
    상기 차동 입력 신호에 적용되는 고주파 증폭을 조정하도록 구성되는 튜닝 가능한(tunable) 커패시턴스를 포함하되, 상기 튜닝 가능한 커패시턴스는:
    상기 고주파 증폭의 주파수를 조정하기 위해 공통 노드에서 제어 신호를 수신하도록 구성되는 상기 차동 쌍에 연결되는 직렬 연결된 버랙터 다이오드(varactor diode)의 쌍; 및
    상기 직렬 연결된 버랙터의 쌍에 병렬로 연결되는 고정 커패시턴스 - 상기 고정 커패시터는 상기 직렬 연결된 버랙터 다이오드의 채널의 전하 밀도에서의 변화를 상쇄(offset)하도록 구성되는 상기 직렬 연결된 버랙터의 커패시턴스보다 더 큰 커패시턴스를 가짐 - 를 포함하는, 장치.
  2. 제1항에 있어서,
    상기 출력 노드의 쌍에 연결되는 절연 트랜지스터(isolation transistor)를 더 포함하는, 장치.
  3. 제1항에 있어서,
    상기 출력 노드의 쌍에 연결되는 튜닝 가능한 부하 임피던스를 더 포함하는, 장치.
  4. 제3항에 있어서,
    상기 튜닝 가능한 부하 임피던스는, 부하 임피던스 제어 신호를 수신하도록 그리고 스위치식 저항기 뱅크(switched resistor bank)에서 하나 이상의 저항기를 선택적으로 인에이블하도록 구성되는 상기 스위치식 저항기 뱅크를 포함하는, 장치.
  5. 제1항에 있어서,
    상기 튜닝 가능 커패시턴스에 병렬로 연결되는 소스 임피던스를 더 포함하는, 장치.
  6. 제5항에 있어서,
    상기 소스 임피던스는 튜닝 가능한 소스 임피던스인, 장치.
  7. 제6항에 있어서,
    상기 튜닝 가능한 소스 임피던스는, 소스 임피던스 제어 신호를 수신하도록 그리고 스위치식 저항기 뱅크의 하나 이상의 저항기를 선택적으로 인에이블하도록 구성되는 상기 스위치식 저항기 뱅크를 포함하는, 장치.
  8. 제5항에 있어서,
    상기 소스 임피던스는 소스 임피던스 제어 신호를 통해 바이어싱되는 트랜지스터를 포함하되, 상기 소스 임피던스 제어 신호는 상기 트랜지스터를 개방 구성으로 또는 단락된 구성으로 선택적으로 설정하도록 구성되는, 장치.
  9. 제5항에 있어서,
    상기 소스 임피던스는 복수의 병렬 슬라이스를 통해 병렬로 연결되는 복수의 트랜지스터를 포함하되, 각각의 트랜지스터는 소스 임피던스 제어 신호의 세트의 각각의 소스 임피던스 제어 신호를 통해 바이어싱되는, 장치.
  10. 제9항에 있어서,
    상기 복수의 병렬 슬라이스의 각각의 병렬 슬라이스는 튜닝 가능한 커패시턴스를 포함하는, 장치.
  11. 제10항에 있어서,
    상기 복수의 병렬 슬라이스의 각각의 병렬 슬라이스에서의 상기 튜닝 가능한 커패시턴스는 각각의 제어 신호를 통해 개별적으로 제어되는, 장치.
  12. 제9항에 있어서,
    소스 임피던스 제어 신호의 상기 세트는 복수의 비트를 포함하되, 각각의 비트는 상기 바이어싱된 트랜지스터를 완전히 인에이블하도록 또는 디스에이블하도록 구성되는, 장치.
  13. 제9항에 있어서,
    소스 임피던스 제어 신호의 상기 세트는 선형 영역에서 상기 트랜지스터를 바이어싱하기 위한 아날로그 제어 신호인, 장치.
  14. 제13항에 있어서,
    상기 아날로그 제어 신호는 등화 범위(equalization range)를 선택하도록 구성되는, 장치.
  15. 제13항에 있어서,
    상기 아날로그 제어 신호를 생성하도록 구성되는 디지털 대 아날로그 컨버터(digital-to-analog converter; DAC)를 더 포함하는, 장치.
  16. 제15항에 있어서,
    상기 DAC는 저항기 래더 DAC(resistor ladder DAC)인, 장치.
  17. 제1항에 있어서,
    상기 제어 신호를 생성하도록 구성되는 디지털 대 아날로그 컨버터(DAC)를 더 포함하는, 장치.
  18. 제17항에 있어서,
    상기 DAC는 금속 산화물 실리콘(metal oxide silicon; MOS) 래더 DAC인, 장치.
  19. 제17항에 있어서,
    상기 DAC는 R-2R 래더에서 배열되는 전송 게이트(transmission gate)를 포함하는, 장치.
  20. 제1항에 있어서,
    상기 고주파 증폭의 크기를 조정하도록 구성되는 조정 가능한 전류 소스를 더 포함하는, 장치.
  21. 방법에 있어서,
    출력 노드의 쌍 상에서 증폭된 출력 신호를 응답하여 생성하는 차동 쌍에서 차동 입력 신호를 수신하는 단계;
    튜닝 가능한 커패시턴스를 사용하여 상기 차동 입력 신호에 적용되는 고주파 증폭을 조정하는 단계를 포함하되, 상기 고주파 증폭을 조정하는 단계는,
    상기 차동 쌍에 연결되는 직렬 연결된 버랙터 다이오드의 쌍 - 상기 직렬 연결된 버랙터 다이오드의 쌍은 상기 고주파 증폭의 주파수를 조정함 - 의 공통 노드에서 제어 신호를 수신하는 단계; 및
    상기 직렬 연결된 버랙터의 쌍에 병렬로 연결되는 고정 커패시턴스 - 상기 고정 커패시터는 상기 직렬 연결된 버랙터의 커패시턴스보다 더 큰 커패시턴스를 가짐 - 를 사용하여 상기 직렬 연결된 버랙터 다이오드의 채널의 전하 밀도에서의 변화를 상쇄하는 단계를 포함하는, 방법.
  22. 제21항에 있어서,
    튜닝 가능한 부하 임피던스가 상기 출력 노드의 쌍에 연결되고, 상기 방법은 스위치식 저항기 뱅크의 하나 이상의 저항기를 선택적으로 인에이블하기 위해 부하 임피던스 제어 신호를 수신하는 단계를 더 포함하는, 방법.
  23. 제21항에 있어서,
    상기 튜닝 가능한 커패시턴스에 병렬로 연결되는 소스 임피던스에서 소스 임피던스 제어 신호를 수신하는 단계를 더 포함하는, 방법.
  24. 제23항에 있어서,
    상기 소스 임피던스 제어 신호는 상기 소스 임피던스의 스위치식 저항기 뱅크의 하나 이상의 저항기를 선택적으로 인에이블하는, 방법.
  25. 제23항에 있어서,
    상기 소스 임피던스 제어 신호는 트랜지스터를 개방 구성으로 또는 단락 구성으로 선택적으로 설정하기 위해 상기 트랜지스터를 바이어싱하는, 방법.
  26. 제23항에 있어서,
    상기 소스 임피던스는 복수의 병렬 슬라이스를 통해 병렬로 연결되는 복수의 트랜지스터를 포함하되, 각각의 트랜지스터는 상기 소스 임피던스 제어 신호의 각각의 부분을 통해 바이어싱되는, 방법.
  27. 제26항에 있어서,
    상기 복수의 병렬 슬라이스의 각각의 병렬 슬라이스는 튜닝 가능한 커패시턴스를 포함하는, 방법.
  28. 제27항에 있어서,
    상기 복수의 병렬 슬라이스의 각각의 병렬 슬라이스에서의 상기 튜닝 가능한 커패시턴스는 각각의 제어 신호를 통해 개별적으로 제어되는, 방법.
  29. 제26항에 있어서,
    상기 소스 임피던스 제어 신호는 복수의 비트를 포함하되, 각각의 비트는 상기 바이어싱된 트랜지스터를 완전히 인에이블 또는 디스에이블하도록 구성되는, 방법.
  30. 제26항에 있어서,
    상기 소스 임피던스 제어 신호는 선형 영역에서 상기 트랜지스터를 바이어싱하기 위한 아날로그 제어 신호의 세트를 포함하는, 방법.
  31. 제30항에 있어서,
    아날로그 제어 신호의 상기 세트는 등화 범위를 선택하도록 구성되는, 방법.
  32. 제30항에 있어서,
    디지털 대 아날로그 컨버터(DAC)를 사용하여 아날로그 제어 신호의 상기 세트를 생성하는 단계를 더 포함하는, 방법.
  33. 제32항에 있어서,
    상기 DAC는 저항기 래더 DAC인, 방법.
  34. 제21항에 있어서,
    디지털 대 아날로그 컨버터(DAC)를 사용하여 상기 제어 신호를 생성하는 단계를 더 포함하는, 방법.
  35. 제34항에 있어서,
    상기 DAC는 금속 산화물 실리콘(MOS) 래더 DAC인, 방법.
  36. 제34항에 있어서,
    상기 DAC는 R-2R 래더에서 배열되는 전송 게이트를 포함하는, 방법.
  37. 제21항에 있어서,
    조정 가능한 전류 소스를 사용하여 상기 고주파 증폭의 크기를 조정하는 단계를 더 포함하는, 방법.
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