KR20200143699A - 집적 회로 프로파일링 및 이상 검출 - Google Patents
집적 회로 프로파일링 및 이상 검출 Download PDFInfo
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- 238000001514 detection method Methods 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 161
- 238000013461 design Methods 0.000 claims abstract description 115
- 238000012360 testing method Methods 0.000 claims abstract description 111
- 238000013450 outlier detection Methods 0.000 claims abstract description 15
- 239000000047 product Substances 0.000 claims description 108
- 238000004519 manufacturing process Methods 0.000 claims description 104
- 239000011159 matrix material Substances 0.000 claims description 95
- 230000008569 process Effects 0.000 claims description 76
- 238000004088 simulation Methods 0.000 claims description 62
- 238000005259 measurement Methods 0.000 claims description 46
- 239000013598 vector Substances 0.000 claims description 40
- 238000012549 training Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000004364 calculation method Methods 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 230000002950 deficient Effects 0.000 claims description 10
- 238000010606 normalization Methods 0.000 claims description 9
- 238000000354 decomposition reaction Methods 0.000 claims description 7
- 238000004590 computer program Methods 0.000 claims description 6
- 238000012938 design process Methods 0.000 claims description 6
- 241000657949 Elderberry carlavirus D Species 0.000 claims description 5
- 230000009466 transformation Effects 0.000 claims description 4
- 230000036961 partial effect Effects 0.000 claims description 3
- 239000012467 final product Substances 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 43
- 238000009826 distribution Methods 0.000 description 42
- 230000006870 function Effects 0.000 description 26
- 239000003795 chemical substances by application Substances 0.000 description 19
- 238000003860 storage Methods 0.000 description 19
- 239000000523 sample Substances 0.000 description 16
- 230000007547 defect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 238000004422 calculation algorithm Methods 0.000 description 11
- 238000004458 analytical method Methods 0.000 description 10
- 230000035945 sensitivity Effects 0.000 description 10
- 230000009897 systematic effect Effects 0.000 description 10
- 238000000926 separation method Methods 0.000 description 9
- 230000006399 behavior Effects 0.000 description 8
- 230000006872 improvement Effects 0.000 description 8
- 238000013459 approach Methods 0.000 description 7
- 230000000875 corresponding effect Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000000670 limiting effect Effects 0.000 description 4
- 230000033001 locomotion Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 241000239290 Araneae Species 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 3
- 230000007774 longterm Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000000491 multivariate analysis Methods 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000010348 incorporation Methods 0.000 description 2
- 238000010801 machine learning Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 101100232929 Caenorhabditis elegans pat-4 gene Proteins 0.000 description 1
- 241000282472 Canis lupus familiaris Species 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 206010011906 Death Diseases 0.000 description 1
- 208000032750 Device leakage Diseases 0.000 description 1
- 238000000342 Monte Carlo simulation Methods 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000012356 Product development Methods 0.000 description 1
- LKPVPUFUDFBNBZ-UHFFFAOYSA-N [3-oxo-2-phenyl-3-(pyridin-4-ylmethylamino)propyl] acetate Chemical compound C=1C=CC=CC=1C(COC(=O)C)C(=O)NCC1=CC=NC=C1 LKPVPUFUDFBNBZ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 238000013528 artificial neural network Methods 0.000 description 1
- 238000011237 bivariate analysis Methods 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000003203 everyday effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000012417 linear regression Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31707—Test strategies
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2894—Aspects of quality control [QC]
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31718—Logistic aspects, e.g. binning, selection, sorting of devices under test, tester/handler interaction networks, Test management software, e.g. software for test statistics or test evaluation, yield analysis
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- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/004—Artificial life, i.e. computing arrangements simulating life
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
IC 분류, 이상치 검출 및/또는 이상 검출을 위한 컴퓨터화된 방법은 웨이퍼 상의 IC 디자인에 따라 복수의 IC 각각을 테스트하기 위해 적어도 하나의 하드웨어 프로세서를 사용하는 단계를 포함하며, IC 디자인은 복수의 센서를 포함한다. 적어도 하나의 하드웨어 프로세서는 복수의 센서 값을 수집하는 단계로서, 복수의 센서 값은 복수의 센서 각각으로부터의 센서 값을 포함하는, 상기 수집하는 단계; 복수의 센서 값을 분류 체계와 비교하여 각각의 테스트된 IC에 대한 분류를 획득하는 단계; 및 테스트된 IC의 분류를 레코딩하는 단계에 의해 복수의 IC 각각을 테스트하는 데 사용된다. IC 분류, 이상치 검출 및/또는 이상 검출을 위한 컴퓨터화된 방법은 웨이퍼 상의 IC 디자인에 따라 복수의 IC 각각을 테스트하기 위해 적어도 하나의 하드웨어 프로세서를 사용하는 단계를 포함하며, IC 디자인은 복수의 센서를 포함한다. 적어도 하나의 하드웨어 프로세서는 복수의 센서 값을 수집하는 단계로서, 복수의 센서 값은 복수의 센서 각각으로부터의 센서 값을 포함하는, 상기 수집하는 단계; 복수의 센서 값을 분류 체계와 비교하여 각각의 테스트된 IC에 대한 분류를 획득하는 단계; 및 테스트된 IC의 분류를 레코딩하는 단계에 의해 복수의 IC의 각각을 테스트하는 데 사용된다.
Description
관련 출원들에 대한 상호 참조
본 출원은 "INTEGRATED CIRCUIT PROFILING AND ANOMALY DETECTION", 2018 년 4 월 16 일에 출원된 미국 가출원 번호 62/657,986의 우선권의 이익을 주장하며, 이의 내용은 그 전체가 참조로 본 출원에 모두 통합된다.
기술분야
본 발명은 집적 회로 분야에 관한 것이다.
집적 회로 (IC)는 실리콘 (Si) 웨이퍼와 같은 평평한 반도체 기판 상에 아날로그 및 디지털 전자 회로를 포함할 수 있다. 마이크로스코픽 트랜지스터는 포토 리소그래피 기술을 사용하여 기판에 인쇄되어 매우 작은 면적에 수십억 개의 트랜지스터의 복잡한 회로를 생성하여 IC를 사용하여 저렴한 비용과 고성능을 둘 모두 갖춘 최신 전자 회로 디자인이 가능하다. IC는 CMOS (Complementary Metal-Oxide-Semiconductor) IC와 같은 IC 제품을 상품화한 파운드리라고 하는 공장의 조립 라인에서 생산된다. 디지털 IC는 웨이퍼의 기능 및/또는 로직 단위로 배열된 수십억 개의 트랜지스터를 포함하며, 금속, 플라스틱, 유리, 세라믹 케이스 등에 패키징된다.
IC는 웨이퍼 테스트, 패키지 테스트, 회로 테스트, 최종 사용자 디바이스 동작 테스트 등을 사용하여 결함을 검출하기 위해 생산 중에 테스트된다. 예를 들어, 웨이퍼 테스트는 테스트된 각각의 웨이퍼 상에 불량 IC를 결정할 수 있으며 결함이 있는 IC는 폐기될 수 있다. 예를 들어, 패키지/회로/디바이스 테스트는 최종 사용자가 사용하기 전에 제품 동작을 테스트하고 결함이 있는 제품/묶음(batch)이 폐기될 수 있다. 예를 들어, 마케팅, 품질 보증(warranty) 및 유지 보수(maintenance) 통계는 제품 개발 중 요구 사항, 사양, 디자인 및 테스트 간의 준수 여부를 반영할 수 있다. 이러한 각각의 유형의 테스트는 IC 및/또는 최종 사용자 제품의 제조시 DPPM(defective parts per million)의 수를 줄이는 등 차세대 제품의 디자인을 개선하기 위해 분석될 수 있는 결함 제품 목록을 생성할 수 있다.
DPPM은 반도체 제품 생산의 품질을 측정하는 데 사용되는 일반적인 메트릭(metric)이다. 전자 제품이 일상 생활의 일부가 됨에 따라 (예를 들어, 웨어러블 전자 기기 및 반 자율(semi-autonomous) 차량) 품질을 개선하고 사용시에 고장을 방지하려는 추진력이 증가하고 있다. 자동차, 의료 등과 같은 핵심(mission-critical) 세그먼트의 경우, 고객 요구 사항이 DPPB (Defective Parts Per Billion) 범위까지 개선을 주도하고 있다.
현재, 전체 제조 테스트 프로세스에서 품질을 개선하기 위해 많은 방법이 사용된다 : 데이터 피드 포워드(data feed forward), 이변형(bi- variant) 및 다변형(multi-variant) 분석, 품질 인덱싱 등. 이러한 방법의 대부분은 자동차, 의료, 데이터 서버 및/또는 유사한 것과 같은 품질 및 안전에 민감한 시장 세그먼트에 제품을 전달하는 데 사용된다. 이러한 방법은 DPPM 비율을 낮추고 번인(burn-in) 및 시스템 레벨 테스트와 같은 값비싼 테스트 단계의 수를 줄일 수 있다.
DFF(Data Feed Forward)방법은 제조 흐름의 임의의 단계에서 수집된 데이터를 활용하고 데이터를 다른 다운 스트림 테스트에 사용할 수 있도록 한다. 공급망 전체에서 제조 데이터를 분석함으로써, 제조 및 품질 엔지니어는 DPPM 개선을 위해 웨이퍼 정렬, 패키지, 최종 회로 테스트, 시스템 레벨 테스트 등과 같은 모든 테스트에서 데이터를 회수할 수 있다. 이 데이터는 테스트 중인 동일한 디바이스에 대해 실시간으로 비교되어 제품이 사용 중 조기에 고장이 났는지 여부, 제조 변경 및/또는 유사한 것이 이루어져야 하는지 여부를 나타낼 수 있는 테스트 결과 (예를 들어, 이상)의 임의의 변형을 체크할 수 있다.
이변형 및 다변형 분석은 2 이상의 테스트 간의 경험적 관계를 찾으려고 한다. 강한 상관 관계가 있는 테스트를 사용하여 모집단 내의 이상치(outlier)를 식별할 수 있다. 이변형 및 다변형 이상치는 정규 테스트 프로그램으로 선별하기 어려운 디바이스일 수 있기 때문에 많은 시장 세그먼트의 품질을 개선시킬 수 있다. 이러한 이상치는 조기에 고장이 발생하거나 RMA 및/또는 유사한 것으로 리턴될 수 있는 디바이스와 높은 상관 관계를 가질 수 있다.
자동차 애플리케이션용 IC는 장기적인 신뢰성 요구 사항을 충족하고 전기 기계적 스트레스에 덜 민감하도록 특화된다. 자동차 IC의 견고성(robustness)은 테스트 파라미터가 IC의 데이터 시트에 보고된 메인 파라미터의 분포에 잘 중심화된 개별 IC 제품과 관련이 있을 수 있다. PAT(Part-average testing)는 보다 잘 중심화된 파라미터를 갖는 즉, 사양에 강한 IC를 식별할 수 있다.
PAT는 반도체 회사가 자동차 산업의 엄격한 요구 사항을 충족하는데 도움이 될 수 있도록 채택될 수 있다 (예를 들어, Automotive Electronics Council : AEC-Q001-Rev D). 신뢰성 연구는 비정상적인 특성을 가진 반도체 부품은 장기적인 품질 및 신뢰성 문제의 원인이 되는 경향이 있다는 것을 보여준다. 원래 모든 제조 테스트를 통과했지만 동일한 모집단 또는 로트(lot)의 다른 부품에 비해 "이상치(outlier)"로 간주 될 수 있는 디바이스는 현장에서 고장이 발생할 가능성이 더 높다. 이것은 PAT의 기초가 될 수 있으며, 이는 생산 출하에서 제외할 이상치를 사전에 식별한다. PAT는 다수의 디바이스의 통계적 샘플링을 기반으로 합격/불합격 테스트 한계치를 수정하여 동작할 수 있다.
PAT는 동적 테스트일 수 있다. 예를 들어, EWS (Electrical Wafer Sort) 프로세스에서, IC를 포함하는 실리콘 웨이퍼의 테스트 절차는 웨이퍼 상의 각각의 IC의 패드에 컨택하는 기계적 프로브에 의해 수행될 수 있다. 프로브 카드는 케이블을 통해 테스트 장비에 전기적으로 연결될 수 있다. 자동화 시스템은 웨이퍼에 함유된 모든 다이를 순차적으로 테스트한다. 테스트 절차가 진행됨에 따라, 측정 결과를 포함된 데이터 로그 파일이 평균 (μ) 및 표준 편차 (s)를 계산하기 위해 소프트웨어로 분석될 수 있다. 파라미터의 분포가 알려지면, 테스트를 통과했지만 범위에 속하지 않는 이상치 부분이 식별될 수 있다. 예를 들어, 부품이 거부되고 예컨대, μ-4*s 내지 μ+4*s 범위를 벗어난 것과 같이 PAT 4 시그마 테스트에서 사양을 벗어난 것으로 간주된다.
관련 기술의 전술한 예 및 이와 관련된 제한 사항은 배타적이지 않고 예시적인 것으로 의도된다. 관련 기술의 다른 한계는 명세서를 읽고 도면을 연구하면 당업자에게 명백해질 것이다.
이하의 실시예 및 그 양태는 범위를 한정하지 않고 대표적이고 예시적인 것으로 의도된 시스템, 도구 및 방법과 관련하여 설명되고 예시된다.
일 실시예에 따라, 이하를 포함하는 IC 분류 및/또는 이상치 검출을 위한 컴퓨터화된 방법이 제공된다 : IC 디자인에 따라 복수의 IC를 포함하는 웨이퍼를 제공하는 단계로서, 상기 IC 디자인은 복수의 센서를 포함하는, 상기 웨이퍼를 제공하는 단계; 및 복수의 센서 값을 수집함으로써 복수의 IC 각각을 테스트하기 위한 적어도 하나의 하드웨어 프로세서를 사용하는 단계로서, 상기 복수의 센서 값은 복수의 센서 각각으로부터의 센서 값을 포함하는, 상기 하드웨어 프로세서를 사용하는 단계; 및 수집된 복수의 센서 값을 분류 체계(classification scheme)와 비교하여 테스트된 각각의 IC에 대한 분류를 획득하는 단계. 실시예들에서, 상기 방법은 각각의 테스트된 IC의 분류를 레코딩하는 단계를 더 포함한다. 실시예들에서, 제공하는 단계는 제조 프로세스를 사용하여 IC 디자인에 기초하여 웨이퍼를 제조하는 단계를 포함한다.
일 실시예에 따른, 반도체 집적 회로 (IC) 분류를 위한 컴퓨터화된 방법이 제공되며, 제조 프로세스를 설명하는 IC 디자인 및 데이터를 수신하기 위해 적어도 하나의 하드웨어 프로세서를 사용하는 단계를 포함한다. 적어도 하나의 하드웨어 프로세서는 복수의 시뮬레이션된 IC 동작 값 및 복수의 시뮬레이션된 디바이스 동작 값을 생성하기 위해 IC 디자인 및 제조 프로세스에 기초하여 복수의 IC 전자 동작을 시뮬레이션하는 데 사용된다. 적어도 하나의 하드웨어 프로세서는 센서 배치를 위한 동작 값의 서브 세트를 결정하기 위해 복수의 시뮬레이션된 IC 동작 값 및 복수의 시뮬레이션된 디바이스 동작 값을 인수 분해(factorize)하는데 사용된다. 적어도 하나의 하드웨어 프로세서는 센서 배치 세트를 생성하는 동작 값의 서브 세트 중 일부를 선택하고, 선택된 서브 세트 각각에 대해, 특정 전자 동작에 대해 구성된 복수의 센서 중 하나를 IC 디자인 내에 통합하기 위해 IC 디자인을 분석하기 위해 사용되고, 센서 배치 세트의 각각의 엘리먼트는 센서 유형 및 IC 디자인 내의 위치를 포함하고, 센서 배치 세트는 IC 디자인 및 제조 프로세스에 민감한 복수의 센서 값을 생성하도록 구성된다. 적어도 하나의 하드웨어 프로세서는 복수의 센서 값을 기반으로 IC 디자인을 동작 클래스(class)으로 분류하여 분류 체계를 생성하는 데 사용되고, 여기서 동작 클래스는 적어도 하나의 이상치 클래스를 포함한다. 클래스 (동작, 이상치 등)은 사전 Si 시뮬레이션 데이터 또는/및 사후 Si 웨이퍼 테스트 데이터로부터 결정될 수 있다.
일 실시예에 따른, IC 이상 검출을 위한 컴퓨터화된 방법이 제공되며 제조 프로세스를 사용하는 IC 디자인에 기초하여 웨이퍼를 제조하기 위해 적어도 하나의 하드웨어 프로세서를 사용하는 단계를 포함하고, 상기 웨이퍼는 복수의 IC를 포함하고, IC 디자인은 복수의 센서를 포함한다. 적어도 하나의 하드웨어 프로세서는 : 복수의 센서 값, 복수의 센서 각각으로부터 복수의 센서 값 중 적어도 하나를 수집하는 단계; 복수의 센서 값을 분류 체계와 비교하는 단계; 및 테스트된 IC의 분류를 레코딩하는 단계에 의해 복수의 IC 각각을 테스트하는 데 사용된다.
일 실시예에 따른, 적어도 하나의 하드웨어 프로세서를 포함하는 복수의 IC 각각의 테스트 시간을 감소시키기 위한 테스트 디바이스가 제공된다. 하드웨어 프로세서는 : 복수의 센서 값, 복수의 IC 각각에 통합된 복수의 센서 각각으로부터 복수의 센서 값 중 적어도 하나를 수집하는 단계; 복수의 센서 값을 분류 체계와 비교하여 각각의 테스트된 IC에 대한 분류를 획득하는 단계; 및 분류에 기초하여 테스트된 각각의 IC의 테스트 시간을 줄이는 단계에 의해 복수의 IC 각각을 테스트하도록 구성된다.
일부 실시예에서, 분류 체계는 IC 디자인 및 제조 프로세스의 복수의 IC 동작의 시뮬레이션에 기초하며, 상기 시뮬레이션은 적어도 하나의 완전한 IC 디자인 시뮬레이션, 적어도 하나의 부분 IC 디자인 시뮬레이션, 제조 프로세스를 위한 하나 이상의 디바이스 시뮬레이션 중 적어도 하나이다.
일부 실시예에서, 분류 체계는 생산 전 테이프-아웃(tape-out) 테스트 동안 수집된 복수의 트레이닝(training) 센서 값에 기초한다.
일부 실시예에서, 분류 체계는 수집된 복수의 센서 값에 기초한다.
일부 실시예에서, 분류 체계는 이상치 클래스를 포함한다.
일부 실시예에서, 비교는 센서 값의 트레이닝 세트로부터 결정된 함수 및 규칙 중 적어도 하나를 사용하여 복수의 센서 값으로부터 고 커버리지 측정을 추정하는 단계 및 고 커버리지 측정을 트레이닝하는 단계를 포함한다.
일부 실시예에서, 인수 분해는 서브 세트를 결정하는 데 사후 Si 웨이퍼 테스트 데이터의 통합을 포함한다.
일부 실시예에서, 인수 분해는 서브 세트를 결정하는 데 최종 고객 사용 데이터의 통합을 포함한다.
일부 실시예에서, 선택은 센서 배치 세트를 결정하는 데 사후 Si 웨이퍼 테스트 데이터의 통합을 포함한다.
일부 실시예에서, 인수 분해는 센서 배치 세트를 결정하는 데 최종 고객 사용 데이터의 통합을 포함한다.
일부 실시예에서, 본 출원에 개시된 임의의 컴퓨터화된 방법은 분류에 기초한 고유 식별로 테스트된 IC의 IC 패키지를 마킹하기 위해 적어도 하나의 하드웨어 프로세서를 사용하는 단계를 더 포함한다.
일부 실시예에서, 복수의 센서 각각은 상승 시간(rising time) 지연 센서, 하강 시간(falling time) 지연 센서, 주파수 최대 검출 회로, 주파수 변환 회로에 기반한 IC 유닛 총 누설 전류 검출 센서, 주파수 변환 회로를 기반으로 누설 전류 검출 센서를 드레인하는 IC 유닛 전압 드레인, 주파수 변환 회로를 기반으로 누설 전류 검출 센서를 드레인하는 IC 유닛 전압 소스, IC 유닛 SRAM 최소 전압 주파수 변환 회로, 및/또는 유사한 것으로 구성된 그룹으로부터 선택된다.
일부 실시예에서, 본 출원에 개시된 임의의 방법은 컴퓨터 프로그램 제품으로 구현된다.
일부 실시예에서, 본 출원에 개시된 임의의 방법은 컴퓨터화된 시스템으로 구현된다.
일부 실시예에서, 본 출원에 개시된 임의의 컴퓨터화된 방법은 분류에 기초한 고유 식별로 테스트된 IC의 IC 패키지를 마킹하기 위해 적어도 하나의 하드웨어 프로세서를 사용하는 단계를 더 포함한다.
일부 실시예에서, 본 출원에 개시된 임의의 컴퓨터화된 방법은 결함이 있는 IC를 폐기하기 위해 적어도 하나의 하드웨어 프로세서를 사용하는 단계를 더 포함한다.
일부 실시예에서, 복수의 센서 각각은 상승 시간 지연 센서, 하강 시간 지연 센서, 주파수 최대 검출 회로, 주파수 변환 회로에 기반한 IC 유닛 총 누설 전류 검출 센서, 주파수 변환 회로를 기반으로 누설 전류 검출 센서를 드레인하는 IC 유닛 전압 드레인, 및 주파수 변환 회로를 기반으로 누설 전류 검출 센서를 드레인하는 IC 유닛 전압 소스로 구성된 그룹으로부터 선택된다.
일부 실시예에서, 컴퓨터화된 방법은 : (i) 각각의 테스트된 IC로부터, 분류 및 복수의 센서 값을 기반으로 제조 프로세스의 파라미터 세트를 결정하는 단계, (ii) IC 디자인 및 각각의 IC에 대한 제조 프로세스의 파라미터 세트를 기반으로 제조 프로세스의 제 2 파라미터 세트를 선택하는 단계, (iii) 파라미터의 제 2 세트를 사용하여 제 2 웨이퍼의 제 2 제조를 더 포함하고, 상기 선택은 수동 프로세스 및 자동 계산 중 적어도 하나에 의해 수행된다.
일부 실시예에서, 컴퓨터화된 방법은 (i) 센서 값 시프트(shift) 및 (ii) 패키지 테스트, 회로 테스트, 번인 테스트, 고온 동작 수명 테스트 및 최종 제품 테스트 중 적어도 하나 동안 분류 체계를 사용하여 이상치 중 적어도 하나를 결정하는 단계를 더 포함한다.
일부 실시예에서, 분류는 각각의 다이의 분류를 결정하기 위한 계층적 데이터 구조를 포함한다.
일부 실시예에서, 방법은 : 복수의 분류 값으로부터 매트릭스 표현을 수립하는 단계로서, 상기 매트릭스 표현의 각각의 행은 상기 복수의 IC 중 하나에 대한 분류 값을 포함하는, 상기 수립하는 단계; 상기 매트릭스 표현으로부터 공분산 매트릭스(covariance matrix) 및 공분산 매트릭스에 대한 특이 값 분해 (SVD : singular value decomposition)를 계산하는 단계; 상기 SVD를 사용하여, 복수의 거리 값을 결정하는 단계로서, 각각의 거리 값은 복수의 IC 중 하나의 IC와 복수의 IC 중 다른 IC 사이의 개개의 거리를 나타내는, 상기 거리 값을 결정하는 단계; 및 상기 복수의 거리 값으로부터 적어도 하나의 제품군(family)을 식별하여 분류 체계를 정의하는 단계에 의해 복수의 분류 값에 기초하여 분류 체계를 식별하는 단계를 더 포함한다.
일부 실시예에서, 복수의 거리 값으로부터 적어도 하나의 제품군을 식별하는 단계는 : 제 1 제품군이 제 1 IC에 의해 정의되도록 복수의 IC 중 제 1 IC를 제 1 제품군에 분류하는 단계; 복수의 거리 값으로부터, 복수의 IC 중 제 1 IC와 제 2 IC 사이의 거리를 나타내는 거리 값을 미리 결정된 임계 값과 비교하는 단계; 상기 거리 값이 미리 결정된 임계 값보다 작은 경우, 상기 제 1 제품군에서 상기 제 2 IC를 분류하는 단계; 및 상기 거리 값이 미리 결정된 임계 값보다 큰 경우, 상기 제 2 제품군이 상기 제 2 IC에 의해 정의되도록 상기 제 2 IC를 상기 제 2 제품군에 분류하는 단계를 포함한다.
일부 실시예에서, 복수의 거리 값으로부터 복수의 제품군을 식별하는 단계는 복수의 IC의 각각의 다른 IC에 대해 : 복수의 거리 값들로부터 거리 값들의 그룹을 식별하는 단계로서, 상기 거리 값들의 그룹 내의 각각의 거리 값은 개개의 제품군을 정의하는 복수의 IC들의 개개의 IC와 다른 IC 사이의 거리를 나타내는, 상기 그룹을 식별하는 단계; 상기 거리 값들의 그룹으로부터의 각각의 거리 값을 미리 결정된 임계 값과 비교하는 단계; 특정 제품군을 정의하는 복수의 IC 중 특정 IC와 개개의 다른 IC 사이의 거리를 나타내는 거리 값들의 그룹으로부터의 거리 값이 미리 결정된 임계 값 미만인 경우, 상기 다른 IC를 상기 특정 제품군에 분류하는 단계; 및 상기 거리 값들의 그룹으로부터의 모든 거리 값이 미리 결정된 임계 값보다 큰 경우, 상기 다른 IC를 새로운 제품군에 분류하는 단계로서, 새로운 제품군이 상기 다른 IC에 의해 정의되는, 상기 새로운 제품군에 분류하는 단계를 더 포함한다.
일부 실시예에서, 매트릭스 표현으로부터 공분산 매트릭스를 계산하는 단계는 공분산 매트릭스를 계산하기 전에 매트릭스 표현을 정규화(normalize)하는 단계를 포함한다.
일부 실시예에서, 복수의 분류 값은 : IC 디자인의 시뮬레이션으로부터 결정된 시뮬레이션된 센서 값; 생산 전 테이프 아웃 테스트 동안 수집된 복수의 트레이닝 센서 값; 및 측정된 센서 값 중 하나 이상에 기초한다.
일부 실시예에서, 복수의 분류 값에 기초하여 분류 체계를 식별하는 단계는 복수의 수집된 센서 값을 분류 체계와 비교하여 각각의 테스트된 IC에 대한 분류를 획득하는 단계의 적어도 일부이다.
일부 실시예에서, 복수의 분류 값은 IC 디자인의 시뮬레이션으로부터 결정된 시뮬레이션된 센서 값에 기초한다. 일부 실시예에서, 복수의 분류 센서 값에 기초하여 분류 체계를 식별하는 단계는 수집된 복수의 센서 값을 분류 체계와 비교하여 각각의 테스트된 IC에 대한 분류를 획득하는 단계 전에 발생하고, 수집된 복수의 센서 값을 분류 체계와 비교하는 단계는 : 수집된 복수의 센서 값으로부터 수집된 데이터 매트릭스 표현을 수립하는 단계로서, 상기 매트릭스 표현의 각각의 행은 복수의 IC 중 하나에 대해 수집된 센서 값을 포함하는, 상기 수립하는 단계; 상기 수집된 데이터 매트릭스 표현으로부터 수집된 데이터 공분산 매트릭스 및 수집된 데이터 공분산 매트릭스에 대한 SVD (singular value decomposition)를 계산하는 단계; SVD를 사용하여, 복수의 수집된 데이터 거리 값을 결정하는 단계로서, 각각의 거리는 복수의 IC 중 하나의 IC와 복수의 IC 중 다른 IC 사이의 개개의 거리를 나타내는, 상기 계산하는 단계; 및 복수의 거리 값으로부터 분류 체계에 따라 각각의 IC를 분류하는 단계를 포함한다.
일부 실시예에서, 매트릭스 표현으로부터 공분산 매트릭스를 계산하는 단계는 공분산 매트릭스를 계산하기 전에 매트릭스 표현을 정규화(normalize)하고 그에 의해 정규화 계수를 정의하는 단계를 포함한다. 일부 실시예에서, 수집된 데이터 매트릭스 표현으로부터 수집된 데이터 공분산 매트릭스를 계산하는 단계는 수집된 데이터 공분산 매트릭스를 계산하기 전에 정의된 정규화 계수를 사용하여 매트릭스 표현을 정규화하는 단계를 포함한다.
일부 실시예에서, 매트릭스 표현은 IC 디자인 및/또는 디자인 시그니처(signature) 값 및/또는 카탈로그 값의 시뮬레이션으로부터 결정된 시뮬레이션된 센서 값으로부터 수립된다.
일부 실시예에서, SVD를 사용하여 복수의 거리 값을 결정하는 단계는 : SVD의 대응하는 주요 값(principle vlaue)이 미리 정의된 값보다 큰 SVD의 벡터 및/또는 SVD의 주요 값이 가장 큰 SVD의 미리 정의된 수의 주요 벡터를 식별함으로써 사전 Si SVD 시그니처 세트를 정의하는 단계; 및 사전 Si SVD 시그니처 세트를 사용하여 복수의 거리 값을 결정하는 단계를 포함한다. 일부 실시예에서, 사전 Si SVD 시그니처를 사용하여 복수의 거리 값을 결정하는 단계는 복수의 거리 값 중 적어도 일부를 계산하는 단계를 포함하되, 복수의 거리 값 중 적어도 일부의 각각은 사전 Si SVD 시그니처 중 하나의 시그니처와 사전 Si SVD 시그니처 중 다른 시그니처 사이의 거리에 기초한다. 일부 실시예에서, 사전 Si SVD 시그니처 세트를 사용하여 복수의 거리 값을 결정하는 단계는 : 시뮬레이션된 센서 값 및 사전 Si SVD 시그니처 세트로부터 복수의 추정기(estimator)를 구성하는 단계로서, 각각의 추정기는 입력 센서 값으로부터 추정된 SVD 시그니처를 생성하는, 상기 추정기를 구성하는 단계; 복수의 추정기로부터 복수의 IC 각각에 대해 복수의 센서 값으로부터 각각의 사후 Si SVD 시그니처를 추정하는 단계; 및 복수의 거리 값 중 적어도 일부를 계산하는 단계로서, 복수의 거리 값 중 적어도 일부의 각각은 사후 Si SVD 시그니처 중 하나의 시그니처와 사후 Si SVD 시그니처 중 다른 시그니처 사이의 거리에 기초하는, 상기 계산하는 단계를 포함한다.
일부 실시예에서, 사전 Si SVD 시그니처 세트를 사용하여 복수의 거리 값을 결정하는 단계는 복수의 거리 값의 추가 거리 값을 계산하는 단계를 더 포함하고, 각각의 추가 거리 값은 하나의 IC에 대한 사전 Si SVD 시그니처와 다른 IC에 대한 사후 Si SVD 시그니처 사이의 거리에 기반한다.
일부 실시예에서, 방법은 입력 데이터 및 출력 데이터를 포함하는 적어도 하나의 변환 규칙을 계산하는 단계를 더 포함한다.
전술한 예시적인 양태 및 실시예에 추가하여, 추가의 양태 및 실시예는 도면을 참조하고 이하의 상세한 설명을 연구함으로써 명백해질 것이다. 더욱이, 상기에서 설명된 본 발명의 다양한 특징 및 실시예는 단독으로 뿐만 아니라 다양한 조합으로 사용되는 것으로 구체적으로 고려된다.
예시적인 실시예가 참조 도면에 도시되어 있다. 도면에 도시된 컴포넌트 및 피처의 치수는 일반적으로 표현의 편의성과 명확성을 위해 선택되며 반드시 축척에 맞게 도시되지는 않는다. 도면은 이하에 열거된다.
도 1은 집적 회로 프로파일링 및 이상치 검출을 위한 컴퓨터화된 시스템을 개략적으로 도시한다.
도 2는 집적 회로 프로파일링 및 이상 검출을 위한 방법의 흐름도를 도시한다.
도 3a는 IC 유닛 고 커버리지 타이밍 마진 검출을 위한 제 1 회로를 개략적으로 도시한다.
도 3b는 IC 유닛 고 커버리지 타이밍 마진 검출을 위한 제 2 회로를 개략적으로 도시한다.
도 4는 IC 프로파일의 레이더(radar) (스파이더(spider)) 플롯을 도시한다.
도 5는 상이한 IC 프로파일에 대한 값 분포의 그래프를 도시한다.
도 6은 2 개의 상이한 IC 프로파일 간의 분포 분리 그래프를 도시한다.
도 7a 내지 7d는 가변 전압 및 온도 하에서 2 개의 IC 프로파일에 대한 값 분포의 그래프를 도시한다.
도 8은 IC 프로파일 및 이상치에 대한 시뮬레이션된 값의 그래픽 분포를 도시한다.
도 9는 시뮬레이션된 고 커버리지 측정과 그 추정기의 값들 사이의 오류의 그래픽 분포를 도시하고, 한편, 이상치가 이식된다.
도 10a는 제 1 체계적 시프트(systematic-shift) 검출을 도시한다.
도 10b는 제 2 체계적 시프트 검출을 도시한다.
도 11은 제품군으로 분류된 웨이퍼 상에 형성된 디바이스에 대한 예시적인 IDDQ 측정 분포를 도시한다.
도 12는 제품군으로 분류된 도 11 의 웨이퍼 상에 형성된 디바이스에 대한 예시적인 사이클 시간(cycle-time) 측정 분포를 도시한다.
도 13은 도 11의 웨이퍼 상에 형성된 IC에 대하여, IDDQ 측정치와 개개의 IC와 관련된 제품군에 대한 평균값 간의 차이에 대한 히스토그램을 도시한다.
도 14는 이상치 다이의 식별을 예시하는 도 11에 도시된 데이터를 보여준다.
도 1은 집적 회로 프로파일링 및 이상치 검출을 위한 컴퓨터화된 시스템을 개략적으로 도시한다.
도 2는 집적 회로 프로파일링 및 이상 검출을 위한 방법의 흐름도를 도시한다.
도 3a는 IC 유닛 고 커버리지 타이밍 마진 검출을 위한 제 1 회로를 개략적으로 도시한다.
도 3b는 IC 유닛 고 커버리지 타이밍 마진 검출을 위한 제 2 회로를 개략적으로 도시한다.
도 4는 IC 프로파일의 레이더(radar) (스파이더(spider)) 플롯을 도시한다.
도 5는 상이한 IC 프로파일에 대한 값 분포의 그래프를 도시한다.
도 6은 2 개의 상이한 IC 프로파일 간의 분포 분리 그래프를 도시한다.
도 7a 내지 7d는 가변 전압 및 온도 하에서 2 개의 IC 프로파일에 대한 값 분포의 그래프를 도시한다.
도 8은 IC 프로파일 및 이상치에 대한 시뮬레이션된 값의 그래픽 분포를 도시한다.
도 9는 시뮬레이션된 고 커버리지 측정과 그 추정기의 값들 사이의 오류의 그래픽 분포를 도시하고, 한편, 이상치가 이식된다.
도 10a는 제 1 체계적 시프트(systematic-shift) 검출을 도시한다.
도 10b는 제 2 체계적 시프트 검출을 도시한다.
도 11은 제품군으로 분류된 웨이퍼 상에 형성된 디바이스에 대한 예시적인 IDDQ 측정 분포를 도시한다.
도 12는 제품군으로 분류된 도 11 의 웨이퍼 상에 형성된 디바이스에 대한 예시적인 사이클 시간(cycle-time) 측정 분포를 도시한다.
도 13은 도 11의 웨이퍼 상에 형성된 IC에 대하여, IDDQ 측정치와 개개의 IC와 관련된 제품군에 대한 평균값 간의 차이에 대한 히스토그램을 도시한다.
도 14는 이상치 다이의 식별을 예시하는 도 11에 도시된 데이터를 보여준다.
용어 해설
Si 제조 (프로세스) 공간
Si 제조 (프로세스) 공간은 다수의 제조된 다이 상에서의 Si 관련 파라미터 (프로세스 파라미터)의 조인트 분포이다. 프로세스 공간은 다수의 제조된 다이에 대한 디바이스 관련 파라미터의 조인트 분포이며, 예를 들어, 다수의 제조된 다이에 대한 디바이스 임계 전압의 분포이다. 프로세스 공간은 다수의 제조된 다이의 성능 분포 예를 들어, 다수의 다이에 걸쳐 최대 주파수 (Fmax) 및 누설 전류 (Ioff)의 조인트 분포에 영향을 미친다. 본 출원에서 사용되는, 용어, 프로세스 공간 또는 제조 공간은 특정 다이의 제조에 의해 표현되는 가능한 제조 파라미터 (즉, 허용 오차, 제조 변동성 등)의 세트를 의미한다.
디바이스 유형
특정 프로세스 기술은 기술 (즉, 프로세스, 팹(fab) 등)을 사용하여 제조되는 디바이스 유형에 의해 특징 지워진다, 예를 들어 :
SVT 유형 : 표준 임계 전압으로 제조된 N 또는 P 디바이스,
LVT 유형 : 저 임계 전압으로 제조된 N 또는 P 디바이스, 및
ULVT 유형 : 초저 임계 전압으로 제조된 N 또는 P 디바이스.
사전 Si(Pre-Si) 데이터 (또는 사전 실리콘 데이터)
몬테카를로(Monte-Carlo) 시뮬레이션과 같은 특정 프로세스에 의해 제조된 특정 IC 디자인을 시뮬레이션하여 생성된 데이터.
사후 Si(Post-Si) 데이터 (또는 사후 실리콘 데이터)
예컨대, 웨이퍼 테스트 동안 레코딩된 데이터와 같이 제조된 다이로부터 측정된 데이터.
시그니처(Signature)
제조된 IC 성능 (클래스(class), 이상치 등)을 결정하는 데 사용되는 값 또는 예상 분포의 세트, 예컨대, IC 디자인 시뮬레이션된 파라미터 슈퍼 세트, 테스트된 다이 센서 값, 및/또는 유사한 것. 본 출원에서 단어 시그니처의 대부분의 사용은 단어 데이터로 대체될 수 있다.
에이전트(Agent)(센서)
센서/에이전트는 특정 디바이스 파라미터, 서브 회로 파라미터, 다이 레벨 파라미터 및/또는 유사한 것을 감지하거나 측정하는데 사용되는 다이 상에 구현된 전기 회로이다. 예를 들어, 센서는 특정 로직 셀의 지연을 측정한다.
IC 디자인 시뮬레이션 값
IC 디자인 동작 파라미터는 프로세스 공간에 대한 IC 디자인의 전기적 파라미터와 같이 특정 시뮬레이션된 제조 프로세스로 특정 IC 디자인의 시뮬레이션된 전자 파라미터 (예를 들어, 전압, 전류, 지연 등)이다. 이것은 센서 (에이전트)를 배치하기 위한 후보가 될 수 있는 회로 위치에서 가능한 모든 파라미터의 세트와 같이 측정될 수 있는 많은 수의 가능한 파라미터와 같은 유한한 세트일 수 있다.
IC 디자인은 IC 디자인의 특정 로직 유닛 (셀)에서 사용되는 디바이스 유형, 디바이스 크기, 디바이스 발생률(occurrence), 디바이스 위치, 디바이스 연결성 등에 의해 결정된다. 파라미터는 몬테카를로 (MC : Monte-Carlo) 시뮬레이션을 수행하여 제조 공간에서 시뮬레이션할 수 있다. 예를 들어, IC 디자인 내에서 특정 유닛의 평균 누설 전류에 대한 파라미터 값의 분포가 시뮬레이션된다. IC 디자인 파라미터는 특이 값 분해(SVD : singular value decomposition) 계산을 위한 입력으로 사용된다.
디바이스-프로세스 시뮬레이션 값
디바이스 프로세스 파라미터는 트랜지스터, FET, 다이오드 및/또는 유사한 것과 같은 특정 프로세스의 개별 (단일) 디바이스에 대한 디바이스 동작 파라미터의 카탈로그와 같은 시뮬레이션된 디바이스 동작 파라미터 세트이다. 디바이스 파라미터는 몬테카를로 (MC) 시뮬레이션을 수행하여 제조 공간에서 시뮬레이션된다. 예를 들어, 카탈로그는 특정 디바이스 (IDSAT)의 포화 전류(saturation current)에 대한 MC 데이터를 포함한다. 디바이스 프로세스 파라미터 카탈로그는 SVD 계산을 위한 입력으로 사용된다.
상호 연결(inter-connect) 시뮬레이션 값
상호 연결 시뮬레이션 값은 상호 연결 네트워크의 시뮬레이션된 지연 파라미터 값의 세트이다. 예를 들어, 디바이스를 연결하는 RC (Resistor-Capacitor) 네트워크의 지연. RC 네트워크의 지연 값은 상호 연결 추출 방법에 이어 회로 시뮬레이션을 수행하여 제조 공간에서 추출된다.
분류/프로파일링(Classification/Profiling)
분류 또는 프로파일링은 다이를 Si 프로파일로 비닝(binning)하는 프로세스이며, 각각의 빈(bin) (프로파일)은 IC 디자인 파라미터의 클러스터와 예컨대, 고 커버리지 파라미터와 같은 결과적인 디바이스 레벨 파라미터를 포함한다. 사전 Si 동안, IC 디자인 파라미터와 디바이스 프로세스 파라미터는 프로파일링 프로세스의 입력으로 사용될 수 있다. 사후 Si 동안, 센서 값 및/또는 특정 고 커버리지 측정은 프로파일링 프로세스의 입력으로 사용될 수 있다.
IC 프로파일
현장 성능 (사양, 결함 등)에 적용될 수 있는 시그니처 (데이터) 값 및 분포의 특정 클러스터(cluster). 예를 들어, 현장 성능 (사양, 결함 등)에 적용될 수 있는 제조 공간 (데이터) 값 및 분포의 특정 클러스터.
(다이들의) 제품군(family)
동일한 Si 프로파일/분류를 갖는 물리적 다이들의 그룹. 추가하여, 제품군은 시뮬레이션된 IC 디자인 시뮬레이션 값과 디바이스 프로세스 시뮬레이션 값이 물리적 제품군 구성원의 것과 동일한 Si 프로파일/분류를 갖는 MC 샘플 그룹이다.
특이 값 분해 (SVD : Singular Value Decomposition)
매트릭스 σ의 SVD는 Σ = UDVT가 되는 3개의 매트릭스 U, D 및 V의 세트이고, 여기서 U 및 V는 Σ의 좌측 및 우측 주 벡터의 직교 매트릭스를 나타내고, D는 Σ의 특이 값으로 알려진 대각선 엘리먼트가 있는 대각선 매트릭스를 나타낸다. 프로파일링 구현의 경우,Σ는 공분산 매트릭스를 나타내며 U = V이다. 주 벡터에 해당하는 특이 값은 벡터 방향의 분산(variance)일 수 있다.
SVD 계산에 대한 입력은 IC 디자인 시뮬레이션 값과 디바이스 프로세스 시뮬레이션 값이며, 출력은 가장 효율적인 정보, 예컨대, 최소 수의 파라미터, 최소 수의 센서, 최소 센서 실리콘 면적 값, 최소 총 센서 파워 값 및/또는 유사한 것을 제공하려고 시도하는 IC 디자인 파라미터들의 서브세트(즉, 디바이스 축소 표현, DRR(Device-Reduced-Representation))이다. 서브 세트 (즉, DRR)는 IC 디자인에서 센서 에이전트 배치의 가장 유익한 정보를 주는(informative) 잠재적 위치를 찾는 데 사용될 수 있으며, 따라서 결과 센서 값은 테스트중인 특정 다이에 대한 최대 정보를 얻는데 사용될 수 있다. 최종 센서 배치는 이 서브 세트에서 결정되고, 제조 램프 업(ramp up) 동안에 테이프 아웃 테스트에서 구현되어 다이를 가장 잘 분류하고 제조 이상치를 검출할 수 있다. 출력 서브 세트는 완전한 입력 세트보다 훨씬 더 작도록 선택될 수 있으며 미리 정의된 센서 세트를 사용하여 추정되어 물리적 다이 테스트 중에 필요한 계산 비용을 줄일 수 있다.
또한 SOM (Self-Organized Map)과 같은 비지도 학습(unsupervised learning)/클러스터링 방법은 다이를 제품군 및 프로파일로 분류하기 위한 입력으로 센서 데이터와 함께 직접 사용될 수 있다.
고 커버리지 측정 (HCM :High-coverage measurements)
고 커버리지 측정은 특정 다이를 특성화하는 사후 Si 다이 레벨 측정이며, 예를 들어, IDDQ 테스트 중에 측정된 특정 다이의 총 누설 전류 또는 회로를 사용한 기능 테스트 중에 IC 로직 경로의 대규모 타이밍 마진 측정이다.
HCM 및 센서 값을 분석하여 그것들을 직접 상호 연관시킬 수 있다. 예를 들어, 측정된 센서 값 세트는 예컨대, MC 시뮬레이션을 사용하여 상기에서 설명된 것처럼 다이를 프로파일링하지 않고 HCM을 예측 (추정)한다. 예측된 HCM은 기계 학습 (ML : Machine-Learning) 알고리즘, 모델링 기술 및/또는 유사한 것을 사용하여 결정된 함수와 같은 함수로 추정될 수 있다.
추정기(estimator) - 파라미터 관계 함수 및/또는 변환 규칙 (또한 Protean 추정기)
추정기는 프로파일 (프로파일 분류기), 예측된 HCM 값 (HCM 변환 함수), 서브 세트 (DRR) 값 예측, 제조 지점 예측 및/또는 유사한 것을 결정하기 위해 센서 값을 입력 인수로 사용하는 것과 같이 값들 간에 변환하는 함수 및/또는 규칙이다 (즉, 분석적으로, 경험적으로, 체험적(heuristically)으로 다이 동작 값 간의 관계를 정의함). 본 출원에서 사용되는, 용어, 제조 지점(manufacturing point)은 IC 디자인의 제조를 결정하는 파라미터 세트를 의미한다. HCM 값과 센서 값간에 유사한 관계가 발견될 수 있다. 다이 테스트 및 Protean 분석의 결과는 운영상 엔지니어링 사양을 충족하거나 초과할 수 있는 특정 다이를 더 잘 결정할 수 있다.
이상치(outlier)(제조 이상(Manufacturing Anomaly))
이상치는 측정된 HCM 및/또는 유사한 것이 예컨대, 동일한 프로파일의 IC 그룹의 측정 값 분포에서 예상되는 것과 같이 다이의 프로파일에서 예상되는 값 범위와 일치하지 않는 다이 (즉, 평균 더하기 또는 빼기 표준 편차의 배수(multiple number))이다.
대안적으로, 이상치는 측정된 HCM 및/또는 유사한 것이 추정기 기능에 의해 계산되었던 예측된 HCM 및/또는 유사 값과 일치하지 않는 다이일 수 있다. 이러한 이상치는 시뮬레이션된 프로파일에 속하지 않는 결함, 제조 이상 및/또는 유사한 것으로 제조된 다이를 나낸다.
실시예의 설명
다이 분류 (프로파일링) 및/또는 이상치 검출 및/또는 제조 지점 비닝/추정을 위한 디바이스, 시스템 및 방법이 여기에서 설명된다. 이러한 프로세스는 웨이퍼 테스트를 개선하는 등 IC (집적 회로 제조) 및 테스트에 도움이 될 수 있으며, 이에 따라 IC 고장 (즉, 성능 또는 동작 이상치 검출)로 인한 최종 사용자 제품의 결함을 줄일 수 있다.
하드웨어 프로세서 등은 IC 디자인을 분석하기 위한 명령을 실행하고 IC 디자인을 기반으로 다수의 센서 에이전트를 통합한다. 센서를 갖는 IC 디자인은 특정 디자인, 제조 프로세스, 임의의 결함, 제조 지점 추정 및/또는 유사한 것에 대한 센서 출력 값을 결정하기 위해 시뮬레이션된 사전 Si 또는 측정된 사후 Si 일 수 있다.
센서 값의 분포는 그들 사이의 상관 관계를 제공하는 것과 같이 고 커버리지 측정 값에 반영될 수 있다. 측정된 값의 분포는 시뮬레이션으로부터 추정된 분포 값과 일치하지 않을 수 있으며 시간에 따라 또는 IC 테스트 시스템간에 또는 IC 운영 시스템간에 변할 수 있어서 잠재적인 제조/성능/환경 및/또는 유사한 유형의 장기적인 값 시프트, IC 테스트 시스템 및/또는 하드웨어 세트 간의 차이 및/또는 유사한 것을 나타낸다.
센서 에이전트는 IC 디자인 내에서 반복적으로 재배치되어 이상치에 대한 민감도를 증가시키고 및/또는 유사한 IC 제품군 (즉, 성능 및/또는 동작상) 간의 센서 값의 수치적 분리를 증가시키고 및/또는 제조 지점에 대한 센서 값의 민감도를 증가시킨다. 이러한 수치 분포를 클러스터링(cluster)하여 클래스/제품군을 식별하는 데 사용되는 다양한 범위의 센서 값의 조합을 형성할 수 있다. 규칙 기반 및/또는 분석 기능은 센서 값, 제조 지점 (프로세스 비닝(Process-Binnig)), HCM 값 및 IC 제품군 간의 관계를 설명할 수 있으므로 데이터 세트 중 하나가 주어지면, 나머지는 적어도 부분적으로 예를 들어, 확률에 의해 결정될 수 있다.
센서 에이전트(sensor agent)는 IC 디자인의 유닛, 서브 유닛, 셀, 서브 셀, 디바이스의 IC 동작 파라미터 예컨대, 디지털 지연 타이밍, 상승 에지 지연, 하강 에지 지연, 디바이스 누설 전류 및/또는 유사한 것을 측정하는 IC 디자인에 통합된 별개의 회로일 수 있다.
예컨대, 테이프 아웃 사이클, 사전 생산, 생산 동안에 통합 센서 에이전트를 갖는 IC 제품이 제조되면, 웨이퍼 테스트 동안 (즉, 클래스 및/또는 이상치를 계산하기 위해) 각각의 IC에 대해 센서 값이 수집된다. 관계 규칙/기능 (예를 들어, 추정기)의 제약 범위 내에 있지 않은 센서 및/또는 HCM 값을 갖는 것으로 결정된 IC (예를 들어, 다이)는 결함이 있는 것으로 폐기되고, 덜 중요한 애플리케이션용으로 패키징될 수 있습니다 (재 분류 됨), 제품 클래스로 분리된다 (예를 들어, 특정 산업 사양 충족). 제조 이상치/이상을 통합 다이는 다변량(multivariate) 분석, 이상치 알고리즘 등을 사용하여 결정될 수 있다.
관계 계산에 사용되는 데이터는 시뮬레이션된 IC 디자인 슈퍼 세트 데이터, 디바이스 프로세스 시뮬레이션 데이터, 시뮬레이션된 센서 값 데이터, SVD 결과 세브 세트 (예를 들어, 주 컴포넌트에 의해 결정되는 DRR), 체험적 규칙 서브 세트를 갖는 SVD 결과, 시뮬레이션된 HCM 데이터, 측정된 HCM 데이터, 측정된 센서 값 (즉, 테스트 동안에), 동작 데이터 (즉, 결함 분석, 사양 결정 등), 동작 조건, 즉, 전압/온도 등 중 적어도 2 개의 결과일 수 있다. 이러한 관계 및 계산/조정을 위한 기술은 IC 제조의 결함 수 감소, 생산 수율 증가, 제조 지점 추정 등의 문제를 해결한다. 예를 들어, 시뮬레이션 데이터는 시뮬레이션 데이터를 기반으로 하는 예측된 동작 프로파일과 같은 프로파일로 IC 디자인 프로세스 조합을 분류하는데 사용된다. 프로파일은 IC를 마킹하고 이상치를 검출하는 데 사용될 수 있으므로 결함을 줄이고 신뢰성을 향상시킬 수 있다.
옵션으로, 개선된 수율은 시간 경과에 따른 센서 값의 체계적인 시프트 (즉, 제조량 등)의 검출로부터 결정된다. 예를 들어, 제조 장비 드리프트 이슈, 다운 스트림에서 검출된 시프트에 대한 프로세스 지점 교정 및/또는 유사한 것은 웨이퍼 테스트, 패키지 테스트, 회로 테스트, 디바이스 테스트, 수명 종료 테스트 및/또는 유사한 것에서 센서 값을 비교하여 검출할 수 있다. 예를 들어, 시간이 지남에 따라 검출된 시프트 데이터는 제조 프로세스 파라미터 (즉, 프로세스 지점)를 조정하는 데 사용될 수 있어서 동일한 IC의 상이한 프로파일의 판매 수요에 수율이 맞춰질 수 있다.
옵션으로, 계층적 클래스를 생성하기 위해 계층적 데이터 구조가 분류에 사용된다. 예를 들어, 서브 계층 구조의 일부 클래스가 고유 파라미터, 사양, 성능 메트릭, 물리적 메트릭, 동작 메트릭 및/또는 유사한 것일 수 있는 경우와 같이 웨이퍼 테스트 동안 프로파일의 계층이 결정된다.
옵션으로, 테스트 데이터는 프로파일을 결정하는 데 사용된다. 예를 들어, 테스트된 센서 값 간의 관계는 IC에 결함이 있고 모든 테스트를 수행할 필요가 없는 것으로 결정하여서 테스트 비용을 절약할 수 있다. 옵션으로, 테스트 데이터 및 시뮬레이션 데이터는 프로파일을 결정하는 데 사용된다. 옵션으로, 판매 후 고객 사용, 결함 로깅, 결함 분석 및/또는 유사한 것의 분석으로부터 획득된 데이터와 같은 관계를 결정하기 위해 동작 결함 데이터가 사용된다. 옵션으로, 추정된 제조 지점이 수율 증가, IC 성능 개선 및/또는 유사한 것을 위한 제조 프로세스의 추가 튜닝/조정에 사용될 수 있다.
이제, 집적 회로 프로파일링, 제조 지점 예측 및 이상치 검출을 위한 방법 (각각 사전 Si (200) 및 사후 Si (210))의 컴퓨터화된 시스템 (100) 및 흐름도 (200 및 210)의 개략도를 (개별적으로) 도시한 도 1 및 2를 참조한다. 시스템 (100)은 하나 이상의 하드웨어 프로세서 (101), 비 일시적 컴퓨터 판독 가능 저장 매체 (102), 사용자 인터페이스 (103) 및 네트워크 인터페이스 (104)를 포함한다. 저장 매체 (102)는 하드웨어 프로세서 (들) (101)상에서 실행하기 위한 프로세서 명령을 포함하는 프로그램 코드를 인코딩하여 하드웨어 프로세서 (들) (101)가 동작을 수행하게 한다. 이와 같이, 프로그램 코드 프로세서 명령은 하드웨어 프로세서 (들) (101)에서 실행될 때 동작을 수행하도록 구성되고, 동작은 하드웨어 프로세서 (들)(101)에 의해 수행되는 것으로 이해되지만, 프로그램 코드는 동작을 수행하도록 구성된다고 한다. 또한, 프로그램 코드의 구성은 하드웨어 프로세서 (들) (101)가 고유한 프로그램 코드의 실행과 같은 비 통상적인 방식으로 동작하게 하는 프로세서 명령의 특정 배열이라는 것을 이해할 수 있을 것이다.
프로그램 코드는 IC 디자인 및 IC 제조를 위한 타겟 프로세스를 수신(201)하도록 구성되고, IC 디자인 및 타겟 프로세스를 기반으로, 동작 값 (IC 디자인 시뮬레이션 값 및 상호 연결 시뮬레이션 값, 즉 시뮬레이션 슈퍼 세트)의 분포를 결정하기 위해 IC 디자인에 대한 시뮬레이션을 수행(202) 하고, 또한 제조 프로세스 공간에서 개별 전자 컴포넌트 동작 값을 시뮬레이션하도록 구성된다 (디바이스 프로세스 시뮬레이션 값 - 즉, 카탈로그). 예를 들어, 센서 선택기 (102A)는 개별 IC 특성, IC 시그니처 생성을 시뮬레이션하고 결과 센서 값 (즉, 에이전트 값) 등을 생성하기 위해 몬테카를로 (MC) 시뮬레이션을 수행(202)하도록 구성된다. 센서 선택기 (102A)는 인수 분해 (205)에서 사용하기 위한 데이터의 공분산 매트릭스를 계산 (203)하도록 구성된다.
센서 선택기 (102A)는 민감도/가중치 벡터를 계산(204)하도록 구성되고, 시뮬레이션된 값 (IC 디자인 및 디바이스 프로세스)을 인수 분해 (즉, SVD를 수행)(205)하여 시뮬레이션 SVD (singular-value decomposition) 및 잠재적인 센서 위치의 결과적인 서브 세트를 생성하도록 구성된다. SVD 인수 분해 결과는 개별 IC의 특성 및 디자인 시그니처에 대한 시그니처의 민감도를 향상시킬 수 있으며 센서를 반복적으로 선택하고 시그니처의 민감도를 더욱 높이는 데 사용될 수 있다. IC 디자인 내의 센서 위치 및 유형 선택 (206)은 상위 k 주요 컴포넌트 (즉, 분산의 95 %를 설명하는 상위 k 컴포넌트) 등과 같은 SVD 서브 세트를 기반으로 수행될 수 있다.
프로그램 코드는 분리 비율 및 시그니처 SVD를 수신(208)하고 분리 비율에 기초하여 SVD 서브 세트로부터 센서 위치를 선택(206)하여 IC 클래스, HCM 파라미터 및 센서 값 사이의 관계를 생성하는 프로파일러(profiler)/추정기(estimator)(102B)를 포함한다. 프로그램 코드는 또한 추정기 블록을 계산하도록 구성된다 (도 2). 이 블록은 사후/Si 단계 동안 센서 판독에 의해 SVD 서브 세트 값을 계산하는 데 사용되는 관계 규칙, 함수 등과 같은 추정기를 생성한다. 프로그램 코드는 시그니처 및 분류기를 기반으로 해당 IC에 대한 성능 클래스 (즉, 카테고리/제품군/프로파일)을 결정하고 개별 IC의 SVD 서브 세트를 수신하는 측정된 (즉, 테스트로부터) 및 시뮬레이션된 (즉, 사전 Si) 파라미터 (예를 들어, 추정기/규칙/프로파일러/분류기 등) 간의 관계를 계산(207)하도록 구성된다. 프로파일러/추정기(102B)는 또한 결함 통계, 결함 엔지니어링 분석 등과 같은 동작 통계를 수신(209)하도록 구성될 수 있으며, 이들은 시뮬레이션 및 측정된 클래스를 현장에서 IC 제품의 성능으로 정렬하는 데 사용된다. 이하에서 논의되는, 사전 Si 스테이지는 실시예에서 옵션일 수 있지만, 이 스테이지의 특징은 사후 Si 스테이지를 참조하여 구현될 수 있다.
사후 Si 단계에서, 센서(131, 132, 133 등)가 통합된 IC (130)가 제조된다 (211) (즉, 사후 Si 흐름도 (210)). 다이 분류기/프로파일러 제조 지점 예측기 및 이상 검출기 및 체계적 시프트 검출기 (102C) (즉, 프로그램 코드의 일부)는 웨이퍼의 각각의 다이 (즉, IC)를 테스트(212) (또는 네트워크 인터페이스 (104) 및 네트워크 (120)를 통해 테스터 (140)로부터 각각의 IC에 대한 테스트 결과를 수신) 하도록 구성된다. 다이 분류기/프로파일러 제조 지점 예측기 및 이상 검출기 및 체계적 시프트 검출기 (102C)는 IC 테스트로부터 수신된 데이터와의 관계를 사용하여 IC 프로파일(시뮬레이션 및 분류로부터), 제조 이상치 (즉, 이상) 및 제조 지점을 결정하도록 구성된다. 예를 들어, 다이 분류기/프로파일러 제조 지점 예측기 및 이상 검출기 및 체계적 시프트 검출기 (102C)는 테스트된 센서 값에 따라 각각의 IC (213)를 분류하고, IC가 제조 이상치 및/또는 유사한 것인 지를 결정하도록 구성된다. 다이를 분류하기 위한 하나의 접근법은 (이하에서 논의되는 바와 같이) 사후 Si 데이터를 참조하여 사전 Si 흐름도 (200)로부터의 단계 (203-207)을 사용할 수 있다. 실시예들에서, 다이 분류기/프로파일러 제조 지점 예측기 및 이상 검출기 및 체계적 시프트 검출기 (102C)는 고 커버리지 측정치 및 사전 Si 추정기를 수신하여 IC가 분류 체계의 이상치일 수 있는 경우를 검출한다(213). 이상치는 폐기될 수 있으며 (214), 분류는 IC 상의 IC 클래스 (예를 들어, 웨이퍼 상의 위치에 따라 IC 클래스 추적), IC 패키징 (예를 들어, 클래스에 따른 IC의 다른 등급(grade)) 및/또는 유사한 것을 마킹하는 데 사용될 수 있다. 체계적인 시프는 IC 상에 마킹(216)될 수 있으며, 새로운 IC 계획, IC 수율 개선, 제조 파라미터 재 캘리브레이션 등에 사용된다. 추정된 제조 지점은 수율 증가, IC 성능 개선 등을 위해 다이 제조 프로세스 튜닝/조정에 사용될 수 있다.
IC 프로파일링 및 IC 시그니처의 사용은 IC 클래스 및 이상치를 결정할 때 다변량 분석에 사용되는 파라미터의 수량과 품질을 증가시킬 수 있다. 클래스 (예를 들어, 제품군)는 환경에 종속되지 않으므로 (예를 들어, 전압 및 온도에 따라 불변), 동일한 분류의 다이는 SORT, 최종 테스트 및 시스템과 같은 다른 다이 환경에서 동일한 방식으로 동작해야 한다. 특정 다이의 거동이 환경에 따라 다르면 환경에 문제가 있음을 나타낼 수 있다. 이제 도 10a 및 도 10b를 참조하며, 이는 환경 내 및 환경 사이의 체계적인 시프트의 검출을 입증한다. 도 10a는 사전 프로파일링 체계적 시프트의 검출, 즉, 웨이퍼-SORT 테스트 조건에서 파라미터 시프트의 검출을 입증한다. 도 10b는 프로파일링 후의 체계적 시프트 즉, 조건 변화 전후에 제품군을 2 그룹으로 분할하는 환경 조건의 변화의 검출을 입증한다. 센서가 DPPM을 낮추기 위해 IC 디자인 내에 배치되므로, 나중에 IC 테스트, 디바이스 테스트, 고장 분석 등에서 사용되는 센서 값이 IC의 카테고리/제품군/프로파일을 더 잘 구별할 수 있어서 테스트, 프로세스 비닝, 제조 지점 추정 등 동안에 성능, 이상치 검출등에 기초한 분류를 허용한다.
이하는 센서에 대한 세부 사항과 IC 프로파일링, 이상치 검출 및 제조 지점 추정을 위해 센서가 IC 디자인에 통합되는 방법이다.
사후 Si IC 프로파일링은 개별 IC를 다수의 Si 특성 범위 중 하나로 분류하는 것으로 간주될 수 있고, 즉, 프로세스 파라미터 범위가 디바이스 전기 파라미터 범위에 매핑된다. 프로파일링은 IC로부터 SVD 시그니처로 변환된 다수의 센서 값을 수집하고 SVD 시그니처를 분류 방법과 같은 특정 프로파일에 할당된 SVD 시그니처 범위와 비교함으로써 수행될 수 있다. 대안적으로, 사전 Si 시뮬레이션에 기초한 분류없이 특정 프로파일에 할당된 범위와 센서 값을 비교하여 프로파일링이 직접 수행될 수 있다.
SVD 시그니처는 IC 내의 개별 셀 및 IC 내의 셀 간의 연결을 기반으로 하는 디바이스 특성 및 고유한 디자인 관련 시그니처를 기반으로 사전 Si가 생성된다. 디바이스 파라미터 특성의 세트는 디바이스 파라미터 카탈로그(CATALOG)로 정의된다. 디자인 관련 시그니처 생성은 전자 디자인 분석 (EDA : electronic design analysis) 및 동적 타이밍 분석 시뮬레이션 도구, MC 도구 및 회로 시뮬레이션 도구로 시뮬레이션할 수 있는 자동 프로세스일 수 있다.
특정 팹 등에 의해 제조된 주어진 IC 디자인의 상당한 성능 차이를 반영하기 위해 디자인 관련 시그니처가 클러스터링될 수 있다. 클러스터링, 분류, 센서의 선택, 센서 위치의 선택 등은 프로세스 (즉, 팹) 및 회로 디자인 예상 거동에 대한 경험적 또는 선험적(a-priori) 지식에 기반될 수 있다. 예를 들어, 디자인 관련 시그니처는 추정하는 값을 포함한다 (다양한 전압 및 온도에 대해):
-
누설 VSS,
-
누설 VDD,
-
총 누설
-
평균 지연 하락,
-
평균 지연 상승,
-
총 셀 지연
-
총 상호 연결 지연(RC-지연)
-
Fmax
-
타이밍 마진
-
SRAM 유형별 SRAM 최소 전압
-
모든 SRAM 유형 & 레지스터 파일 및 상태 엘리먼트 유형 당 칩 VDD-min
-
및/또는 유사한 것.
이제 IC 유닛 타이밍 마진 검출을 위한 회로를 도시한 도 3a 및 도 3b를 참조한다. 이들 회로는 전체가 참조로 본 출원에 통합된 "INTEGRATED CIRCUIT FAILURE PREDICTION DEVICE" 라는 제목으로 2017년 12 월 5일에 출원된 미국 가출원 번호 62/586,423에 설명된 회로의 개선이다.
이하는 사전 Si 시그니처 생성 알고리즘 및 센서 값 계산/유도의 예이다. 본 출원에서 사용되는, 센서 값, 센서 에이전트, 센서 값 세트, 시그니처 등이라는 용어는 본 출원에 개시된 기술에 사용되는 IC로부터의 센서 값 세트 (즉, 데이터)를 의미하기 위해 상호 교환적으로 사용된다.
포괄적인 사전 Si 디자인 관련 시그니처 생성 프로세스는 다음과 같이 정의될 수 있다 :
단계 1 : 표시된 측정 벡터 M 정의
단계 2 : MC 시뮬레이션을 실행하여 측정 M 조인트 통계 거동 추출
포괄적인 사전 Si 디바이스 관련 파라미터 시그니처 생성 프로세스는 다음과 같이 정의될 수 있다 :
단계 1 : 프로세스 파라미터 벡터 P의 정의
단계 2 : MC 시뮬레이션을 실행하여 파라미터 P 조인트 통계 거동, 측정 M 거동과 조인트 통계 등을 추출
예를 들어, 특정 IC 디자인의 Fmax 시그니처를 사용하기 위해, 프로세스는 다음과 같을 수 있다 :
단계 1 : Fmax 측정을 IC 디자인의 최대 동작 주파수로 정의. Fmax는 IC의 CP(Critical-Paths), 즉 제한 지연을 포함하여 최대 주파수를 제한하는 경로에 의해 결정될 수 있다.
단계 2 : 여러 제조 프로세스 값 (예를 들어, 팹 파라미터 범위) 각각에 대한 특정 IC 디자인에서 CP를 찾는다. 예를 들어, 전체 제조 범위에 걸쳐 주파수를 제한하는 CP 세트를 결정한다.
Fmax 시그니처는 MMU (Minimum Margin per Unit) 시그니처로 나타난다. MMU 시그니처는 MC 지점 당 IC 유닛 당 최소 마진을 측정한다. 즉, MMU는 유닛당 Fmax 시그니처를 적용한다. 사후 Si에서 MMU 시그니처는 IC 입력의 특정 구성이 주어지면 도 3a 및 도 3b에 도시된 회로에 의해 측정될 수 있다.
예를 들어, 특정 IC 디자인의 총 누설 시그니처는 다음과 같이 생성될 수 있다 :
단계 1 : 총 누설 측정을 모든 셀의 누설 합계로 정의한다 :
단계 2 : 몬테카를로 (MC) 시뮬레이션을 사용하여 제조 범위의 각각의 프로세스 지점에서 각각의 셀의 누설 전류를 추출한다.
예를 들어, 특정 IC 디자인의 전체 셀 지연 시그니처는 다음과 같이 생성될 수 있다 :
단계 1 : 총 셀 지연 측정을 모든 셀 지연의 합계로 정의한다 :
단계 2 : 각각의 프로세스 지점에서의 셀 지연은 몬테카를로 (MC) 시뮬레이션을 사용하여 계산된다
예를 들어, 특정 IC 디자인의 전체 상호 연결 (RC) 지연 시그니처는 다음과 같이 생성될 수 있다 :
단계 1 : 전체 RC 지연 측정을 모든 RC 지연의 합으로 정의한다 :
단계 2 : 몬테카를로 (MC) 시뮬레이션 및 다양한 RC 모델을 사용하여 각각의 프로세스 지점에서 RC 지연을 추출한다.
지연 시그니처는 모든 VT, VT 유형 등에 대한 개별 상승 및 하강 천이(transition)를 나타내기 위해 생성될 수 있다. 예를 들어, 지연 시그니처는 다음 방정식을 사용하여 계산될 수 있다.
예를 들어, 최소 전압은 다음과 같이 생성되는 특정 IC 디자인의 SRAM 동작을 기반으로 한다 :
단계 1 : 필요한 최소 전압을 모든 SRAM 셀에 필요한 최소 전압으로 정의한다 :
단계 2 : 각각의 프로세스 지점에서 필요한 최소 전압은 몬테카를로 (MC) 시뮬레이션을 사용하여 계산된다.
이하는 센서 회로의 예제이다.
1. 지연 센서는 특정 로직 셀의 지연을 감지할 수 있다. 주파수가 로직 셀의 평균 지연을 반영하는 링 오실레이터(Ring-oscillator) 회로에 의해 구현될 수 있다.
2. 또 다른 지연 센서는 특정 로직 셀의 상승 에지와 로직 셀의 하강 에지 지연을 별도의 방식으로 감지할 수 있다.
3. 또 다른 지연 센서는 금속 별로 또는 금속의 서브 세트별로 또는 유사하게 RC 지연을 감지할 수 있다.
4. 누설 센서는 전체가 참조로 본 출원에 통합된 "INTEGRATED CIRCUIT SUB-THRESHOLD LEAKAGE SENSOR" 라는 제목의 미국 가출원 번호 62/614,706에 설명된 대로 특정 P 디바이스와 특정 N 디바이스의 누설을 별도의 방식으로 감지하는 데 사용될 수 있다.
각각의 Vth 유형의 기여 계수(contribution factor)는 각각의 시그니처에 대해 계산될 수 있다. 기여 계수는 누설 또는 평균 지연 시그니처 및/또는 유사한 것에 대한 각각의 Vth 유형의 기여도를 반영한다. 기여 계수는 시그니처 생성 프로세스의 일부로 생성되거나 선형 회귀(linear regression)에 의해 계산될 수 있다. 각각의 프로세스 파라미터에 대한 기여 계수의 벡터가 고려될 수 있으며, 여기서 데이터에 대한 최대 값은 민감도 벡터라고 하며 
로 표시될 수 있다.
Pcomplete는 디바이스 파라미터 카탈로그에서 획득된 프로세스 파라미터 세트를 나타낸다. P는 민감도 벡터의 값이 주어진 임계 값을 초과하는 Pcomplete로부터 파라미터를 선택한 후 획득된 Pcomplete의 서브 세트를 나타낸다. S가 각각의 동작 지점 (M 개의 시그니처 동작 지점 샘플)에서 시그니처 세트를 나타낸다. 즉, s1은 주어진 동작 지점 (V, T)에서 주어진 시그니처의 MC 샘플이다.
각각의 sj∈S에 대하여 
, 즉,
- 
은 제 1 동작 지점에서 제 1 시그니처를 완전히 추정하기 위해 카탈로그에서 누락된 부품을 나타낸다 - s1|P는 P가 주어진 s1의 추정기이다, 및
- 
는 j 번째 시그니처 동작 지점을 완전히 추정하기 위해 카탈로그에서 누락된 부분과 그것에 추가된 모든 
를 나타낸다 - sj|
는 
가 주어진 sj의 추정기이다.
그런 다음, 리턴된 벡터의 세트는 
이다.
매트릭스 σ의 SVD는 Σ = UDVT가 되는 2개의 매트릭스 U, D 및 V의 세트이고 여기서 U 및 V는 Σ의 좌측 및 우측 주 벡터의 직교 매트릭스를 나타내고 D는 Σ의 특이 값으로 알려진 대각선 엘리먼트를 갖는 대각 매트릭스를 나타낸다. 프로파일링 구현의 경우 Σ는 공분산 매트릭스를 나타내며 U = V이다. 주 벡터에 해당하는 특이 값은 벡터 방향의 분산일 수 있다.
단계별 프로파일링을 위한 SVD 구현은 :
- 정규 분포가 아닌 임의의 컬럼을 정규화하고 예를 들어, 로그 정규 분포에서 획득된 값에 log()을 적용한다
- 표 1의 컬럼들 스케일링: μ=0, σ=1
- 민감도 벡터에 대해 Pcomplete로부터 서브 세트 P를 가져 오지 않은 경우. 가중치 벡터 
을 사용하여 컬럼을 재스케일링
- 표 1로부터 공분산 매트릭스 Σ 생성
- Σ에 대해 SVD 동작을 수행하여 SVD 시그니처를 생성하고, 
세트가 
에 대신 또는 추가로 사용될 수 있다.
표 1:
정의된 오류를 갖는 강력한 분류를 얻으려면 적절한 수의 제품군이 필수적일 수 있다. 형성할 수 있는 제품군의 수를 줄이려면 축소된 차원 데이터 도메인이 고려되어야 하고, 예를 들어, 2Vth 유형에 민감할 수 있는 IC 디자인은 감소 전에 8 개의 프로세스 파라미터 (차원)로 분산될 수 있다 -> (SVD 적용) {VT,IDS}x{p,n}x{SVT,LVT}. 축소된 차원 데이터 영역을 찾기 위해 매트릭스 Σ의 직교 기저(basis)를 추출할 수 있다. 직교 기저의 각각의 방향은 프로세스 파라미터의 선형 조합일 수 있다. SVD는 또한 각각의 주요 방향의 메트릭을 제공한다.
예를 들어, 이하의 단계는 센서 에이전트를 사용하여 IC 디자인 및 프로세스의 프로파일링을 결정할 수 있다 :
프로파일링 단계 (1):
2 샘플 사이의 거리 (i,j)를 주어진 SVD 시그니처 (입력) #로 계산된 가중 q-노름(norm) 거리 Δ(i,j)로 정의한다
여기서, 
는 샘플 i의 k 번째 SVD 시그니처 값을 나타낸다. 가중치로서 q = 2 및 1의 경우 상기의 것은 유클리드 노름(Euclidean norm)이다.
가중치가 적용된 q-노름은 다수의 가중치 세트 (예를 들어, 주 벡터의 값)과 세트의 어떤 구성원이 선택되어야 하는지를 선택하는 절차 (예를 들어, 거리가 최대인 것)를 고려하여 일반화될 수 있다는 것에 유의한다 - 
SVD 절차에 대신 또는 그에 추가하여 마할노비스(Mahalanobis) 거리 
가 사용될 수 있다는 것에 유의한다 여기서, 
는 샘플 i의 SVD 시그니처로 이루어진 벡터이고 U는 주 벡터 매트릭스다.
프로파일링 단계 (2):
- 제품군 정의 : 샘플에서 특정 제품군까지의 거리는 제품군을 정의하는 샘플까지의 거리이다.
1. 제 1 샘플을 제품군으로 정의
2. 모든 샘플을 살펴보고 정의된 모든 제품군에 대한 현재 샘플의 거리 Δ가 주어진 반경보다 크면 새로운 제품군을 정의한다
- 샘플을 가장 가까운 제품군에 관련시킴 (교정 프로세스)
1. 모든 샘플을 검토하고 거리가 최소인 제품군에 샘플을 연결한다.
상기의 절차는 예를 들어, MC 샘플 세트 또는 알려진 테스트 결과 (예를 들어, 테스터가 오프라인인 경우)가 있는 다이 그룹에 대하여 샘플의 묶음(batch)으로 수행되거나, 예를 들어 테스터가 온라인 상태인 경우 온라인으로 수행된다.
도 4는 프로파일링 결과를 도시하며, 제품군은 {VT,IDS}x{p,n}x{SVT,LVT} 디바이스 유형별 디바이스 파라미터의 메디안(median)으로 정의된다. 다각형의 각각의 정점(vertex)은 일반/중심 값과 관련하여 정규화된 디바이스 파라미터 값 (시그마 항에서)을 나타낸다.
도 5는 프로파일링 프로세스 결과 제품군에 걸쳐 사전 Si 평균 누설 전류 시그니처의 확산을 도시한다. 도 6은 경계 시그마 범위, 제품군 A 범위 : -1.37 내지 0.23 시그마, 제품군 B 범위 : -0.03 내지 1.63 시그마에서 2 개의 제품군을 도시한 도 5의 확대 버전이다. 도 7a, 7b, 7c 및 7d는 프로파일링 프로세스의 안정성/불변성 및 전압 및 온도 당 결과 제품군을 도시한다.
SVD 시그니처의 수가 주 컴포넌트의 수보다 작으면, 선택한 SVD 시그니처에 의해 계산된 거리가 실제 거리보다 작을 수 있다. 가중치가 1이고 q = 2 인 q-노름의 경우, ΔF(i,j)로 정의되는 샘플 i와 j 사이의 실제 거리는 :
여기서, 좌측 항은 모든 SVD 주 벡터에 대한 합계이고 우측 항은 
가 1을 갖는 모든 파라미터에 대한 합계이다, 즉, 해당 프로세스 파라미터가 세트 P에 포함되었다. 오류 정의는 다음과 같다 :
i와 j가 2개의 샘플을 의미한다고 가정하면 오류 분포 
는 분산이 Δ(i,j)에 포함되지 않은 특이 값인 일반화된 카이 제곱(chi-square)이다.
다른 노름의 경우 상기의 계산은 선택한 노름에 대한 것이다.
SVD 시그니처의 수가 주 컴포넌트의 수보다 작으면 주어진 프로세스 파라미터에 대해, Δ(i,j) = 0 인 2 개의 샘플 i 및 j가 다른 프로세스 값을 가질 수 있다. ΔP(i,j)에 의해 샘플 i와 j의 주어진 프로세스 파라미터 값 사이의 거리를 나타낸다. 그런 다음 ΔP(i,j)는 평균이 0이고 분산이 2d로 경계가 지정된 정규 분포이고, 여기서, d는 Δ(i,j)에 포함되지 않은 최대 특이 값이다.
추정기 (예를 들어, 프로파일러, 분류기 등)는 센서 값을 기반으로 출력 값을 생성하는 함수이다. 센서 값을 기반으로 SVD 시그니처에 대한 추정기를 생성하는 것은 가우시안 추정기, Lasso 추정기, 릿지 회귀 추정기, 일반화된 적응형 모델 추정기, 스플라인, 신경망 등을 사용하여 수행될 수 있다. 추정 오류는 검증 데이터에 의해 경험적으로 계산될 수 있다. 오류를 기반으로 각각의 샘플과 관련된 제품군 사이의 거리는 1-δ보다 작은 확률로 r + ε보다 작다.
Protean 분류기 블록은 사후 Si 스테이지에서 다이를 제품군으로 분류한다. 블록에 대한 입력은 SVD 시그니처 추정기와 분리 라디오로 구성된 사전 Si 데이터와 테스트 장비로부터의 사후 Si 센서 값이다.
사전 Si 추정치를 기반으로, SVD 시그니처 값이 각각의 샘플에 대해 계산된다. 추정기는 사후 Si 스테이지에서 수집된 데이터를 기반으로 조정, 조절, 개선 등을 할 수 있다. 제품군은 다음과 같이 생성된다 :
- 제 1 샘플을 제품군으로 정의
- 새로운 샘플이 주어짐
o 정의된 모든 제품군에 대한 새로운 샘플의 거리 Δ가 주어진 반경 (입력)보다 큰 경우 - 새로운 제품군을 정의한다
o 그렇지 않은 경우, 가장 가까운 제품군에 관련시킨다.
- 새로운 제품군이 정의되면 모든 샘플을 살펴보고 가장 가까운 제품군에 관련시킨다.
옵션으로, IC 제품군은 디바이스 유형 {VT,IDS}x{p,n}x{SVT,LVT} 당 디바이스 파라미터의 메디안에 의해 사후 Si로 분류될 수 있다. 다각형의 각각의 정점(vertex)은 일반/중심 값과 관련하여 정규화된 디바이스 파라미터 값 (시그마 항에서)을 나타낸다.
옵션으로, 히스토그램은 프로파일 별로 및 센서 측정 및/또는 고 커버리지 측정별로 구축될 수 있다. 예를 들어, 고 커버리지 측정 및 센서 값에 대해 사후 SI 센서 값이 제품군 별로 수집된다. 데이터는 정규 분포가 아닌 경우 정규화될 수 있다. 평균 및 분산은 각각의 데이터 세트에 대해 계산될 수 있으며 원하는 거짓 긍정(false-positive) 비율에 기초하여 고 커버리지 측정에 대한 경계가 제품군 별로 계산될 수 있다. 시그니처는 다른 클래스/제품군으로 분리하기 위해 재사용된다. 따라서, 그것들은 주어진 한도를 벗어날 수 없다.
옵션으로, 프로파일링 후에 이상 테스트가 수행된다. 예를 들어, 테스트는 제품군당 고 커버리지 측정 경계를 측정할 수 있다. 예를 들어, 현재 다이의 제품군 분류가 테스트를 위한 입력으로 사용될 수 있다. 주어진 다이의 고 커버리지 측정 중 하나가 다이의 제품군/프로파일에 대응하는 경계를 벗어나면, 다이는 이상치로 분류된다. 고 커버리지 측정 경계는 각각의 제품군에 대한 고 커버리지 측정의 조인트 분포를 고려하여 계산될 수 있다.
옵션으로, 분류 및/또는 추정기가 패키지 테스트에 사용된다. 예를 들어, 이상 테스트는 고온 동작 수명 테스트 (HTOL : High-Temperature-Operating-Life test) 또는 번인 테스트 (BI : Burn-In) 이후 및/또는 도중에 수행된다. 프로파일링 프로세스에 의해 동일한 제품군으로 분류된 다이는 동일한 Si 프로파일에 속하며 동일한 스트레스 조건에서 밀접한 거동을 보일 것으로 예상된다. 동일한 제품군의 다이 성능 저하가 테스트 도중 및 이후에 제한될 것으로 예상됨을 의미한다. 제품군 범위를 벗어나 성능 저하를 보이는 다이는 이상치로 식별되며 거부될 수 있다.
고 커버리지 측정은 전체 다이 거동, 예를 들어, 특정 온도에서의 전체 다이 누설을 반영하는 IC 레벨 측정일 수 있다. 또 다른 예는 대규모 경로의 타이밍 마진이다. 히스토그램은 다음 단계에 따라 구축된다 :
1. 고 커버리지 측정에 따라 제품군별로 사후 SI 데이터가 수집된다
2. 정규 분포가 아닌 데이터를 정규화한다
3. 각각의 데이터 세트에 대한 평균 및 분산 계산
4. 주어진 거짓 긍정 비율을 기반으로, 고 커버리지 측정에 대한 경계가 제품군별로 계산된다
5. 대안으로, 고 커버리지 측정의 경계는 경험적 하한 및 상한 알파-퀀타일(alpha-quantile) 값으로 취해질 수 있으며, 여기서, 알파는 거짓 긍정 비율에 의해 결정된다. 이 접근법은 주어진 제품군에 대한 특정 고 커버리지 측정이 정규화될 수 없는 경우 등에 적용될 수 있다.
6. 옵션으로, 사후 Si 데이터에 기초하여 각각의 고 커버리지 측정에 대해 추정기가 구축될 수 있다. 그런 다음, 추정 오차에 대한 히스토그램, 즉, 추정값과 실제 고 커버리지 측정 간의 차이가 구축될 수 있다. 그런 다음 상기의 절차 (1-5)가 이 히스토그램에 적용될 수 있다.
도 8 및 도 9는 이상치 검출 프로세스의 실험에 의한 입증을 보여준다.
- 실험 타겟:
o Average-Ioff 시그니처에 이상치를 이식한다
o 이상치 검출 알고리즘을 사용하여 이상치 검출
- 이상치 설명
o MC 지점 428을 1 초만큼 변경
■ Ioff의 + 35 % 증가에 해당
도 9는 실험 결과를 나타낸 것으로, 1 시그마만큼 시프트된 이상치는 7 시그마 WRT 추정기 평균으로 이상치 검출 프로세스에 의해 강조된다.
상기에서 언급된 도면 (도 8 및 9)는 빌딩 히스토그램 (도 8) 및 추정기 (도 9)를 기반으로 한 이상치 검출을 입증한다. 즉, 고 커버리지 측정을 위한 추정기가 계산된다. 그런 다음, 측정된 고 커버리지 값을 추정된 값과 비교하고 주어진 거짓 긍정 비율을 기반으로 다이가 이상치로 검출된다.
예를 들어, 서로 다른 센서는 서로 다른 클러스터 분리를 생성할 수 있으므로 IC 디자인 내에서 센서 선택 및 위치에 대해 서로 다른 민감도를 가질 수 있다. 예를 들어, Vt NLVT on 및 Vt PLVT on을 기반으로 하는 클러스터 간의 분리가 양호하지만 2 클러스터간에 중첩이 존재할 수 있다.
예를 들어, 평균 누설 시그니처와 총 누설 시그니처의 분리가 프로파일을 결정할 수 있다.
예를 들어, 서로 다른 고 커버리지 파라미터는 서로 다른 클러스터 분리를 생성할 수 있으므로 IC의 프로파일 분류를 검출하는 데 서로 다른 민감도를 가질 수 있다.
이제 IC 프로파일의 레이더 (스파이더) 플롯을 도시한 도 4를 참조한다. 그래프는 프로파일, 즉 프로파일 1, 8 및 13의 프로세스 원점을 보여준다. 레이더 (스파이더) 플롯은 프로세스 프로파일을 시각화하는 또 다른 방법이다.
이제 상이한 IC 프로파일에 대한 값의 분포 그래프를 도시한 도 5를 참조한다.
이제 2 개의 서로 다른 IC 프로파일 간의 분포 분리 그래프를 도시한 도 6을 참조한다.
이제 가변 전압 및 온도 하에서 2 개의 IC 프로파일에 대한 값의 분포 그래프를 도시한 도 7a 내지 7d를 참조한다.
옵션으로 사후 Si 데이터 만 사용하여 프로파일링 프로세스가 수행될 수 있다. 이 경우 프로파일링 알고리즘에 대한 입력은 다음과 같다 : a) 반경 R; b) IC 에이전트의 판독 파일 c) 스무드(smooth) 파라미터 λ; 및 d) 상수 k.
프로파일링 알고리즘은 다음 단계로 수행된다 :1) 각각의 IC에 대해, 대표 벡터 (주어진 IC에 대한 대표 벡터의 예는 
를 생성하고, 여기서 Agn은 주어진 IC의 에이전트 n의 판독 값을 나타낸다 ; 2) 각각의 행이 다이 중 하나의 대표 벡터가 되도록 매트릭스를 생성한다 (즉, 행의 수는 IC 수이고, 컬럼의 수는 IC를 나타내는 벡터의 길이이다); 3) 각각의 컬럼의 평균이 0이고 시그마가 1이 되도록 매트릭스를 스케일링한다 (이것의 곱으로, 각각의 에이전트는 자체 정규화 계수를 가지며, IC1의 정규화된 대표 벡터는 
으로 표시되고, 즉, 벡터 값은 정규화된 에이전트의 판독 값이다); 4) 스케일링된 매트릭스의 공분산 매트릭스를 계산한다 (3에서 계산됨); 5) 공분산 매트릭스에 대해 SVD 프로세스를 수행하고 결과를 UDV로 표시한다; 6) 다음과 같이 거리 매트릭스를 계산한다 : dist_mat=U*D', 여기서 D'는 제 1 k 값 (d_k)이 
로 대체되고 나머지 값이 0으로 대체되는 대각선 매트릭스 D이다 (즉, 주어진 D : 
, k=1 및 λ의 경우, D'는 
이다); 7) 이하의 거리 계산으로 상기의 "프로파일링 단계 (2)"에 설명된 절차에 기초하여 제품군을 생성한다, 여기서 ic1과 ic2 사이의 거리는 다음과 같습니다 : 
, 
및 
는 개별적으로 ic1 및 ic2를 나타내는 정규화된 벡터이고 D'는 단계 6 에서 계산된 매트릭스이다.
옵션으로 ic1과 ic2 사이의 거리는 다음과 같이 계산될 수 있다 : 
|(상기와 같은 표기법 사용).
옵션으로 바로 앞 단락에서 설명한 프로파일링 프로세스는 증분 모드에서 수행될 수 있다. 즉, 사후 Si 데이터는 묶음(batch)으로 도착하거나 사전 Si 및 사후 Si 데이터를 사용하여 도착할 수 있으며, 여기서 사전 Si 데이터는 제 1 묶음으로 간주된다.
이러한 경우 프로파일링 알고리즘은 다음과 같이 설명된다 (사전 Si를 제 1 묶음으로 사용한 다음 사후 Si 데이터를 제 2 묶음으로 사용하는 예) : 1) 사후 Si 데이터 대신 사전 Si 데이터로 사후 Si 데이터 알고리즘 실행 (각각의 에이전트의 정규화 계수와 거리 매트릭스가 저장되어야 하며 이 스테이지에서 사전 Si 데이터를 기반으로 제품군이 생성된다); 2) 사후 Si 데이터가 도착하면, 사전 Si 데이터를 기반으로 계산된 정규화 계수로 정규화하고, 거리는 사전 Si 데이터를 기반으로 계산된 거리 매트릭스를 사용하여 계산된다; 및 3) 알고리즘은 새로운 데이터를 사용하여 새로운 제품군을 생성한다 : 가능하면 새로운 데이터를 미리 정의된 제품군에 추가하고 그렇지 않은 경우, 새로운 제품군을 만들어, 각각의 새로운 데이터가 가장 가까운 제품군 (새로운/미리 정의됨)에 관련되게 한다.
알고리즘은 성능 향상을 위해 추가 에이전트가 필요한지 체크할 것이다. 사전 Si 데이터를 사용하여 다음 단계를 수행하면 된다 : 1) 모든 MC 지점 사이의 거리를 계산한다; 및 2) 각각의 시그니처 및/또는 프로세스 파라미터에 대해, 모든 MC 지점 간의 거리 (시그마로)를 계산한다.
그런 다음 각각의 시그니처 및/또는 프로세스 파라미터에 대해, 
인 상수 (const)가 존재하는지 체크한다. const 값은 방정식이 항상 유지되도록 크지 않아야 한다 즉, const 값은 MC의 수를 늘릴 때 안정적인 MC 지점 수의 일부 부분에 대해, 
이 되어야 한다.
일반화된 의미에서, IC 분류 및/또는 이상치 검출을 위한 (컴퓨터화된) 방법이 고려될 수 있다. 방법은 IC 디자인에 따라 복수의 IC를 포함하는 웨이퍼를 사용한다. IC 디자인은 복수의 센서 (IC의 기능에 관한 진단 및/또는 성능 정보를 제공할 수 있음)를 포함한다. 방법은 복수의 IC 각각을 테스트하기 위해 적어도 하나의 하드웨어 프로세서를 사용하는 단계를 포함한다. 이것은 : 복수의 센서 값을 수집하는 단계, 복수의 센서 값은 복수의 센서 값 (바람직하게는 각각의 센서로부터의 적어도 하나의 센서 값)으로부터의 센서 값을 포함하고; 수집된 복수의 센서 값을 분류 체계와 비교하여 테스트된 각각의 IC에 대한 분류를 획득하는 단계에 의해 바람직하게 영향을 받는다. 바람직하게는 테스트된 각각의 IC의 분류가 레코딩된다. 실시예들에서, 방법은 제조 프로세스를 사용하여 IC 디자인에 기초하여 웨이퍼를 제조하는 단계를 포함할 수 있다.
수집된 복수의 센서 값을 분류 체계와 비교하는 단계는 실시예에서 분류 체계를 결정하거나 식별하는 단계를 포함할 수 있다. 분류 체계는 옵션으로 하나 이상의 데이터 세트를 기반으로 한다. 예를 들어, 하나 이상의 데이터 세트는 : IC 디자인 및 제조 프로세스의 복수 IC 동작 시뮬레이션 (이 경우, 시뮬레이션은 제조 프로세스를 위한 적어도 하나의 완전한 IC 디자인 시뮬레이션, 적어도 하나의 부분 IC 디자인 시뮬레이션 및 적어도 하나의 디바이스 시뮬레이션 중 적어도 하나일 수 있다); 생산 전 테이프 아웃 테스트 동안 수집된 복수의 트레이닝 센서 값; 및 수집된 복수의 센서 값을 포함할 수 있다. 즉, 데이터 세트는 사전 Si 및/또는 사후 Si 데이터를 포함할 수 있다. 실시예에서, 분류 체계는 이상치 클래스를 포함할 수 있다. 분류는 각각의 다이의 분류를 결정하기 위한 계층적 데이터 구조를 포함할 수 있다.
비교하는 단계는 바람직하게는 함수 및 규칙 중 적어도 하나를 사용하여 복수의 센서 값으로부터 고 커버리지 측정치를 추정하는 단계를 포함한다. 함수 및/또는 규칙은 예를 들어, 센서 값의 트레이닝 세트 및 고 커버리지 측정의 트레이닝으로부터 결정될 수 있다.
테스트된 IC의 분류를 다양하게 사용할 수 있다. 예를 들어, 적어도 하나의 하드웨어 프로세서는 : 분류에 기초한 고유 식별로 테스트된 IC의 IC 패키지를 마킹; 및/또는 결함이 있는 IC를 폐기를 위해 사용될 수 있다. 접근 방식에서, 각각의 테스트된 IC로부터, 분류 및 복수의 센서 값에 기초하여 제조 프로세스의 파라미터 세트가 결정될 수 있다. 그런 다음, 제조 프로세스의 제 2 세트의 파라미터는 IC 디자인 및 각각의 IC에 대한 제조 프로세스의 파라미터 세트에 기초하여 선택될 수 있다. 제 2 웨이퍼의 제 2 제조는 제 2 세트의 파라미터를 사용하여 수행될 수 있다. 선택은 바람직하게는 수동 프로세스 및 자동 계산 중 적어도 하나에 의해 수행된다. 이러한 방식으로, IC 디자인, 특히 복수의 센서를 포함하는 IC 디자인에 따라 복수의 IC를 포함하는 웨이퍼가 제공된다.
일부 실시예에서, 분류 체계는 복수의 분류 값에 기초하여 식별될 수 있다. 분류 값은 : 사전 Si 또는 시뮬레이션된 센서 값; 사전 Si 디자인 시그니처; IC 디자인 (사전 Si 카탈로그 시뮬레이션 값) 및 사후 Si 측정 센서 값의 시뮬레이션으로부터 결정된 동작 파라미터 중 하나 이상을 기반으로 할 수 있다. 분류 값은 바람직하게 정규화된다. 분류 체계는 이하의 프로세스에 의해 구현될 수 있다. 처음에는 매트릭스 표현은 복수의 분류 값으로부터 수립되며, 매트릭스 표현의 각각의 행은 복수의 IC 중 하나에 대한 분류 값을 포함한다 (즉, 각각의 컬럼이 센서 값 또는 다른 데이터와 같은 특정, 다른 파라미터에 관련되고 각각의 행이 특정 IC에 관련되는 매트릭스, 그러나 이러한 매트릭스의 횡방향이 다른 구현에서 사용될 수 있음). 프로세스는 다음으로 계속될 수 있다 : 매트릭스 표현으로부터 공분산 매트릭스 및 공분산 매트릭스에 대한 특이 값 분해 (SVD)를 계산하는 단계; SVD를 사용하여 (후술되는 바와 같이 다양한 방식으로) 복수의 거리 값을 결정하는 단계. 각각의 거리 값은 복수의 IC 중 하나의 IC와 복수의 IC 중 다른 IC 사이의 각각의 거리를 나타내고 (예를 들어, 이러한 거리 값을 결정하기 위한 공지된 수학적 기술에 기초함); 및 복수의 거리 값들로부터, 적어도 하나의 제품군을 식별함으로써, 분류 체계를 정의하는 단계 (특히, 반경으로 특정된 임계 값에 대해 거리 값들을 비교하는 단계).
2 가지 특정 분류 접근 방식이 고려된다 : 직접 및 간접. 직접 방법에서, 각각의 IC는 센서 값을 기반으로 하는 벡터로 표시된다 (이는 사후 Si 데이터에 대해 수집된 센서 값 및/또는 사전 Si 데이터에 대해 시뮬레이션된 센서 값일 수 있음). 매트릭스는 센서 값 (매트릭스의 각각의 행이 단일 IC에 대한 벡터임)을 기반으로 정의되며, 이는 바람직하게는 정규화된다. 이 매트릭스의 공분산 매트릭스가 계산된다. SVD는 공분산 매트릭스에서 수행되고, 거리 매트릭스를 생성하는 데 SVD가 (즉, SVD의 주요 값(principal value)) 사용된다. 바람직하게, 거리 매트릭스는 평활화(smoothing) 파라미터 λ 및 상수 (정수) k (SVD의 처음 k 개의 주요 값만 사용됨)를 사용하여 결정된다. IC 간의 거리는 IC의 거리 매트릭스와 (정규화된) 벡터로부터 계산된다. IC는 서로의 거리 ("반경"내)를 기준으로 그룹화되어 제품군을 정의한다. 각각의 제품군은 대표 벡터(representative vector)로 식별될 수 있다. 사전 Si 및 사후 Si 데이터를 모두 사용하는 경우, 사후 Si 데이터를 사용하여 측정된 IC와 사전 Si 데이터를 사용하여 정의된 각각의 제품군에 대한 대표 벡터 간의 거리도 계산된다.
간접 분류 방법에서, 매트릭스는 : (정규화된) 시뮬레이션된 센서 값; IC 디자인 시뮬레이션으로부터 결정된 동작 파라미터 (카탈로그 값) 및 (정규화된) 디자인 시그니처 값 (매트릭스의 각각의 행은 단일 IC에 대한 벡터임) 중 하나 이상과 같은 사전 Si 데이터를 기반으로 정의된다. 매트릭스의 공분산 매트릭스가 계산된다. SVD는 공분산 매트릭스에 대해 형성된다. 사전 Si SVD 시그니처 세트는 SVD의 해당 주요 값이 미리 정의된 값 (d)보다 큰 SVD의 벡터 식별 및/또는 SVD의 해당 주요 값이 가장 큰 (최대) SVD의 벡터 식별에 의해 정의/표시된다. 복수의 거리 값은 사전 Si SVD 시그니처 세트 (특히, 사전 Si 데이터만 사용되는 경우)를 사용하여 결정될 수 있다. 예를 들어, 복수의 거리 값 중 적어도 일부가 계산될 수 있으며, 복수의 거리 값 중 적어도 일부의 각각은 사전 Si SVD 시그니처 중 하나와 사전 Si SVD 시그니처 중 다른 시그니처 사이의 거리를 기반으로 한다. 사후 Si 데이터를 사용하는 경우, 시뮬레이션된 센서 값과 사전 Si SVD 시그니처 세트로부터 복수의 추정기가 구성 (빌드)된다. 각각의 추정기는 입력 센서 값으로부터 추정된 SVD 시그니처를 생성하도록 구성된다. 각각의 IC (사후 Si에서) 및 MC (사전 Si에서)는 자체 SVD 시그니처 값으로 표시된다. 그런 다음, 복수의 추정기는 복수의 IC 각각에 대해 수집된 복수의 센서 값으로부터 개개의 사후 Si SVD 시그니처를 추정하는데 사용된다. 복수의 거리 값 중 적어도 일부가 계산되고, 복수의 거리 값 중 적어도 일부 각각은 사후 Si SVD 시그니처 중 하나와 사후 Si SVD 시그니처 중 다른 시그니처 사이의 거리에 기초한다. IC는 제품군을 정의하기 위해 서로의 거리 (“반경"내)를 기준으로 그룹화된다. 각각의 제품군은 대표 벡터 (시그니처로부터)로 식별될 수 있다. 사전 Si 및 사후 Si 데이터를 모두 사용하는 경우, 사후 Si 데이터를 사용하여 측정된 IC와 사전 Si 데이터를 사용하여 정의된 각각의 제품군에 대한 대표 벡터 간의 거리도 계산된다. 즉, 복수의 거리 값의 추가 거리 값이 계산되고, 각각의 추가 거리 값은 사전 Si SVD 시그니처 중 하나와 사후 Si SVD 시그니처 중 하나 사이의 거리를 기반으로 한다.
복수의 거리 값으로부터 하나 이상의 제품군의 식별은 전형적으로 : 제 1 제품군에 있는 복수의 IC 중 제 1 IC를 분류하여 제 1 제품군이 제 1 IC에 의해 정의되고 (즉, 분석된 제 1 IC는 이전에 정의된 제품군이 없으므로 항상 새로운 제품군을 정의할 수 있고, 제 1 IC는 제 1 제품군을 나타내다); 복수의 IC의 제 1 IC와 제 2 IC 사이의 거리를 나타내는 거리 값을 미리 결정된 임계 값과 비교하여 (예를 들어, 2개의 IC 간의 거리 값이 임계 값보다 더 크거나 더 작도록); 거리 값이 미리 결정된 임계 값보다 작으면 제 1 제품군에서 제 2 IC를 분류하고 (2 IC 사이의 거리가 작아서 그것들은 같은 제품군에 있는 것으로 간주됨); 및 거리 값이 미리 결정된 임계 값보다 큰 경우 제 2 제품군에서 제 2 IC를 분류하여 제 2 제품군이 제 2 IC에 의해 정의되도록 한다 (즉, 새로운 제품군이 정의되고 이 제품군이 제 2 IC에 의해 대표된다). 거리 값이 미리 결정된 임계 값과 동일한 경우는, 매우 드물게 구현할 수 있어서 제 2 IC에 대한 분류는 어려움없이 제 1 제품군 (제 1 IC 포함) 또는 새로운 제 2 제품군으로 정의될 수 있다.
이 접근법은 복수의 IC의 IC 각각에 대해 반복될 수 있다. 예를 들어, 복수의 거리 값으로부터 복수의 제품군을 식별하는 것은 복수의 IC의 서로 IC에 대한 절차를 더 포함할 수 있다. 이 절차는 다음과 같은 방식으로 진행된다. 처음에, 복수의 거리 값으로부터 거리 값 그룹이 식별된다. 거리 값 그룹의 각각의 거리 값은 개별 제품군을 정의하는 복수의 IC 중 각각의 IC와 다른 IC 간의 거리를 나타낸다 (즉, 거리 값 그룹은 분류되는 IC 인 다른 IC와 제품군을 나타내는 각각의 IC 간의 거리 값에만 관련될 수 있다). 그런 다음 거리 값 그룹의 각각의 거리 값은 미리 결정된 임계 값과 비교된다 (이것은 바람직하게는 제 1 및 제 2 IC에 사용되는 것과 동일한 미리 결정된 임계 값이고 바람직하게는 동일한 웨이퍼 상의 모든 IC에 대해 동일하다). 이 비교에서 많은 결과가 가능하다. 다른 IC (즉, 현재 분류중인 IC)와 특정 제품군을 정의하는 복수의 IC (즉, 제품군을나타내는 IC) 간의 거리를 나타내는 거리 값 그룹으로부터의 거리 값이 미리 결정된 임계 값보다 작은 경우, 다른 IC는 특정 제품군으로 분류된다 (예를 들어, 두 IC가 동일한 제품군으로 간주 됨). 이 조건은 전혀 충족된다면 한 제품군에 대해서만 충족되어야 한다. 거리 값 그룹의 모든 거리 값이 미리 결정된 임계 값보다 크면 (또는 구현에 따라 크거나 같음), 다른 IC는 새로운 제품군으로 분류되므로 새로운 제품군은 다른 IC에 의해 정의된다. 이 절차는 바람직하게는 복수의 IC 모두가 분류될 때까지 각각의 분류되지 않은 IC (다른 IC)에 대해 반복된다.
전술한 바와 같이, 복수의 분류 값은 : IC 디자인의 시뮬레이션으로부터 결정된 시뮬레이션된 센서 값 (사전 Si 데이터); 하나 이상의 디자인 시그니처; 생산 전 테이프 아웃 테스트 동안 수집된 복수의 트레이닝 센서 값; 및 임의의 수의 IC, 많은, 많은 로트(lot) 및/또는 웨이퍼 (사후 Si 데이터)를 포함할 수 있는 디바이스 묶음에 대한 측정된 센서 값 중 하나 이상에 기초할 수 있다. 예를 들어, 사후 Si 데이터만 사용되는 경우, 복수의 분류 값은 웨이퍼에 대해 수집된 센서 값을 기반으로 할 수 있다. 그러면, 복수의 분류 값에 기초한 분류 체계의 식별은 수집된 복수의 센서 값을 분류 체계와 비교하여 테스트된 각각의 IC에 대한 분류를 획득하는 단계의 적어도 일부일 수 있다. 대안으로, 사전 Si 데이터에 대해 식별 절차를 먼저 따를 수 있고 (예를 들어, 복수의 분류 값이 IC 디자인의 시뮬레이션으로부터 결정된 시뮬레이션된 센서 값을 기반으로 함), 결과적으로 제품군이 식별된다. 그러면, 수집된 복수의 센서 값을 분류 체계와 비교하는 단계 이전에 복수의 분류 값을 기반으로 분류 체계를 식별하는 단계가 수행되어 테스트된 각각의 IC에 대한 분류를 획득할 수 있다 (특히, 본 명세서에 설명된 바와 같이, 특히 거리 매트릭스 및/또는 거리 함수에 기초한 사후 Si 데이터 사용). 수집된 복수의 센서 값을 분류 체계와 비교하는 것은 다음과 같이 추가 절차 (상기에서 논의된 직접 접근 방식)를 따라 구현될 수 있다. 수집된 데이터 매트릭스 표현은 수집된 복수의 센서 값으로부터 수립될 수 있다. 매트릭스 표현의 각각의 행은 복수의 IC 중 하나에 대해 수집된 센서 값을 포함한다 (수집된 데이터 매트릭스 표현이 상기에서 논의된 매트릭스 표현과 동일한 포맷을 갖도록). 수집된 데이터 매트릭스 표현으로부터, 수집된 복수의 데이터 거리 값이 결정될 수 있다. 각각의 거리 값은 복수의 IC 중 하나의 IC와 복수의 IC 중 다른 IC 사이의 개별 거리를 나타내며, 복수의 IC는 바람직하게는 시뮬레이션된 IC (식별 단계에서 나온)와 실제 IC (수집된 데이터에서 나온)를 모두 포함하며, 별도의 IC로 간주된다 (시뮬레이션된 IC는 일반적으로 실제 IC의 시뮬레이션일 것 이지만). 따라서, 복수의 사후 Si IC 및/또는 복수의 사전 Si IC 사이의 거리는 사전 Si 데이터에 기초하여 계산된 거리 함수/매트릭스에 의해 계산된다. 복수의 거리 값으로부터, 각각의 IC는 분류 체계에 따라 분류될 수 있다. 이 분류는 바람직하게는 상기에서 논의된 절차를 따릅니다 (이전 두 단락에서).
이들 접근법 중 임의의 것에서, 매트릭스 표현은 예를 들어, 매트릭스 표현으로부터 공분산 매트릭스를 계산하기 전에 정규화될 수 있다 (즉, 공분산 매트릭스는 정규화된 매트릭스 표현으로부터 계산됨). 이에 의해 정규화 계수가 정의될 수 있다. 사전 Si 및 사후 Si데이터가 모두 사용되는 경우, 수집된 데이터 매트릭스 표현은 정의된 정규화 계수 (즉, 사전 Si 데이터에서)를 사용하여 정규화될 수 있다.
본 출원에 개시된 바와 같이 제품군의 분류가 다른 물리적 Si 파라미터 및 온도에 대해 불변함을 보여주는 실험 데이터가 이제 제공된다. 이제 도 11을 참조하면, 제품군으로 분류된 웨이퍼 상에 형성된 디바이스에 대한 예시적인 IDDQ 측정 분포가 도시되어 있다. IC는 사후 Si 에이전트의 데이터를 기반으로 제품군으로 프로파일링/분류되었다. 제품군 2가 도면에서 강조 표시된다. 각각의 IC의 측정된 IDDQ (Ioff 전류 또는 누설 전류)도 플롯에 표시되어 웨이퍼 내의 IDDQ 분포를 보여준다. 프로파일링 프로세스의 결과는 서로 다른 Si 유형에 따라 서로 다른 제품군이 생성되었고, 각각의 제품군의 IDDQ 범위는 전체 웨이퍼의 IDDQ 분포 범위 (전체 Si 범위)에서 더 좁아졌다. 이는 IC가 물리적 Si 파라미터를 기반으로 프로파일링 되었음을 입증한다.
이제 도 12를 참조하면, 제품군으로 분류된 도 11의 웨이퍼 상에 형성된 디바이스에 대한 예시적인 사이클 시간 측정 분포가 도시되어 있다. IC는 사후 Si 에이전트의 데이터를 기반으로 제품군으로 프로파일링/분류되었다. 제품군 2가 강조 표시된다. 각각의 IC의 측정된 사이클 시간도 플롯에 표시되어 웨이퍼 내의 사이클 시간 분포를 보여준다. 프로파일링 프로세스의 결과는 서로 다른 Si 유형에 따라 서로 다른 제품군이 생성되었으며, 각각의 제품군의 사이클 시간 범위가 전체 웨이퍼의 사이클 시간 분포 범위 (전체 Si 범위)보다 좁다는 것이다. 이는 IC가 물리적 Si 파라미터를 기반으로 프로파일링 되었음을 입증한다.
이제 도 13을 참조하면, 도 11의 웨이퍼 상에 형성된 IC에 대해, 각각의 IC와 관련된 제품군에 대한 IDDQ 측정 및 평균값 사이의 차이의 히스토그램이 도시된다. 이것은 제품군 내에서 감소된 IDDQ 범위를 예시한다. 히스토그램은 평균에 대한 분포를 보여준다 : 각각의 IC에 대해, 값은 σ(IDDQ) 측면에서 IC 측정 IDDQ와 제품군 IDDQ 센터 간의 차이이다. 이 히스토그램은 IDDQ 측정과 관련하여 IC와 제품군 센터 간의 전형적인 거리를 보여준다. 전형적인 거리는 온도 변화에 영향을 받지 않는 것으로 관측되었다. 따라서, 생성된 제품군은 온도에 불변하며 이는 IC가 물리적 Si 파라미터를 기반으로 프로파일링 되었음을 증명한다.
이제 도 14를 참조하면, 이상치 IC의 식별을 예시하는 도 11에 도시된 데이터가 표시된다. 이상치 IC는 HCM (High-Coverage Measurement)에 대한 제품군 상관 관계의 개념을 구현하여 식별되었다. 이 경우, HCM는 IDDQ이다. 이상치는 IC_x로, 제품군 번호 9에 속하는 IC 중 하나이다. IC_x는 전체 Si 샘플에 대해 IDDQ 테스트를 통과했다, 즉, IC_x 측정된 IDDQ 값은 전체 Si 샘플 IDDQ 분포 범위 내에 있다. IC_x는 또한 웨이퍼-A의 IDDQ 분포에 대한 IDDQ 테스트를 통과했다 즉, IDDQ 측정은 자체 웨이퍼의 IDDQ 분포 내에 있다. IC_x는 제품군 번호 9의 측정된 IDDQ 분포와 관련하여 이상치로 식별되었다. 도 13에서 프로파일링 알고리즘에 의해 생성된 제품군 IDDQ의 평균 시그마 값이 약 0.15인 것으로 관측될 수 있다. 제품군 9 (자체 제품군)의 중심으로부터 IC_x 의 거리는 1.55 시그마이다. 시그마 수로 볼 때 거리는 10 (1.55/0.15) 정도이다. 이를 기반으로 (제품군 내 평균 거리의 적어도 미리 정해진 배수인 거리를 가짐), 이상치로 검출되었다.
IC를 제품군으로 분류하기 위한 측정은 3 가지 다른 온도에서 수행되었다 : 저온 (-5C); 중간 온도 (25C); 및 고온 (85C). 생성된 제품군은 온도에 변하지 않는 것으로 밝혀졌다. 이는 IC가 물리적 Si 파라미터를 기반으로 프로파일링되었음을 입증한다.
본 출원 전반에 걸쳐, 본 발명의 다양한 실시예는 범위 형식으로 제시될 수 있다. 범위 형식의 설명은 단지 편의성과 간결성을 위한 것이며 본 발명의 범위에 대한 융통성없는 제한으로 해석되어서는 안 된다는 것을 이해해야 한다. 따라서, 범위에 대한 설명은 가능한 모든 서브 범위와 해당 범위 내의 개별 수치 값을 구체적으로 개시한 것으로 간주되어야 한다. 예를 들어, 1에서 6까지의 범위에 대한 설명은 1에서 3, 1에서 4, 1에서 5, 2에서 4, 2에서 6, 3에서 6 등과 같은 서브 범위와 해당 범위 내의 개별 숫자 예를 들어, 1, 2, 3, 4, 5 및 6를 구체적으로 개시한 것으로 간주되어야 한다. 이는 범위의 폭에 관계없이 적용된다.
수치 범위가 본 출원에 표시될 때마다, 표시된 범위 내에서 임의의 인용된 숫자 (분수 또는 적분)를 포함하는 것을 의미한다. "범위/사이의 범위"라는 어구는 첫 번째는 숫자를 나타내고 두 번째는 숫자를 나타내며, 첫번째 숫자 "범위/로부터 범위" 두번째 숫자 "까지"는 상호 교환적으로 사용되며 첫 번째 및 두 번째 표시된 숫자 그리고 그 사이의 모든 분수와 정수를 포함하는 것을 의미한다.
본 출원의 설명 및 청구 범위에서, "포함하다", "포함하다” 및 "갖다"라는 단어 각각 및 그 형태는 단어가 관련될 수 있는 목록의 구성원으로 반드시 한정되지는 않는다. 또한, 본 출원과 참조로 포함된 문서 사이에 불일치가 있는 경우, 본 출원이 제어하도록 의도된다.
본 출원에서 참조를 명확히 하기 위해, 일반 명사, 고유 명사, 명명된 명사 등으로 명사를 사용하는 것은 본 발명의 실시예가 단일 실시예로 한정된다는 것을 의미하지 않는다는 점에 유의하고, 개시된 컴포넌트의 많은 구성은 본 발명의 일부 실시예를 설명하기 위해 사용될 수 있는 반면, 다른 구성은 상이한 구성의 이들 실시예로부터 도출될 수 있다.
명확성을 위해, 본 출원에서 설명된 구현의 모든 일상적인 특징이 표시 및 설명되지는 않는다. 물론 임의의 이러한 실제 구현을 개발할 때 애플리케이션 및 비즈니스 관련 제약 조건 준수와 같은 개발자의 특정 목표를 달성하기 위해 수많은 구현 별 결정을 내려야 하며, 구체적인 목표는 구현마다, 개발자마다 다를 것임이 인식되어야 한다. 더욱이, 그러한 개발 노력은 복잡하고 시간 소모적 일 수 있지만 그럼에도 불구하고 본 개시의 장점을 갖는 당업자에게는 일상적인 엔지니어링 작업이라는 것을 이해할 것이다.
본 개시 내용의 교시에 기초하여, 당업자는 본 발명을 용이하게 실시할 수 있을 것으로 예상된다. 본 출원에 제공된 다양한 실시예의 설명은 당업자가 본 발명을 실시할 수 있도록 본 발명에 대한 충분한 통찰 및 세부 사항을 제공하는 것으로 믿어진다. 더욱이, 상기에서 설명된 본 발명의 다양한 특징 및 실시예는 단독으로 뿐만 아니라 다양한 조합으로 사용되는 것으로 구체적으로 고려된다.
종래 및/또는 현대적인 회로 디자인 및 레이아웃 도구가 본 발명을 구현하는데 사용될 수 있다. 본 출원에 설명된 특정 실시예, 특히 다양한 층의 다양한 두께 및 조성은 예시적인 실시예를 예시하며, 본 발명을 이러한 특정 구현 선택으로 한정하는 것으로 간주되어서는 안 된다. 따라서, 단일 인스턴스로서 본 출원에서 설명된 컴포넌트에 대해 복수의 인스턴스가 제공될 수 있다.
회로 및 물리적 구조가 일반적으로 추정되지만, 현대 반도체 디자인 및 제조에서 물리적 구조 및 회로는 결과적으로 제조된 반도체 집적 회로 뿐만 아니라 후속 디자인, 테스트 또는 제조 단계에서 사용하기에 적합한 컴퓨터 판독 가능 설명 형식으로 구현될 수 있다는 것이 인식될 것이다. 따라서, 기존의 회로 또는 구조에 대한 청구는 특정 언어와 일치할 수 있고, 해당 회로 및/또는 구조의 제작, 테스트 또는 디자인 개선을 허용하기 위해 매체에 구현되거나 적합한 판독기 시설과 결합되어 있는지 여부에 기초하여 컴퓨터 판독 가능한 인코딩 및 동일한 표현에 기초하여 판독할 수 있다. 예시적인 구성에서 이산 컴포넌트로 제시된 구조 및 기능은 결합된 구조 또는 컴포넌트로 구현될 수 있다. 본 발명은 본 출원에 설명되고 첨부된 청구 범위에 정의된 회로, 회로 시스템, 관련 방법, 및 이러한 회로, 시스템 및 방법 전부의 컴퓨터 판독 가능 매체 인코딩을 포함하는 것으로 고려된다. 본 출원에서 사용되는, 컴퓨터 판독 가능 매체는 적어도 디스크, 테이프 또는 기타 자기, 광학, 반도체 (예를 들어, 플래시 메모리 카드, ROM) 또는 전자 매체 및 네트워크, 유선, 무선 또는 기타 통신 매체를 포함한다.
전술한 상세한 설명은 본 발명의 가능한 많은 구현들 중 단지 몇 가지 만을 설명했다. 이러한 이유로, 이 상세한 설명은 제한이 아닌 설명을 위한 것이다. 본 출원에 개시된 실시예의 변형 및 수정은 본 발명의 범위 및 사상을 벗어나지 않고 본 출원에 설명된 설명에 기초하여 이루어질 수 있다. 본 발명의 범위를 정의하기 위한 것은 모든 등가물을 포함하는 다음의 청구 범위일 뿐이다. 비록 바람직한 실시예들이 예시의 주파수에서 동작하는 PLL의 맥락에서 설명하지만, 본 발명의 내용은 회로 소자가, 예컨대 인덕터로서, 전자파 차폐로부터 이로울 수 있는 회로부의 다른 형태와 함께 사용하기 위해 바람직한 것으로 여겨진다. 또한, 본 출원에서 설명된 기술은 다른 유형의 회로 애플리케이션에도 적용될 수 있다. 따라서, 다른 변형, 수정, 추가 및 개선은 이하의 청구 범위에 정의된 본 발명의 범위 내에 속할 수 있다.
본 발명의 실시예는 집적 회로에 기초하여 집적 회로 및/또는 제품을 제조, 생산 및/또는 조립하는데 사용될 수 있다.
본 발명은 시스템, 방법 및/또는 컴퓨터 프로그램 제품 일 수 있다. 컴퓨터 프로그램 제품은 프로세서가 본 발명의 양태를 수행하게 하기 위한 컴퓨터 판독 가능 프로그램 명령을 갖는 컴퓨터 판독 가능 저장 매체 (또는 미디어)를 포함할 수 있다.
컴퓨터 판독 가능 저장 매체는 명령 실행 디바이스에 의해 사용하기 위한 명령을 보유하고 저장할 수 있는 유형의 디바이스일 수 있다. 컴퓨터 판독 가능 저장 매체는 예를 들어, 전자 저장 디바이스, 자기 저장 디바이스, 광학 저장 디바이스, 전자기 저장 디바이스, 반도체 저장 디바이스, 또는 이들의 임의의 적절한 조합일 수 있지만 이에 한정되지는 않는다. 컴퓨터 판독 가능 저장 매체의 더 구체적인 예의 전체 목록은 다음을 포함한다 : 휴대용 컴퓨터 디스켓, 하드 디스크, RAM (Random Access Memory), ROM (Read-Only Memory), 지울 수 있는 프로그래밍 가능 판독 전용 메모리 (EPROM 또는 플래시 메모리), 정적 랜덤 액세스 메모리 (SRAM), 휴대용 컴팩트 디스크 판독 전용 메모리 (CD-ROM), 디지털 다용도 디스크 (DVD), 메모리 스틱, 플로피 디스크, 기록된 명령을 갖는 기계적으로 인코딩된 디바이스 및 전술한 임의의 적절한 조합. 본 출원에 사용된 컴퓨터 판독 가능 저장 매체는 그 자체로 일시적인 신호 예컨대, 전파 또는 기타 자유롭게 전파되는 전자기파, 도파관 또는 기타 전송 매체 (예를 들어, 광섬유 케이블을 통과하는 광 펄스)를 통해 전파되는 전자기파, 또는 와이어를 통해 전송되는 전기 신호로 해석되어서는 안 된다. 오히려, 컴퓨터 판독 가능 저장 매체는 비 일시적 (즉, 비 휘발성) 매체이다.
본 출원에서 설명된 컴퓨터 판독 가능 프로그램 명령은 컴퓨터 판독 가능 저장 매체로부터 각각의 컴퓨팅/처리 디바이스로 또는 네트워크, 예를 들어 인터넷, 근거리 통신망, 광역 통신망 및/또는 무선 네트워크를 통해 외부 컴퓨터 또는 외부 저장 디바이스로 다운로드 될 수 있다. 네트워크는 구리 전송 케이블, 광 전송 섬유, 무선 전송, 라우터, 방화벽, 스위치, 게이트웨이 컴퓨터 및/또는 에지 서버를 포함할 수 있다. 각각의 컴퓨팅/처리 디바이스의 네트워크 어댑터 카드 또는 네트워크 인터페이스는 네트워크로부터 컴퓨터 판독 가능 프로그램 명령을 수신하고 각각의 컴퓨팅/처리 디바이스 내의 컴퓨터 판독 가능 저장 매체에 저장하기 위해 컴퓨터 판독 가능 프로그램 명령을 포워딩한다.
본 발명의 동작을 수행하기 위한 컴퓨터 판독 가능 프로그램 명령은 어셈블러 명령어, ISA (명령 집합 아키텍처) 명령, 기계 명령, 기계 종속 명령, 마이크로코드, 펌웨어 명령, 상태 설정 데이터 또는 Java, Smalltalk, C ++ 등과 같은 객체 지향 프로그래밍 언어와 "C"프로그래밍 언어 또는 유사한 프로그래밍 언어와 같은 기존의 절차적 프로그래밍 언어를 포함하여 하나 이상의 프로그래밍 언어의 임의의 조합으로 기록된 소스 코드 또는 객체 코드일 수 있다. 컴퓨터 판독 가능 프로그램 명령은 전적으로 사용자의 컴퓨터에서, 부분적으로는 사용자의 컴퓨터에서, 독립형 소프트웨어 패키지로, 부분적으로는 사용자의 컴퓨터에서, 부분적으로는 원격 컴퓨터에서 또는 전체적으로 원격 컴퓨터 또는 서버에서 실행될 수 있다. 후자의 시나리오에서 원격 컴퓨터는 LAN (Local Area Network) 또는 WAN (Wide Area Network)을 포함한 임의 유형의 네트워크를 통해 사용자의 컴퓨터에 연결되거나 외부 컴퓨터에 연결할 수 있다 (예를 들어, 인터넷을 사용하여 인터넷 서비스 제공 업체를 통해). 일부 실시예에서, 예를 들어, 프로그램 가능 로직 회로, FPGA (field-programmable gate arrays) 또는 PLA (programmable logic arrays)를 포함하는 전자 회로부는 본 발명의 양태를 수행하기 위한 전자 회로부를 개인화하기 위해 컴퓨터 판독 가능 프로그램 명령의 상태 정보를 이용함으로써 컴퓨터 판독 가능 프로그램 명령을 실행할 수 있다.
본 발명의 양태는 본 발명의 실시예에 따른 방법, 장치 (시스템) 및 컴퓨터 프로그램 제품의 흐름도 예시 및/또는 블록도를 참조하여 본 출원에서 설명된다. 흐름도 예시 및/또는 블록도의 각각의 블록, 및 흐름도 예시 및/또는 블록도의 블록 조합은 컴퓨터 판독 가능 프로그램 명령에 의해 구현될 수 있음을 이해할 수 있을 것이다.
이러한 컴퓨터 판독 가능 프로그램 명령은 범용 컴퓨터, 특수 목적 컴퓨터 또는 기타 프로그래밍 가능한 데이터 처리 디바이스의 프로세서에 제공되어 컴퓨터 또는 다른 프로그램 가능한 데이터 처리 장치의 프로세서를 통해 실행되는 명령은 흐름도 및/또는 블록도 블록 또는 블록에 지정된 기능/동작을 구현하기위한 수단을 생성하는 기계를 생산하도록 할 수 있다. 이러한 컴퓨터 판독 가능 프로그램 명령은 또한 컴퓨터, 프로그램 가능 데이터 처리 디바이스 및/또는 기타 디바이스가 특정 방식으로 기능하도록 지시할 수 있는 컴퓨터 판독 가능 저장 매체에 저장될 수 있어서 그 안에 저장된 명령을 갖는 컴퓨터 판독 가능 저장 매체는 흐름도 및/또는 블록도 블록 또는 블록들에 지정된 기능/동작의 측면을 구현하는 명령을 포함하는 제조 물품을 포함한다.
컴퓨터 판독 가능 프로그램 명령은 또한 컴퓨터, 기타 프로그래밍 가능 데이터 처리 장치 또는 기타 디바이스에 로딩되어 일련의 동작 단계가 컴퓨터, 기타 프로그래밍 가능 장치 또는 기타 디바이스에서 수행되어 컴퓨터 구현 프로세스를 생성하도록 하여 컴퓨터, 다른 프로그램 가능한 장치 또는 기타 디바이스에서 실행되는 명령이 흐름도 및/또는 블록도 블록 또는 블록들에 지정된 기능/동작을 구현한다.
도면의 흐름도 및 블록도는 본 발명의 다양한 실시예에 따른 시스템, 방법 및 컴퓨터 프로그램 제품의 가능한 구현의 아키텍처, 기능 및 동작을 예시한다. 이와 관련하여, 흐름도 또는 블록도의 각각의 블록은 모듈, 세그먼트 또는 명령의 일부를 나타낼 수 있으며, 이는 지정된 로직 기능 (들)을 구현하기 위한 하나 이상의 실행 가능한 명령을 포함한다. 일부 대안 구현에서, 블록에 지칭된 기능은 도면에 지칭된 순서와 다르게 발생할 수 있다. 예를 들어, 연속된 2 개의 블록은 실제로는 실질적으로 동시에 실행될 수 있으며, 또는 관련된 기능에 따라 블록이 역순으로 실행될 수도 있다. 또한, 블록도 및/또는 흐름도 예시의 각각의 블록과 블록도 및/또는 흐름도 예시의 블록 조합은 지정된 기능 또는 동작을 수행하는 특수 목적 하드웨어 기반 시스템에 의해 구현될 수 있거나 도는 특수 목적 하드웨어 및 컴퓨터 명령의 조합을 수행할 수 있다.
본 발명의 다양한 실시예에 대한 설명은 예시의 목적으로 제시되었지만, 개시된 실시예에 한정되거나 배타적인 것으로 의도되지 않는다. 설명된 실시예의 범위 및 사상을 벗어나지 않고 많은 수정 및 변경이 당업자에게 명백할 것이다. 본 출원에서 사용된 용어는 실시예의 원리, 실제 애플리케이션, 또는 시장에서 발견되는 기술에 대한 기술적 개선을 가장 잘 설명하거나 당업자가 본 출원에 개시된 실시예를 이해할 수 있도록 선택되었다.
Claims (33)
- IC 분류 및/또는 이상치(outlier) 검출을 위한 컴퓨터화된 방법에 있어서,
IC 디자인에 따른 복수의 IC를 포함하는 웨이퍼를 제공하는 단계로서, 상기 IC 디자인은 복수의 센서를 포함하는, 상기 제공하는 단계; 및
상기 복수의 IC 각각을 테스트하기 위해 적어도 하나의 하드웨어 프로세서를 사용하는 단계로서,
복수의 센서 값을 수집하는 단계로서, 상기 복수의 센서 값은 상기 복수의 센서 각각으로부터의 센서 값을 포함하는, 상기 수집하는 단계;
상기 수집된 복수의 센서 값을 분류 체계(classification scheme)와 비교하여 테스트된 각각의 IC에 대한 분류를 획득하는 단계; 및
테스트된 각각의 IC의 분류를 레코딩하는 단계(recording)에 의한, 상기 적어도 하나의 프로세서를 사용하는 단계를 포함하는, 방법. - 제 1 항에 있어서, 상기 제공하는 단계는 제조 프로세스를 사용하여 상기 IC 디자인에 기초하여 상기 웨이퍼를 제조하는 단계를 포함하는, 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 분류 체계는:
상기 IC 디자인 및 상기 제조 프로세스의 복수 IC 동작 시뮬레이션, 상기 시뮬레이션은 적어도 하나의 완전한 IC 디자인 시뮬레이션, 적어도 하나의 부분 IC 디자인 시뮬레이션 및 제조 프로세스에 대한 적어도 하나의 디바이스 시뮬레이션 중 적어도 하나이고;
생산 전 테이프 아웃(tape-out) 테스트 동안 수집된 복수의 트레이닝 센서 값; 및
수집된 복수의 센서 값 중 하나 이상에 기초하는, 방법. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 분류 체계는 이상치 클래스(outlier class)를 포함하는, 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 비교하는 단계는 고 커버리지 측정 트레이닝 및 센서 값의 트레이닝 세트로부터 결정된 함수 및 규칙 중 적어도 하나를 사용하여 상기 복수의 센서 값으로부터 고 커버리지 측정치를 추정하는 단계를 포함하는, 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 분류에 기초한 고유 식별로 상기 테스트된 IC의 IC 패키지를 마킹(marking)하기 위해 및/또는 결함이 있는 IC를 폐기하기 위해 적어도 하나의 하드웨어 프로세서를 사용하기 위해 상기 적어도 하나의 하드웨어 프로세서를 사용하는 단계를 더 포함하는, 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
(i) 각각의 테스트된 IC로부터, 상기 분류 및 상기 복수의 센서 값에 기초하여 상기 제조 프로세스의 파라미터 세트를 결정하는 단계;
(ii) 상기 IC 디자인 및 각각의 IC에 대한 제조 프로세스의 파라미터 세트에 기초하여 상기 제조 프로세스의 제 2 세트의 파라미터를 선택하는 단계; 및
(iii) 제 2 세트의 파라미터를 사용하여 제 2 웨이퍼의 제 2 제조하는 단계를 더 포함하되, 상기 선택하는 단계는 수동 프로세스 및 자동 계산 중 적어도 하나에 의해 수행되며, 웨이퍼를 제공하는 단계는 IC 디자인에 따른 복수의 IC를 포함하고, IC 디자인은 복수의 센서를 포함하는, 방법. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 분류는 각각의 다이의 분류를 결정하기 위한 계층적 데이터 구조를 포함하는, 방법.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
복수의 분류 값으로부터 매트릭스 표현(matrix representation)을 수립하는 단계(establishing)로서, 상기 매트릭스 표현의 각각의 행(row)은 복수의 IC 중 하나에 대한 분류 값을 포함하는, 상기 수립하는 단계;
상기 매트릭스 표현으로부터 공분산 매트릭스(covariance matrix)를 계산하고 상기 공분산 매트릭스에 대한 특이 값 분해 (SVD : singular value decomposition)를 계산하는 단계;
상기 SVD를 사용하여, 복수의 거리 값을 결정하는 단계로서, 각각의 거리 값은 상기 복수의 IC 중 하나의 IC와 상기 복수의 IC 중 다른 IC 사이의 개개의 거리를 나타내는, 상기 결정하는 단계; 및
상기 복수의 거리 값으로부터 적어도 하나의 제품군(family)를 식별하여 상기 분류 체계를 정의하는 단계에 의해,
복수의 분류 값을 기반으로 상기 분류 체계를 식별하는 단계를 더 포함하는, 방법. - 제 9 항에 있어서, 상기 복수의 거리 값으로부터 적어도 하나의 제품군을 식별하는 단계는 :
복수의 IC 중 제 1 IC를 제 1 제품군으로 분류하는 단계로서, 상기 제 1 제품군은 상기 제 1 IC에 의해 정의되는, 상기 제 1 제품군으로 분류하는 단계;
상기 복수의 IC 중 제 1 IC와 제 2 IC 사이의 거리를 나타내는 복수의 거리 값으로부터의 거리 값을 미리 결정된 임계 값과 비교하는 단계;
상기 거리 값이 미리 결정된 임계 값 미만인 경우, 상기 제 2 IC를 상기 제 1 제품군에 분류하는 단계; 및
상기 거리 값이 미리 결정된 임계 값보다 큰 경우, 상기 제 2 IC를 제 2 제품군에 분류하는 단계로서, 상기 제 2 제품군이 상기 제 2 IC에 의해 정의되는, 상기 제 2 제품군에 분류하는 단계를 포함하는, 방법. - 제 10 항에 있어서, 상기 복수의 거리 값으로부터, 상기 복수의 제품군을 식별하는 단계는, 상기 복수의 IC의 각각의 다른 IC에 대해 :
복수의 거리 값들로부터 거리 값들의 그룹을 식별하는 단계로서, 거리 값들의 그룹 내의 각각의 거리 값은 개별 제품군을 정의하는 복수의 IC의 개개의 IC와 다른 IC 사이의 거리를 나타내는, 상기 식별하는 단계;
거리 값 그룹으로부터의 각각의 거리 값을 미리 결정된 임계 값과 비교하는 단계;
특정 제품군을 정의하는 복수의 IC 중 개개의 다른 IC와 특정 IC 사이의 거리를 나타내는 거리 값 그룹으로부터의 거리 값이 미리 결정된 임계 값 미만인 경우, 다른 IC를 특정 제품군에 분류하는 단계; 및
거리 값 그룹의 모든 거리 값이 미리 결정된 임계 값보다 큰 경우, 상기 다른 IC를 새로운 제품군에 분류하는 단계로서, 상기 새로운 제품군이 상기 다른 IC에 의해 정의되는, 상기 새로운 제품군에 분류하는 단계를 더 포함하는, 방법. - 제 9 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 매트릭스 표현으로부터 공분산 매트릭스를 계산하는 단계는 상기 공분산 매트릭스를 계산하기 전에 상기 매트릭스 표현을 정규화하는 단계(normalizing)를 포함하는, 방법.
- 제 9 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 복수의 분류 값은 상기 IC 디자인의 시뮬레이션으로부터 결정된 시뮬레이션된 값; 생산 전 테이프 아웃 테스트 동안 수집된 복수의 트레이닝 센서 값; 및 측정된 센서 값 중 하나 이상에 기반되는, 방법.
- 제 9 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 복수의 분류 값에 기초하여 상기 분류 체계를 식별하는 단계는 수집된 복수의 센서 값을 분류 체계와 비교하여 테스트된 각각의 IC에 대한 분류를 획득하는 단계의 적어도 일부인, 방법.
- 제 9 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 복수의 분류 값은 상기 IC 디자인의 시뮬레이션으로부터 결정된 시뮬레이션된 센서 값을 기반으로 하며, 상기 복수의 분류 센서 값에 기초하여 상기 분류 체계를 식별하는 단계는 수집된 복수의 센서 값을 분류 체계와 비교하여 각각의 테스트된 IC에 대한 분류를 획득하는 단계 전에 발생하고, 상기 수집된 복수의 센서 값을 분류 체계에 비교하는 단계는 :
복수의 수집된 센서 값으로부터 수집된 데이터 매트릭스 표현을 수립하는 단계로서, 상기 매트릭스 표현의 각각의 행은 복수의 IC 중 하나에 대해 수집된 센서 값을 포함하는, 상기 수립하는 단계;
상기 수집된 데이터 매트릭스 표현을 사용하여, 복수의 수집된 데이터 거리 값을 결정하는 단계로서, 각각의 거리 값은 상기 복수의 IC 중 하나의 IC와 상기 복수의 IC 중 다른 IC 사이의 각각의 거리를 나타내는, 상기 결정하는 단계; 및
상기 복수의 거리 값으로부터 상기 분류 체계에 따라 각각의 IC를 분류하는 단계를 포함하는, 방법. - 제 15 항에 있어서, 상기 매트릭스 표현으로부터 공분산 매트릭스를 계산하는 단계는 정규화 계수를 정의하기 위해 공분산 매트릭스를 계산하기 전에 매트릭스 표현을 정규화하는 단계를 포함하고, 수집된 데이터 공분산 매트릭스를 수립하는 단계는 상기 정의된 정규화 계수를 사용하여 상기 매트릭스 표현을 정규화하는 단계를 포함하는, 방법.
- 제 9 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 매트릭스 표현은 : 상기 IC 디자인의 시뮬레이션으로부터 결정된 시뮬레이션된 센서 값; 상기 IC 디자인의 시뮬레이션으로부터 결정된 동작 파라미터; 및 디자인 시그니처(signature) 값 중 하나 이상으로부터 수립되는, 방법.
- 제 9 항 내지 제 17 항 중 어느 한 항에 있어서, 상기 매트릭스 표현은 사전 Si(Pre-Si) 데이터로부터 수립되고, 상기 SVD를 사용하여 복수의 거리 값을 결정하는 단계는 :
상기 SVD의 대응하는 주요 값(principle vlaue)이 미리 정의된 값보다 큰 SVD의 벡터 및/또는 SVD의 대응하는 주요 값이 가장 큰 SVD의 미리 정의된 수의 벡터를 식별함으로써 사전 Si SVD 시그니처 세트를 정의하는 단계; 및
상기 사전 Si SVD 시그니처 세트를 사용하여 상기 복수의 거리 값을 결정하는 단계를 포함하는, 방법. - 제 18 항에 있어서, 상기 사전 Si SVD 시그니처를 사용하여 상기 복수의 거리 값을 결정하는 단계는 상기 복수의 거리 값 중 적어도 일부를 계산하는 단계를 포함하되, 상기 복수의 거리 값 중 적어도 일부의 각각은 상기 사전 Si SVD 시그니처 중 하나의 시그니처와 상기 사전 Si SVD 시그니처 중 다른 시그니처 사이의 거리에 기초하는, 방법.
- 제 18 항 또는 제 19 항에 있어서, 상기 사전 Si SVD 시그니처 세트를 사용하여 상기 복수의 거리 값을 결정하는 단계는 :
상기 시뮬레이션된 센서 값 및 상기 사전 Si SVD 시그니처 세트로부터 복수의 추정기(estimator)를 구성하는 단계로서, 각각의 추정기는 입력 센서 값으로부터 추정된 SVD 시그니처를 생성하는, 상기 구성하는 단계;
상기 복수의 IC 각각에 대해, 상기 복수의 센서 값으로부터 개개의 사후 Si(Post-Si) SVD 시그니처를 복수의 추정기로부터 추정하는 단계; 및
상기 복수의 거리 값 중 적어도 일부를 계산하는 단계를 포함하되, 상기 복수의 거리 값 중 적어도 일부의 각각은 상기 사후 Si SVD 시그니처 중 하나의 시그니처와 상기 사후 Si SVD 시그니처 중 다른 시그니처 사이의 거리에 기초하는, 방법. - 제 16 항에 있어서, 상기 사전 Si SVD 시그니처 세트를 사용하여 상기 복수의 거리 값을 결정하는 단계는 상기 복수의 거리 값의 추가 거리 값을 계산하는 단계를 더 포함하고, 각각의 상기 추가 거리 값은 상기 사전 Si SVD 시그니처 중 하나와 상기 사후 Si SVD 시그니처 중 하나 사이의 거리에 기초하는, 방법.
- 반도체 집적 회로 (IC) 분류를 위한 컴퓨터화된(computerized) 방법에 있어서,
적어도 하나의 하드웨어 프로세서를 사용하는 단계로서,
제조 프로세스를 설명하는 데이터 및 IC 디자인을 수신하는 단계;
복수의 시뮬레이션된 IC 동작 값 및 복수의 시뮬레이션된 디바이스 동작 값을 생성하기 위해 상기 IC 디자인 및 제조 프로세스에 기초하여 복수의 IC 전자 동작을 시뮬레이션하는 단계;
센서 배치를 위한 동작 값의 서브 세트를 결정하기 위해 상기 복수의 시뮬레이션된 IC 동작 값 및 상기 복수의 시뮬레이션된 디바이스 동작 값을 인수 분해하는 단계(factorizing);
센서 배치 세트를 생성하는 동작 값의 서브 세트 중 적어도 일부를 선택하는 단계로서, 선택된 서브 세트 각각에 대해, 특정 전자 동작에 대해 구성된 복수의 센서 중 하나를 상기 IC 디자인 내에 통합하기 위해 IC 디자인을 분석하고, 상기 센서 배치 세트의 각각의 엘리먼트는 센서 유형 및 상기 IC 디자인 내의 위치를 포함하고, 상기 센서 배치 세트는 상기 IC 디자인 및 상기 제조 프로세스에 민감한 복수의 센서 값을 생성하도록 구성되는, 상기 선택하는 단계; 및
상기 복수의 센서 값을 기반으로 상기 IC 디자인을 동작 클래스(class)로 분류하여 상기 분류 체계를 생성하는 단계로서, 상기 동작 클래스는 적어도 하나의 이상치 클래스를 포함하는, 상기 생성하는 단계를 위해, 상기 적어도 하나의 하드웨어 프로세서를 사용하는 단계를 포함하는, 컴퓨터화된 방법. - 제 18 항에 있어서, 입력 데이터 및 출력 데이터를 포함하는 적어도 하나의 변환 규칙을 계산하는 단계를 더 포함하는, 컴퓨터화된 방법.
- 제 18 항 또는 제 19 항에 있어서, 상기 인수 분해하는 단계는 상기 서브 세트를 결정하는 데 사후 Si 웨이퍼 테스트 데이터의 통합을 포함하는, 방법.
- 제 18 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 인수 분해하는 단계는 상기 서브 세트를 결정하는 데 최종 고객 사용 데이터의 통합을 포함하는, 컴퓨터화된 방법.
- 제 18 항 내지 제 21 항 중 어느 한 항에 있어서, 상기 선택하는 단계는 상기 센서 배치 세트를 결정하는 데 사후 Si 웨이퍼 테스트 데이터의 통합을 포함하는, 컴퓨터화된 방법.
- 제 18 항 내지 제 22 항 중 어느 한 항에 있어서, 상기 선택하는 단계는 상기 센서 배치 세트를 결정하는 데 최종 고객 사용 데이터의 통합을 포함하는, 컴퓨터화된 방법.
- 제 18 항 내지 제 23 항 중 어느 한 항에 있어서, 상기 분류는 각각의 다이의 분류를 결정하기 위한 계층적 데이터 구조를 포함하는, 컴퓨터화된 방법.
- 제 22 항 내지 제 28 항 중 어느 한 항에 있어서, 복수의 센서 각각은 상승 시간 지연 센서, 하강 시간 지연 센서, 주파수 최대 검출 회로, 주파수 변환 회로에 기반한 IC 유닛 총 누설 전류 검출 센서, 주파수 변환 회로를 기반으로 누설 전류 검출 센서를 드레인하는 IC 유닛 전압 드레인, 및 주파수 변환 회로를 기반으로 누설 전류 검출 센서를 드레인하는 IC 유닛 전압 소스로 구성된 그룹으로부터 선택되는, 컴퓨터화된 방법.
- 제 22 항 내지 제 29 항 중 어느 한 항에 있어서, (i) 센서 값 시프트(shift) 및 (ii) 패키지 테스트, 회로 테스트, 번인(burn-in) 테스트, 고온 동작 수명 테스트 및 최종 제품 테스트 중 적어도 하나 동안 상기 분류 체계를 사용하여 이상치 중 적어도 하나를 결정하는 단계를 더 포함하는, 컴퓨터화된 방법.
- 복수의 IC 각각의 테스트 시간을 감소시키기 위한 테스트 디바이스에 있어서,
적어도 하나의 하드웨어 프로세서로서,
복수의 센서 값을 수집하는 단계로서, 상기 복수의 센서 각각으로부터 복수의 센서 값 중 적어도 하나는 상기 복수의 IC 각각으로 통합되는, 상기 수집하는 단계;
상기 복수의 센서 값을 분류 체계와 비교하여 각각의 테스트된 IC에 대한 분류를 획득하는 단계; 및
상기 분류에 기초하여 테스트된 각각의 IC에 대한 테스트 시간을 감소시키는 단계에 의해 복수의 IC 각각을 테스트하도록 구성된, 상기 적어도 하나의 하드웨어 프로세서를 포함하는, 테스트 디바이스. - 제 1 항 내지 제 26 항 중 어느 한 항의 컴퓨터화된 방법을 수행하기 위해 하드웨어 프로세서 상에서 동작될 때 구성된 컴퓨터 판독 가능 명령을 포함하는, 컴퓨터 프로그램 제품.
- 제 1 항 내지 제 26 항 중 어느 한 항의 컴퓨터화된 방법을 수행하도록 구성된, 컴퓨터화된 시스템.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201862657986P | 2018-04-16 | 2018-04-16 | |
| US62/657,986 | 2018-04-16 | ||
| PCT/IL2019/050433 WO2019202595A1 (en) | 2018-04-16 | 2019-04-16 | Integrated circuit profiling and anomaly detection |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20200143699A true KR20200143699A (ko) | 2020-12-24 |
Family
ID=68239218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020207031703A KR20200143699A (ko) | 2018-04-16 | 2019-04-16 | 집적 회로 프로파일링 및 이상 검출 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US11762013B2 (ko) |
| EP (1) | EP3781958A4 (ko) |
| JP (1) | JP2021521646A (ko) |
| KR (1) | KR20200143699A (ko) |
| CN (1) | CN112262320A (ko) |
| IL (1) | IL277989B1 (ko) |
| TW (1) | TWI828676B (ko) |
| WO (1) | WO2019202595A1 (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL306080A (en) | 2017-11-15 | 2023-11-01 | Proteantecs Ltd | Device margin measurement and integrated circuit failure prediction |
| CN116736185A (zh) | 2017-11-23 | 2023-09-12 | 普罗泰克斯公司 | 集成电路焊盘故障检测 |
| TWI813615B (zh) | 2018-01-08 | 2023-09-01 | 以色列商普騰泰克斯有限公司 | 積體電路工作負荷、溫度及/或次臨界洩漏感測器 |
| US11740281B2 (en) | 2018-01-08 | 2023-08-29 | Proteantecs Ltd. | Integrated circuit degradation estimation and time-of-failure prediction using workload and margin sensing |
| TWI828676B (zh) | 2018-04-16 | 2024-01-11 | 以色列商普騰泰克斯有限公司 | 用於積體電路剖析及異常檢測之方法和相關的電腦程式產品 |
| US11132485B2 (en) | 2018-06-19 | 2021-09-28 | Proteantecs Ltd. | Efficient integrated circuit simulation and testing |
| CN113474668A (zh) | 2018-12-30 | 2021-10-01 | 普罗泰克斯公司 | 集成电路i/o完整性和退化监测 |
| US11929131B2 (en) | 2019-12-04 | 2024-03-12 | Proteantecs Ltd. | Memory device degradation monitoring |
| EP4139697A4 (en) | 2020-04-20 | 2024-05-22 | Proteantecs Ltd | CHIP-TO-CHIP CONNECTIVITY MONITORING |
| US11443092B2 (en) * | 2020-05-11 | 2022-09-13 | Synopsys, Inc. | Defect weight formulas for analog defect simulation |
| TWI792086B (zh) * | 2020-10-30 | 2023-02-11 | 友達光電股份有限公司 | 行動式設備診斷裝置及設備診斷資訊顯示方法 |
| CN112698185B (zh) * | 2020-12-31 | 2023-07-21 | 海光信息技术股份有限公司 | 器件窗口检验方法、装置、设备和存储介质 |
| TWI778683B (zh) * | 2021-06-24 | 2022-09-21 | 英業達股份有限公司 | 基於產品配置訊息以提供測試時間預估建議系統及其方法 |
| CN115308563A (zh) * | 2021-07-02 | 2022-11-08 | 台湾积体电路制造股份有限公司 | 测试集成电路的方法和测试系统 |
| CN113641882A (zh) * | 2021-07-06 | 2021-11-12 | 深圳天狼芯半导体有限公司 | 确定工艺角晶片的方法、装置、电子设备及可读存储介质 |
| US12007428B2 (en) | 2021-10-08 | 2024-06-11 | Advantest Corporation | Systems and methods for multidimensional dynamic part average testing |
| US11815551B1 (en) | 2022-06-07 | 2023-11-14 | Proteantecs Ltd. | Die-to-die connectivity monitoring using a clocked receiver |
| US12013800B1 (en) | 2023-02-08 | 2024-06-18 | Proteantecs Ltd. | Die-to-die and chip-to-chip connectivity monitoring |
| CN116581043B (zh) * | 2023-04-20 | 2023-12-12 | 深圳市晶存科技有限公司 | 芯片分类方法、装置、电子设备及计算机可读存储介质 |
Family Cites Families (160)
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- 2019-04-12 TW TW108112970A patent/TWI828676B/zh active
- 2019-04-16 CN CN201980039703.6A patent/CN112262320A/zh active Pending
- 2019-04-16 JP JP2020555895A patent/JP2021521646A/ja active Pending
- 2019-04-16 WO PCT/IL2019/050433 patent/WO2019202595A1/en unknown
- 2019-04-16 EP EP19789206.0A patent/EP3781958A4/en active Pending
- 2019-04-16 IL IL277989A patent/IL277989B1/en unknown
- 2019-04-16 KR KR1020207031703A patent/KR20200143699A/ko unknown
- 2019-04-16 US US17/047,243 patent/US11762013B2/en active Active
-
2023
- 2023-09-17 US US18/369,171 patent/US20240003968A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP3781958A1 (en) | 2021-02-24 |
| TWI828676B (zh) | 2024-01-11 |
| US20210173007A1 (en) | 2021-06-10 |
| US11762013B2 (en) | 2023-09-19 |
| US20240003968A1 (en) | 2024-01-04 |
| IL277989B1 (en) | 2024-04-01 |
| CN112262320A (zh) | 2021-01-22 |
| JP2021521646A (ja) | 2021-08-26 |
| EP3781958A4 (en) | 2022-01-05 |
| TW201945923A (zh) | 2019-12-01 |
| IL277989A (en) | 2020-11-30 |
| WO2019202595A1 (en) | 2019-10-24 |
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