KR20200072465A - 표면 장착 호환식 vcsel 어레이 - Google Patents

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네인-이 리
미알 이. 워런
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Abstract

기존의 표면-장착 어셈블리(surface-mount assembly) 및 대량 생산을 위한 솔더링 기술들을 사용하여 PCB에 직접 솔더링될 수 있는 어레이들을 생성하는 VCSEL/VECSEL 어레이(array) 설계가 개시되어 있다. 완성된 VCSEL은 별도의 패키지(package)를 필요로 하지 않으며, 정밀한 서브-장착(sub-mount) 및 플립-칩(flip-chip) 본딩 공정들이 필요하지 않다. 이 설계는 웨이퍼(wafer)로부터의 다이(die)의 싱귤레이션(singulation) 전에 완성된 어레이의 웨이퍼-상(on-wafer) 프로빙(proving)을 허용한다. 실시예들은 반도체 디바이스들에 관한 것으로, 보다 상세하게는 고전력 및 고주파수 어플리케이션들(applications)을 위한 반도체 레이저들의 다중빔(multibeam) 어레이들, 및 그 제조 및 사용 방법들에 관한 것이다.

Description

표면 장착 호환식 VCSEL 어레이
본 개시는, 2017년 8월 14일에 출원된 미국 임시 특허 출원 제62/545,363호의 이익을 주장한다.
본 개시는 반도체 디바이스들에 관한 것으로, 보다 상세하게는 반도체 레이저들의 멀티빔 어레이들(multibeam arrays)에 관한 것이다.
수직-캐비티 표면-방출 레이저들(Vertical-cavity surface-emitting lasers)(VCSELs)은 독특한 성능 이점들을 갖는 다목적 타입의 반도체 레이저이다. 이들은 현재 고속 데이터 통신들, 근접 감지와 같은 광학 감지 어플리케이션들(applications) 및 레이저 레이더(laser radar)에 사용된다. 디바이스들은 반도체 재료, 일반적으로 갈륨 비소(gallium arsenide)의 웨이퍼 표면 상에, 층(layer) 형태로, 레이저 캐비티의 에피택셜 성장(epitaxial growth)에 의해 제조된다(fabricated). 그 결과, 이들은 웨이퍼 표면에 수직인 방향으로 광을 방출한다. 에지-방출(edge-emitting) 반도체 레이저들에 요구되는 바와 같이, 레이저 캐비티를 형성하기 위해 반도체 웨이퍼를 절단할 필요가 없기 때문에, 디바이스들은 단일 반도체 다이(die)에서 VCSEL들의 1차원 및 2차원 어레이들로 용이하게 제조될 수 있다. VCSEL들의 어레이들은 출력 전력을 더 높은 전력 레벨들로 스케일링(scaling)하는 방법을 제공하며, 어레이의 개별 레이저들 또는 레이저들의 그룹들이 독립적인 전력 및 제어를 위해 구성되게 할 수 있다.
VCSEL들의 많은 설계들 또는 구성들이 제안되고 제조되었다. 이러한 설계들의 대부분은 환경으로부터의 레이저 표면들의 보호를 제공하고, 기존의 인쇄 회로 기판들(printed circuit boards)로의 연결을 제공하기 위해, 일정 수준의 패키징을 요구한다. 일반적인 예로는, 전기적 연결이 다이의 상면에 요구되는 VCSEL들의 상부-방출 어레이가 있다. 일반적으로, 애노드(anode)(양(positive)) 접점은 광 방출 접합에 가깝고, 캐소드(cathode)(음(negative)) 접점은 다이의 도핑된(doped) 기판이다. 대부분의 예들에서, 애노드 접점은 다이의 상면 상의 패드에 와이어 본드(wire bond)를 통해 만들어지고, 캐소드 접점은 다이의 바닥면에서 솔더 본드(solder bond)를 통해 만들어진다.
이러한 상호연결들(interconnections)은 기존의 인쇄 배선 기판(printed wiring board)(PWB) 또는 인쇄 회로 기판(PCB) 구성과 직접 호환되지 않으며, 전자 및 광-전자(opto-electronic) 시스템들을 대량 생산하기 위해 일반적으로 사용되는 고속, 저비용 표면 장착 솔더링 공정들과 직접 사용될 수 없다. 전자 패키지는 VCSEL 다이로의 연결들을 만들기 위해 요구되고, 그 패키지는 PCB로의 솔더링을 위해 적절한 금속 패드들(pads) 또는 리드들(leads)을 가져야 한다. 또한, 패키지는, 사용된 제조 프로세스들이 종종 메사들(mesas) 또는 트렌치들(trenches)의 에칭(etching)에 의해 노출되거나, 보호되지 않은 채로 남겨지거나, 또는 평탄화(planarization)에 사용된 폴리머(polymer) 층들에 의해서만 보호되는 에피택셜 층들의 측면들을 남김으로써, VCSEL들에 대한 보호를 제공한다. 에칭된 에피택셜 층들은 VCSEL들에서 전류 제한을 위해 일반적으로 사용되는 측방향 산화(lateral oxidation)를 위해 노출될 필요가 있다. 이러한 디바이스들의 대기 중 습기에의 장기간 노출은, 일반적으로 밀봉하여 밀폐된 패키지를 사용하여 해결되는 알려진 신뢰성 문제이다. 또한, 와이어 본딩된 디바이스들은, 특히 어레이의 내부에 많은 개별 레이저들 또는 레이저들의 그룹들과 접촉할 필요가 있는 경우, 2차원 어레이들로 쉽게 확장될 수 없다.
일부 VCSEL 어레이들은, 웨이퍼가 투명한 파장들에서 또는 웨이퍼 내 비아(via)를 통해 광을 방출함으로써, 광이 기판 웨이퍼를 통해 방출되도록 제조된다. 이러한 구조들에서, 애노드 접점은 애노드 접점을 도전성 패드에 본딩함으로써 디바이스에 만들어 진다. 많은 설계들에서, 캐소드 접점은 여전히 반도체 기판 표면에 만들어 진다. 이는, 애노드 접점을 만들기 위해 플립-칩(flip-chip) 본딩이 사용되도록 허용한다. 와이어 본드들은, 여전히 캐소드 접점을 이제 거꾸로된 디바이스의 상면인 기판 표면에 만드는 데 사용될 수 있다. 패키지는, 여전히 디바이스를 보호하고 와이어 본드들을 위해 패드를 제공한 다음, PCB로의 부착을 위해 솔더 패드들을 제공하기 위한 대부분의 경우에 필요하다. 와이어 본드들에 대한 필요는, 여전히 2 차원 어레이를 위한 상호연결 옵션들을 심각하게 제한한다.
이러한 구성은, 패키지 기판과 직접 접촉되는 레이저의 애노드 표면의 이점을 가지고 있다. 이는, p-n 접합, 및 미러(mirror) 또는 DBR(분산 브래그 반사기(distributed Bragg reflector))이 애노드 접점의 근처에 있고, 디바이스에서 발생되는 대부분의 열이 있는 곳이 ‹š문에, 이점이 있다. 이것은, 접합 영역으로부터의 열 제거를 위해 애노드 접점을 가장 효율적인 표면으로 만든다.
이 타입의 가장 다목적의 구성이 도 1에서 기존의 디바이스(10)로 도시되어 있다. 도시된 설계에서, 애노드(레이저)(14) 및 캐소드(16) 접점들은 둘 다 다이(20)의 동일한 면에 만들어 진다. 이러한 구성에서, 애노드 접접들(14)은, 전류가 광을 방출하도록 반도체 접합들을 통해 흐르도록 한다. 이러한 접점들은 레이저 다이의 효율적인 사용을 위해 서로 매우 가깝게 배치된다. 이것은, 모든 전기적 접점들을 만들기 위해 단일 플립-칩 본드 단계를 허용한다. 게다가, 2 차원 배열로 개별 레이저들 또는 레이저들의 그룹들로의 매우 유연한(flexible) 상호연결들을 허용한다. 이 설계는 측방향 산화 및 각 VCSEL에 대한 애노드 접점들의 전기적 격리 둘 다를 위해 에칭된(etched) 메사들을 사용한다. 메사들은 습기와 산화로부터의 보호를 제공하는 시크(thick) 금속 코팅으로 완전히 캡슐화되고(encapsulated), 이에 따라 밀폐된(hermetic) 패키지가 신뢰할 수 있는 용도로 필요하지 않다. 광(24)은 파장 투명한 다이(20)를 통해 방출된다. 유사한 설계가 미국 특허 제7,949,024호에 상세하게 기술되어 있으며, 그 전체가 참조로서 본 문서에 포함된다.
이러한 설계는 여전히, 애노드 및 캐소드 접점들에 일치하는 미세 피치(fine pitch)를 갖는 접점 패드들(22, 18)을 통해 VCSEL 어레이의 애노드(14)와 캐소드(16) 부분들에 접촉을 각각 만드는 정밀 서브-마운트(sub-mount)(12)로의 플립-칩 본딩이 필요하다. 디바이스(10)는 종종 정말 서브-마운트로서 지칭된다. 정말 서브-마운트의 플립-칩 본딩은, 기존의 PCB와 표면-장착 어셈블리들 및 솔더링 공정들과 호환되지 않는 온도들, 압력들 및 정렬 공차들(alignment tolerances)이 필요하다. 이러한 이유로, 도 1에 도시된 정밀 서브-마운트 디바이스(10)는 VCSEL 어레이로의 전기적 접촉들을 제공하는 패키지와 함께 사용된다. 디바이스(10)는 기존의 패키지 또는 PCB 패드들로의 접촉들을 제공하기 위해 추가적인 접점 패드들이 필요하다.
본 개시는 대량 생산을 위해 기존의 표면-장착 어셈블리와 솔더링 기술들을 사용하여 PCB에 직접 솔더링될 수 있는 VCSEL/VECSEL(이하에서, "VCSEL") 어레이(이하에서, "VCSEL 어레이")를 초래하는 VCSEL 어레이 설계(또는 VECSEL -수직-외부-캐비티 표면-방출 레이저(vertical-external-cavity surface-emitting laser))를 포함한다. 본 개시의 설계에서, 완성된 VCSEL 어레이는 별도의 패키지를 필요로 하지 않으며, 정밀 서브-마운트와 플립-칩 본딩 공정들이 필요하지 않다. 이러한 설계의 추가적인 이점은, 웨이퍼로부터의 다이의 싱귤레이션 전에 완성된 VCSEL 어레이들의 웨이퍼-상(on-wafer) 프로빙(proving)을 허용한다는 것이다.
실시예들은 반도체 디바이스들에 관한 것이고, 보다 상세하게는 고전력 및 고주파수 어플리케이션들(applications)을 위한 반도체 레이저들의 다중빔(multibeam) 어레이들, 및 그 제조 및 사용 방법들에 관한 것이다.
또한, 실시예들은 VCSEL 어레이 디바이스로 지칭되는 다중빔 광전자 디바이스에 관한 것으로, 고전력, 고주파수 응답 및 전자 시스템 제조 산업에 잘 알려진 표면 장착 어셈블리 및 솔더링 기술들을 사용하여 기존의 인쇄 회로 기판에 직접 형성될 수 있는 어레이 내부의 개별 레이저들 또는 레이저들의 그룹들로의 다양한 가능한 상호연결들을 갖는다. VCSEL 어레이 디바이스는 둘 이상의 VCSEL들 및 어레이 또는 단일 단락-회로(short-circuited) 메사 디바이스로 구성된 VCSEL들의 모놀리식 어레이(monolithic array)일 수 있다. VCSEL 어레이의 VCSEL들은 최적의 광학적 또는 전기적 특성들을 위해 대칭적으로 또는 비대칭으로 이격될 수 있다. VCSEL들은 개선된 광학적 특성들 또는 전기적 전력 전송 및 속도를 위한 수학적 함수에 따라 이격될 수 있다. VCSEL들은 높은 충실도(high fidelity)의 데이터 전송 또는 레이저들로의 최적의 전력 전송을 위한 어레이의 레이저 엘리먼트들 사이의 전기적 위상 관계들을 위해 위치될 수 있다.
어레이의 레이저들은 직렬 및 병렬 전기 연결들 및 이들의 조합들을 포함하여 많은 구성들로 디바이스의 솔더 패드들에 연결될 수 있다. 또한, 디바이스의 솔더 패드들은 개별 VCSEL들로의 개별적인 전기적 접촉들, 적은 수의 VCSEL들로의 작은 공통 전기적 접촉들, 또는 많은 수의 VCSEL들로의 큰 전기적 접점들을 포함하여, 원하는 대로 구성될 수 있다.
어레이의 액티브(active) VCSEL들은 평탄화(planarizing) 유전체(dielectric) 표aus 상의 중간(intermediate) 금속 애노드 컨택 층(contact layer)에 접촉될 수 있다. 또한, 어레이의 단락-회로 메사 또는 메사들은 디바이스 내에 캐소드 연결들을 형성하기 위해, 동일한 중간 금속 컨택 층 내의 분리된 금속 패드들과 접촉될 수 있다. 애노드 및 캐소드 패드들은 동일한 평면에 있을 수 있으나, 작동을 위해 요구되는 전압들에 충분한 애노드와 캐소드 사이의 격리를 위해 설계자에 의해 결정된 바와 같이, 그 패드들 사이의 측방향 갭들(gaps)에 의해 서로로부터 분리될 수 있다.
애노드 및 캐소드 접점 패드들의 패턴은 애노드 패드들을 위한 VCSEL들과 캐소드 패드들을 위한 단락된 메사들의 병렬 연결을 허용하도록 구성될 수 있다. 그리고, 각 애노드 또는 캐소드 패드는 추가적인 높이를 제공하기 위해 그들의 평면 상에 패터닝된 추가적인 금속을 가질 수 있다. 금속은 PCB 상에 형성될 패드 금속 패턴들과 일치하도록 균일한 접촉 영역들을 제공하기 위해 패터닝된 구리(copper) 또는 다른 높은 전도성의 금속으로 도금될 수 있다. 추가적인 금속은 확산 배리어 금속들(diffusion barrier metals)을 포함할 수 있고, 솔더 합금(solder alloy)으로 덮이 수 있으며, 또는 별개의 솔더 볼들이 패드들에 적용될 수 있다. 패드 패턴들은 표시 실정 처리를 용이하게 하기 위해, 균일한 솔더 습윤 영역들(solder wetting areas)을 위해 설계될 수 있다. 결과의 디바이스는 표준의 표면 장착 어셈블리 기술과 호환될 수 있으며, 추가적인 패키지가 필요하지 않다.
VCSEL 어레이의 각 VCSEL은 금속 방열(heat sink) 구조에 의해 에워싸일 수 있다. 금속 방열 구조는 메사의 높이와 그의 직경을 증가시키고, 이에 따라 열이 VCSEL로부터 보다 효율적으로 제거될 수 있다. 단락-회로 메사들은 VCSEL들과 함께 형성될 수 있다. 이러한 디바이스들은, VCSEL들을 통해 흐르는 전류에 대한 그라운드로의 복귀를 완료하는, 다이 내의 기판 그라운드(ground) 층으로부터 캐소드 패드 금속으로 단락-회로를 형성한다. 금속 방열 구조는 VCSEL 및 단락된 메사들을 모두 캡슐화하여, 그들이 습기 및 다른 환경적 요인들로부터 보호될 수 있다.
VCSEL들과 단락된 메사들을 통한 매우 짧은 전류 경로들이 디바이스 내에서 기생 인덕턴스(parasitic inductance)를 최소화할 수 있다. VCSEL 어레이 내부의 전류 경로로부터의 애노드 및 캐소드 접점 패드들의 분리는 디바이스 내애서 기생 커패시턴스를 최소화할 수 있다. 둘 다 전력 효율과 고주파수 응답을 증가시키는 역할을 한다.
도 1은 미세 피치를 갖는 기존의 플립-칩 본딩된 어레이를 도시하는 측면도이다.
도 2는 일 실시예에 따른 디바이스를 도시하는 측 단면도이다.
도 3은 도 2의 선택된 부분(101)을 도시하는 역 단면도이다.
도 4는 도 2에 도시된 디바이스의 실시예의 에피택셜 성장 층들을 갖는 스타팅 웨이퍼(starting wafer)를 도시한다.
도 5는 도 4에 도시된 에피택셜 성장 층들을 갖는 스타팅 웨이퍼를 도시하는 다른 실시예이다.
도 6은 리소그래피(lithographic) 공정들을 사용하여 수행될 때 상부 DBR 표면에의 초기 증착 및 접점 금속의 패터닝을 하는 실시예의 연속된 형성을 도시한다.
도 7은 포토 리소그래피로 형성된 메사 구조들을 갖는 도 6의 실시예의 연속된 형성을 도시한다.
도 8은 n-금속 증착 및 패터닝을 갖는 도 7의 실시예의 연속된 형성을 도시한다.
도 9는 형성된 유전체 층들과 에칭된 비아들을 갖는 도 8의 실시예의 연속된 형성을 도시한다.
도 10은 금속 메사 캡들(caps)의 패터닝 및 증착을 포함하는 도 9의 실시예의 연속된 형성을 도시한다.
도 11은 평탄화 층 및 금속 패드들의 적용을 포함하는 도 10의 실시예의 연속된 형성을 도시한다.
도 12는 도 11에 추가된 인터포저(interposer) 금속 패드들 위의 금속 구조들의 추가를 포함하는 도 11의 실시예의 연속된 형성을 도시한다.
도 13은 도 12에 도시된 것과 다른 실시예를 도시한다.
도 14는 도 12에 도시된 것과 다른 실시예를 도시한다.
도 15는 실시예에서 액티브면 상에 보호 수지 층(protective resin layer)의 적용 및 후면 상에 반사-방지(anti-reflective) 코팅 및 스탠드오프(standoff) 구조들의 적용을 포함하는 도 12의 실시예의 연속된 형성을 도시한다.
도 16은 후면으로 에칭된, 통합된 마이크로렌즈(integrated microlens)를 갖는 도 12의 실시예의 연속된 형성을 도시한다.
도 17은 도 16의 완성된 웨이퍼의 다른 실시예를 도시하고, 여기서 후면 상의 마이크로렌즈는 에피택셜 층들의 아래에서 비아 제거 기판 재료로 대체되고, 그 위에 AR 코팅이 적용된다.
도 18은 후면으로부터 제거된, 전체 기판의 액티브 면 상의 수지 캡슐화(resin encapsulation)를 포함하는 다른 실시예를 도시한다.
도 19는 투명한 지지 웨이퍼가 에피택셜 층들의 노출된 표면 위에서 이면에 적용된 실시예를 도시한다.
도 20은 상부 DBR의 일부 또는 전체가 추가 캐비티 내(intercavity) 컨택 층 내부에 형성된 미러에 의해 대체되는 실시예를 도시한다.
도 21은 도 20의 웨이퍼 구조의 초기 형성을 보다 상세하게 도시한다.
도 22는 도 21의 웨이퍼 구조의 연속된 형성을 도시한다.
도 23은 도 22의 웨이퍼 구조의 연속된 형성을 도시한다.
도 24는 VCSEL 어레이들에 대한 두 개의 예시적인 레이아웃들의 실시예들을 도시한다.
도 25는 도 24의 레이아웃들의 인터포저 패드 금속 패턴들을 도시한다.
도 26은 도 24의 레이아웃들의 접점 패드들 또는 범프들을 도시한다.
도 27은 VCSEL들에 대한 예시적인 레이아웃 그룹화의 다른 실시예를 도시한다.
도 28은 도 27의 레이아웃들에 대한 인터포저 패드 금속 패턴들을 도시한다.
도 29는 도 27의 레이아웃들에 대한 접점 패드들 또는 범프들을 도시한다.
도 30은 비전도성(non-conducting) 영역들의 추가를 갖는 예시적인 레이아웃 그룹화의 다른 실시예를 도시한다.
도 31은 도 27의 레이아웃들에 대한 인터포저 패드 금속 패턴들을 도시한다.
도 32는 도 27의 레이아웃들에 대한 포스트들 및 솔더 범프들을 도시한다.
VCSEL들의 2 차원 어레이들이 많은 어플리케이션들을 위해 필요한 더 높은 출력 전력을 제공할 수 있고, 어레이의 특정 엘리먼트들 또는 엘리먼트들의 그룹이 지향성의 또는 가변적인 일루미네이션(illumination) 패턴들을 인쇄 또는 생성하는 것과 같은 어플리케이션들을 위해 개별적으로 처리될 수 있게 한다. VCSEL들의 어레이들을 형성하는 기존의 접근법들은, 종종 와이어 본드들에 의해 연결되어야 하는 적어도 하나의 접점 패드가 필요하다. 와이어 번도들은 패키징 복잡성을 추가하고, 고전류 펄스들이 사용될 때의 레이저 어레이의 대역폭을 제한하는 기생 인덕턴스의 소스이다.
미국 특허 제7,949,024B2호는 금속 상호연결 패턴을 갖는 개별 서브마운트로 플립-칩 본딩에 의해 상호연결된 에칭된 메사들의 형성을 기술하고 있다. 에칭된 메사들은 추가적인 방열, 환경 보호 및 이후의 플립-칩 본딩된 어셈블리를 위한 더 넓은 접촉 영역을 제공하는 추가적인 컨포멀(conformal) 금속 코팅으로 덮여있다. 메사들 중 일부는 광을 생성하기 위해 VCSEL을 통해 전류가 흐르고 하는 접점을 갖고, 나머지들은 전기적으로 단락되며, 이에 따라, 전류가 VCSEL 디바이스 자체를 거치지 않고 메사들의 외부에 증착된 금속을 통해 흐른다. 표면 상의 금속 층과의 캐비티 내(intra-cavity) 접점은, 액티브(광-방출) 메사들로부터 단락된 메사들로의 전류의 측방향 흐름을 허용한다. 이러한 구조는, 애노드 및 캐소들 접점들 둘 다가 레이저 다이의 동일한 측 상에 만들어지고, 단일 플립-칩 어셈블리 단계가 메사들로의 전기적 접점을 제공하는 패터닝된 서브-마운트로의 모든 접촉들을 만들도록 허용한다. 이러한 접근법은 어레이에 대한 전기적 기생 인덕턴스와 커패시턴스 또는 전체적인 기생 임피던스들을 최소화하는 데 매우 효과적이다. 그러나, 서브-마운트는, 높은 열 전도율을 가질 필요가 있는 고정밀 부품이다. 이는 비용을 추가하고, 서브-마운트는 여전히 PCB에 솔더링되거나 PCB 어셈블리에 솔더링될 기존의 밀폐된 패키지에 넣어질 필요가 있다. 추가적인 패키징은 추가 기생 임피던스의 소스이다.
대안적인 접근법은 추가적인 서브-마운트 또는 패키지 없이, PCB에 직접 솔더링될 수 있는 VCSEL 어레이를 구축하는 것이다. 후술되는 바와 같이, VCSEL 어레이 설계 및 제조 공정은, PCB 상의 기존의 솔더 패드 치수들과 테이프(tape) 및 릴(reel) 디스펜싱(dispensing)을 포함하는 잘 알려진 표면-장착 PCB 어셈블리 툴(tool) 및 공정들을 사용하여 PCB에의 VCSEL 어레이의 직접 솔더링을 허용한다.
도 2는 일 실시예에 따른 VCSEL 어레이 디바이스(100)의 단순화된 단면도를 도시한다. 이 예시는 표면-방출 레이저들의 어레이인 반도체 디바이스 및 이 기술분야의 통상의 기술자에게 공지된 기존의 어셈블리 공정들에 의해 인쇄 회로 기판들에 직접 장착하기에 충분히 큰 사이즈 및 피치를 갖는 단순한 기하학적 패턴의 솔더 범프 접점들을 도시하고 있다. 도면은 단순화된 인쇄회로 기판(200)에 솔더링된 VCSEL 어레이를 도시하고 있다.
본 개시에 기술된 방법들은, 외부 캐비티 버전들(external cavity versions)의 VCSEL들, 발광 다이오드들(light emitting diodes), 광 검출기들(photodetectors), 광 변조기들(photomodulators) 및 트랜지스터들(transistors)을 포함하는 다른 반도체 디바이스의 어레이들을 형성하는 데 사용될 수 있다. VCSEL 디바이스(100)의 예시는 설명을 위한 것이며, 본 개시의 범위를 임의의 특정 타입의 반도체 디바이스로 제한하려는 것은 아니다.
도 3은 도 2의 선택된 부분(101)의 반전된(inverted) 보다 상세한 도면이다. 일 실시예에서, VCSEL 어레이 디바이스(100)는 갈륨 비소(Gallium Arsenide)(GaAs), 또는 인듐 인화물(Indium Phosphide)(InP), 갈륨 질화물(Gallium Nitride)(GaN) 또는 실리콘(Silicon)(Si)과 같은 다른 반도체 재료들을 포함하는 기판(102)을 포함할 수 있다. 기판은 n 또는 p-형으로 도핑되거나, 설계 요구 사항들, 컨택 층의 동작 파장 및 배치에 따라 도핑되지 않을 수 있다. 또한, 기판은 표면 상에서의 반도체 재료들의 성장을 위해 기판으로서 사용될 수 있는 알루미늄 산화물(Aluminum Oxide)(Al2O3)과 같은 재료일 수 있다. 후속 층들의 반도체 재료는 분자선 에피택시(Molecular Beam Epitaxy)(MBE) 또는 유기-금속-화학 기상 증착(Metal-Organo-Chemical Vapor Deposition)(MOCVD)과 같은 에피택셜 성장 공정들에 의해 기판(102)의 표면 상에 증착될 수 있다.
일 실시예에서, 에피택셜 성장 층들을 갖는 스타팅 웨이퍼가 도 4에 도시된다. 격자-매칭(lattice-matched) 하부 분산 브래그 반사기(Distributed Bragg Reflector)(DBR)(104)는, 액티브 VCSEL 메사들(103) 및 단락-회로 또는 접지된(grounded) 메사들(105)의 층들 중 첫 번째 층을 형성하도록, 기판(102) 상에(도 5에 도시된 바와 같이) 또는 기판(102) 위에(도 4에 도시된 바와 같이) 에피택셜 증착될 수 있다(도 3에 도시됨). 하부 DBR은 상이한 굴절율을 갖는 번갈아 생기는 반도체 합금들의 다수의 층들로 형성될 수 있다. 각 층 경계는 원하는 동작 파장에서 고품질의 반사기로서 작용하는 층들의 조합으로 광파의 부분 반사를 야기한다. 하부 DBR(104)과 상부 DBR(108)이 많은 재료 층들로 구성되지만, 도시를 단순화하기 위해, 도 4에서, 그들은 단일 재료로 도시되어 있다. 또한, 하부 DBR(104)의 일부 또는 전체는 VCSEL 디바이스를 통해 전류가 흐르게 하기 위해, 전도성일 수 있다. 캐비티 내 컨택 층(107)은, 도 4에 도시된 바와 같이 하부 DBR(104)과 기판(102)의 인터페이스(interface)에 위치되거나, 도 5에 도시된 바와 같이 하부 DBR 내부의 층에 위치될 수 있다. 캐비티 내 컨택 층(107)은, 디바이스를 통해 측방향 전류가 흐르도록 하기 위해 메사들을 연결하는 전도성 경로를 제공하도록, 고농도로 도핑된 반도체 재료일 수 있다.
일 실시예에서, 액티브 영역(106)이 하부 DBR(104) 상에 에피택셜 증착될 수 있다. 영역(106)은 다시 단일 재료로 도시되어 있으나, 실질적으로 디바이스 내에서의 전류 흐름을 위해 원하는 공진 파장 및 전도도를 위한 정확한 간격을 제공하도록 다수의 물질 층들로 구성된다. 또한, 영역(106)은 전기적 전류 흐름으로 광을 방출하는 게인 미디엄(gain medium)을 가질 수 있다. 게인 미디엄으로 사용되는 재료 및 다른 층들의 치수들의 선택은, GaAs 기판에 대해 620 nm 내지 1600 nm의 범위일 수 있는 작동 파장을 선택하는 역할을 한다. 다른 재료 선택들은 어느 한 방향 또는 양 방향들로 그 파장 범위를 확장시킬 수 있다.
이 기술분야에서 통상의 지식을 가진 자에 의해 이해되는 바와 같이, VCSEL의 방출 파장은 액티브 영역(106)뿐만 아니라 하부 DBR(104)과 상부 DBR(108)의 재료들 및 재료들의 층 두께들의 선택에 의해 결정된다. 게인 재료는 양자 우물들(quantum wells), 양자 도트들(quantum dots) 또는 다른 반도체 구조들일 수 있다.
일 실시예에서, 상부 DBR(108)은 액티브 영역(106) 상에 위치될 수 있고, 전기적으로 전도성일 수 있다. 일부 실시예들에서, 하부 DBR(104)은 p-도핑될 수 있고, 상부 DBR(108)은 n-도핑될 수 있으나, 일부 실시예들은 그 순서를 반대로 할 수 있다. 또한, 상부 DBR(108)은 에피택셜 성장된 반도체 재료가 아닌 비전도성 유전체 층 스택으로 부분적으로 또는 완전히 구성될 수 있지만, 박막(thin-film) 층들상부 DBR 내부 또는 아래의 캐비티 내 컨택 층으로 만들어 진 전기적 접점으로 증발 또는 스퍼터링에 의해 증착될 수 있다. 도 4 및 도 5에 도시된 바와 같이, 이들 층들 모두는 일반적으로 후속 처리 단계들에 대한 시작 점들을 구성하는 기판(102) 상에 성장된 단일 에피택셜 구조에 있다. 도 4에서, 하부 DBR(104)은 캐비티 내 컨택 층(107) 위에 위치되고, 도 5에서, 하부 DBR(104)은 캐비티 내 컨택 층(107) 아래에 위치되며, 각각의 경우에, 액티브 영역(106)은 하부 DBR과 상부 DBR 사이에 있다(분산 DBR을 형성함).
상부 DBR(108)이 금속 컨택 층(120)으로의 옴 접점(ohmic contact)을 형성하기 위해 고농도로 도핑된 컨택 층 내에서 종단될 수 있다. 도 6은 이 기술분야에서 통상의 지식을 가진 자에게 공지된 리소그래피 공정들을 사용하여 상부 DBR(108) 표면 및 금속 컨택 층(120)의 상면 상의 패터닝된 유전체 층(114)으로의 접점 금속(120)의 초기 증착 및 패터닝을 도시한다. 이온-주입 제한이 최종 구조의 일부인 경우, 그 주입 단계는 접촉 이전에 수행될 수 있다. 이 경우, 사전 금속 증작 및 패터닝 단계가 이온-주입 및 후속 단계들을 위한 정렬 특징부들을 제공하기 위해 수행될 수 있다.
다음 단계가 도 7에 도시되며, 메사 구조(103, 105)들의 생성을 포함한다. 로버스트 포토 리소그래피로 정의된 마스크(robust photolithographically defined mask)가 에피택셜 층 구조로의 메사들의 에칭을 위해 필요하다. 이것은, SiN 또는 포토레지스트(photoresist) 층을 갖는 유전체 재료의 조합과 같은, 패터닝된 유전체 층(114)(도 6에 도시됨)을 사용할 수 있다. 또한, 패터닝된 접점 금속(120)은 이 층에 의해 보호된다. 도 7에 도시된 메사들(103, 105)의 노출된 면들은 하나의 접근법으로서 하나 이상의 높은 알루미늄 함량의 AlGaAs 층들(110)의 측방향 산화를 메사에서의 캐리어 및 광 제한을 충전하도록 허용한다. 메사들의 상면 상의 접점 금속은 이 단계에서 유전체 에칭 마스크에 의해 여전히 덮일 수 있음에 유의한다. 에칭 마스크의 일부일 수 있는 포토레지스트 층들은 이 포인트(point)에서 제거될 수 있다.
메사 에칭은 캐비티 내 컨택 층(107), 즉 하부 (n-형) DBR(104) 내 또는 하부 DBR(104)과 기판(102)의 인터페이스에서의 DBR 바로 아래에서 정지하는 건식(플라즈마) 또는 습식 에칭 공정들을 사용하는 제어되는 에칭 공정일 수 있다. 선택적 에칭 정지 층들은 보다 균일한 에칭 깊이를 생성하기 위해 캐비티 내 컨택 층의 일부일 수 있다.
도 8에 도시된 바와 같이, 다른 컨택 금속 층(122)이 캐비티 내 컨택 층(107)의 노출된 표면 상의 이 포인트에 증착되고 패터닝될 수 있다. 이것은, 일반적으로 컨택 층으로의 옴 접점을 만들기 위해 최적화된 금속 층 구조일 수 있다. 또한, 이것은, 열적 어닐링(thermal annealing)이 반도체 재료 표면 내로 접점 금속을 확산시키기 위해 사용될 수 있는 포인트일 수 있다. 액티브 광-방출 메사들은 메사들(103)이고, 단락된 메사들은 메사들(105)이다.
그리고, 도 9에 도시된 바와 같이, 제2 유전체 층(116)이 모든 특징부들을 덮는 웨이퍼 표면 상에 증착될 수 있다. 이 층은, 액티브 광-방출 메사들로부터 단락된 메사들의 격리를 허용할 수 있다. 다른 포토 리소그래피 단계가 액티브 메사들(103)에 대한 전기적 접촉을 허용하기 위해 에칭에 의해 노출될 필요가 있는 유전체 층(116)의 영역들을 정의하는 데 사용될 수 있으며, 여기서 전류는 메사 구조를 통해 흐르고, 레이저가 광을 방출하게 한다. 또한, 이 단계는 도 9에 도시되어 있다. 유전체 층(116)은 n-접점 금속(122)의 선택된 영역들로부터만 제거될 수 있음에 유의한다.
다음 단계가 도 10에 도시되며, 여기서 메사들을 보호하기 위해, 단락된 메사들에 대한 n-접점 금속으로의 전기적 연결을 만들기 위해, 액티브 메사들에 대한 p-접촉으로서 작용하도록, 그리고 추가적인 열 전달을 제공하기 위해, 시크 메탈 캡(124)이 메사들(124) 위에 형성된다. 이 금속 캡(124)이 전기 도금에 의해 증착될 수 있다면, 얇은 "시드(seed)" 금속 층(123)이 전기적 연속성을 제공하기위해 전체 웨이퍼에 결쳐 먼저 증착될 수 있다. 그리고, 시크 포토레지스트 마스크가 시크 금속 증착을 위해 적용되고 포토 리소그래피로 패넌화될 수 있다. 그리고, 포토레지스트의 제거가 노출된 시드 금속 층의 선택적 에칭에 의해 이어질 수 있다.
언급된 바와 같이, 메사들 상의 시크 금속 캡(124)은 액티브 레이저 메사들(103) 상의 n-접점 금속으로의 전기적 접촉에 있으면서, 나머지 유전체 층(116)을 에 의해 메사 표면과 단락된 메사들(105) 상의 p-접점 금속으로부터 분리될 수 있다. 단락된 메사들(105) 상의 시크 금속 캡(124)은 n-접점 금속의 노출된 영역과 중첩된다. 이것은, VCSEL 메사들로부터의 복귀 전류가 하부 DBR(108) 내 또는 근처의 캐비티 내 컨택 층과 접촉하는 n-접점 금속을 통해 단락된 메사들 상의 금속 캡으로 흐르도록 한다. 그리고, 전류 흐름은 단락된 메사를 통과하지 않지만, 시크 금속 방열 캡(124)을 통해 흐른다. 결과의 구조가 도 10에 도시되어 있다.
금속 메사 캡들(124)은 반드시 메사들과 동일한 피치 상에 있을 수 있고, 추가적인 금속의 두께에 따라 원래의 메사들보다 단지 수 마이크론(microns) 더 클 수 있다. 효율적인 VCSEL 어레이는 미세 피치 상에 위치된 메사들을 가질 수 있고, 메사들은 일반적으로 사이즈가 제한될 수 있다. 메사 캡들(124)들은 기존의 PCB들 상의 솔더 패드들로의 호환 가능한 인터페이스를 제공하지 않는다.
다음 단계들이 도 11에 도시된다. 비전도성 재료(128)의 평탄화 층이 메사들 사이의 갭들을 모두 채우고, 메사들 상의 금속 캡들(124)의 상면들과 표면 레벨(surface level)을 제공하기 위해, 웨이퍼에 적용될 수 있다. 이것은 일반적으로, 폴리이미드(polyimide) 또는 비스 벤조 사이클로 부텐(bisbenzocyclobutene)(BCB)과 같은 폴리머의 스핀 증착(spin deposition), 또는 스핀-온 글래스(spin-on glass)(sol-gel) 제형(formulation)으로 수행될 수 있다. 매개 변수들(parameters)의 신중한 제어는 적용된 층을 메사들의 노피와 일치하도록 한다. 추가적인 용매(solvent) 제거 또는 기계적 연마(polishing)가 메사들의 높이를 정확히 일치시키는 데 사용될 수 있다. 또한, 다른 층작 공정들이 평평한 표면을 생성하기 위해 사용될 수 있다.
액티브 메사들(103)로부터의 층들(114, 116)의 제거로 인해, 두 타입의 메사(103, 105)가 약간 다른 높이들일 수 있다. 평탄화 단계가 솔더링 목적들을 위해 충분히 균일한 접점 패드 표면(130)을 제공할 수 있을 정도로, 높이 차이가 충분히 작을 수 있다.
평탄화 재료가 경화되면(hardened, cured), 메탈 캡들과 접촉하는 인터포저 금속 패드들(130)을 패턴닝하기 위해, 포토 리소그래피 패턴 공정이 완료될 수 있다. 이러한 패드들은, 메사들보다 훨씬 더 클 수 있고, 개별적으로, 애노드 패드들을 형성하기 위해 액티브 메사들의 그룹들 또는 개별 액티브 메사들로의 전기적 접촉을 제공할 수 있고, 캐소드 패드들을 형성하기 위한 단락된 메사들의 그룹 도는 개별 단락된 메사들로의 전기적 접촉을 제공할 수 있다. 패드 형상들 및 간격은, 메사들이 상호연결되는 방식에 큰 유연성(flexibility)을 제공할 수 있다. 패드 금속은 금(gold) 또는 열 방출 및 높은 전기 전도성을 위해 최적화된 적층 구조일 수 있다. 일 예는, 높은 측방향 전도성 및 열전달을 제공하기 위해, 금속 캡들(본 예에서는 금)의 상면과 접촉하기 위한 얇은 금 층과 도급된 구리의 시크 층이다. 패드들(130)의 효과는, 최종 솔더 범프들이 메사들과 상당히 다른 피치 및 사이즈를 갖도록 하기 위해, 인터포저 층을 제공하는 데 있다. 추가적인 표면 영역과 열용량(thermal mass)은 금속 방열 캡들(124)와 비교하여 VCSEL의 열 소산(dissipation)을 자체적으로 크게 증가시킬 수 있다.
패드 금속(130)의 패턴은 표면 장착 공정들과 호환성을 위한 최상의 레이아웃이 아닐 수 있고, 따라서 VCSEL 어레이에 대한 기능적, 광학적, 및 전기적 요구 사항들로 인해, 서로 연결될 필요가 있는 메사들의 패턴들을 수용하기 위해 사이즈 및 형상이 다소 임의적일 수 있다. 자동화된 어셈블리 및 솔더 리플로우 방법들로 PCB 솔더 패드들로 솔더링하기 위해 이상적으로 구성된 접점 패드들의 균일한 어레이를 제공하기 위해, 금속 패드들, 포스트들, 필러들(pillars) 또는 범프들(132)의 추가적인 금속 구조가 인터포저 패드들(130) 상에 형성될 수 있다. 도 12에서, 금속 패드들, 포스트들, 필러들 또는 범프들(132)은 VCSEL메사들 보다 훨씬 두껍고 큰 것으로 도시되어 있지만, 이용 가능한 제조 공정들에 따라 더 작고 더 조밀하게 패터닝될 수 있다. 키 포인트(key point)는 PCB 솔더 패드들에 대한 우수한 기계적 및 야금적 본딩을 제공하는 것이고, 하부 패드 금속(130) 상에 위치되며, 이에 따라 PCB 솔더 패드 치수들과 간격에 일치하도로 할 수 있다는 것이다. 이것은, 디바이스의 전기적 접점 기능들로부터 VCSEL 어레이 치수들과 간격을 별도로 최적화하도록 한다.
도 12는 제1 실시예에 따른 결과의 금속 구조들로서, VCSEL 어레이에 대한 실제 솔더 본딩 표면들을 제공할 수 있는 포스트들(132)과 솔더 금속 층(136)의 조합을 도시한다. 포스트들(132)의 구리 전기 도금은 매우 낮은 손실 및 낮은 기생 인덕턴스로 많은 양의 전류를 전달할 수 있는 시크 구조를 제공한다. 구리 포스트들은 우수한 접착 및 표면 장착 어셈블리를 위해 사용되는 일반적인 솔더들과의 호환성을 위해 최적화된 금속 층 구조로 종단될 수 있다. 예시는, 니켈의 확산 배리어(diffusion barrier)에 이어 얇은 금의 부식 배리어(corrosion barrier)를 갖는 구리 포스트들(132)의 표면 상의 금 층이다. 이 기술분야에서 통상의 지식을 가진 자에게 공지된 언더 범프 금속(under bump metallization)(UBM)이 일반적으로 사용되는 많은 변형들이 있다. 구리 포스트들의 형성은, 구리 포스트들의 원하는 사이즈 및 피치를 생성하기 위해, 연속적인 얇은 금속 시드 층, 포토 리소그래피로 패터닝된 시크 포토레지스트 층의 다른 적용을 요구할 수 있다. 전기 도금 및 화학-기계적 연마 방법들에 의한 재평탄화 후에, 포토레지스트가 벗겨질 수 있고, 어떤 시드 금속 층이 벗겨질 수 있다. 도 12는 금속 포스트들의 상면 상의 선택적 추가적인 솔더 금속 층(136)을 도시한다. 이 층(136)은 포스트 구조에서 다른 금속들 다음에 전기 화학적으로 증착될 수 있거나, 이후 증착(evaporation), 전기 도금, 제트 증착(jet deposition) 또는 개별 솔더 볼들의 기계적 적용을 포함하는 다른 증착 방법들에 의해 적용될 수 있다.
제2 실시예가 폴리머 또는 다른 유전체 재료의 추가적인 평탄화 층(134)이 인터포저 금속 패드들(130)의 완료 후에 적용되는 도 13에 도시된다. 또한, 이 층은 금속 포스트(132)의 형상을 정의하도록 패터닝되고 사용될 수 있지만, 솔더(136)의 증착 및 솔더링 리플로우 공정(soldering reflow process) 자체로부터 인터포저 패드들을 절연시키도록 제자리에 남겨질 수 있다. 또한, 추가적인 평탄화 유전체(134)는, 금속 포스트(132) 표면들 상으로의 개별 솔더 볼들의 어셈블리를 용이하게 하기 위해, 금속 포스트들(132)보다 높게 남겨질 수 있다.
도 14에 도시된 다른 실시예는 도금된 구리 포스트들을 사용하지 않지만, 애노드 및 캐소드 패드 금속(130) 상에 직접 솔더 습윤 배리어(solder wetting barrier)(138)를 사용하고, 이에 따라 패드의 특정 영역들이 증착된 솔더를 가질 수 있거나, PCB에 적용된 솔더 페이스트(solder paste)로 본딩될 수 있다. 솔더 습윤 배리어들은 PCB에 부착하기 위해 사용되는 솔더들에 의한 습윤을 허용하지 않도록, 이 기술분야에서 통상의 지식을 가진 자에게 공지된 유전체 재료 또는 금속들일 수 있다.
본 문서에 개시된 VCSEL 어레이 설계의 실시예들이 기판(102)의 표면을 통해 광을 방출하는 디바이스들을 위한 것이기 때문에, 추가적인 공정 단계들이 일반적으로 웨이퍼의 다른 면에 대해 필요할 수 있다. 이러한 포인트에서, 메사들을 갖는 웨이퍼의 일 측("액티브 측")은, 처리가 기판 웨이퍼의 다른 측("후면 측") 상에서 수행되는 동안, 보호될 필요가 있을 수 있다. 도 15에 도시된 하나의 접근법은, 노출된 금속 포스트들, 및 포토레지스트 또는 왁스(wax) 또는 용매에 의해 균일하고 용이하게 제거되도록 적용될 수 있는 수지와 같은 제거 가능한 수지(140)에서 포스트들 사이의 갭들을 캡슐화하기 위한 것일 수 있다. 그리고, 실리콘 또는 석영 웨이퍼(quartz wafer)와 같은 기계적 "핸들(handle)" 웨이퍼(미도시됨)가 웨이퍼의 후면 측의 처리 동안 추가적인 기계적 지지를 위해 수지(140)의 표면에 본딩될 수 있다. 도 15는 제자리의 수진 캡슐화(140)와 기계적 및 화학-기계적 수단에 의해 얇아진 기판을 갖는 디바이스 구조를 도시한다. 또한, 기판의 후면 측은 낮은 산란 손실(scattering loss)을 위해 연마된다. 또한, 반사-방지(anti-reflection)(AR) 코팅(142)이 기판 표면으로부터 플레넬 반사 손실들(Fresnel reflection losses)을 감소시키기 위해 적용될 수 있다. 또한, AR 코팅은, 광 방출 표면이 어셈블리 후에 볼 수 있는 표면일 것이기 때문에 라벨링(labeling) 정보를 제공하기 위해 에칭 또는 리프트오프(liftoff) 공정에 의해 포토 리소그래피로 패터닝될 수 있다.
금속 또는 내구성 있는 내열성 폴리머 재료(144)에서의 스탠드오프 구조는 핸들링 및 어셈블리 동안 AR 코팅된 표면들의 보호를 제공하도록 웨이퍼의 후면 측에 적용될 수 있다. 임의의 핸들 웨이퍼 및 캡슐화 수지(140)의 제거 후에, 완성된 장치는 도 16에 도시된 바와 같다. 그리고, 결과의 완성된 웨이퍼는 절단될 수 있고, 각 개별 다이는 표준의 어셈블리 기술들에 의해 PCB에 직접 솔더링되도록 사이즈 및 피치에 있어서 충분히 큰 솔더 패드들을 갖는 완전히 패키징된 부품일 수 있다.
또한, 웨이퍼의 후면 측 또는 방출 측은, 레이저들의 빔 방향 및 빔 특성들의 제어를 위해, 마이크로 렌즈들을 포함하는 광학 구조들을 제조하는 데 사용될 수 있다. 도 16은 이러한 목적을 위해 기반 내로 에칭된 마이크로 렌즈(146)의 예시를 더 도시하고 있다. 이 단계는 웨이퍼 박형화(thinning) 공정 직후에 수행되고, 이에 따라 AR 코팅(142)기 렌즈 표면에 적용될 수 있다. 폴리머들의 리플로우, 그레이스케일(grayscale) 리소그래피에 의해 형성된 레지스트 프로파일(resist profile)의 전사(transfer) 에칭 또는 레지스트의 리플로우를 포함하는, 이 기술분야에서 통상의 지식을 가진 자에게 알려진 어레이의 표면 상에 마이크로렌즈들을 형성하기 위한 수많은 공정들이 있다. 또한, 그레이팅들(gratings), 프레넬 렌즈들(Fresnel lenses), 키노폼들(kinoforms) 및 컴퓨터-생성 위상 릴리프 홀로그램들(computer-generated phase relief holograms)을 포함하는 회절 구조가 VCSEL들의 출력 빔들의 제어 및 조작을 위해 웨이퍼의 후면 측 상에 형성될 수 있다.
일부 경우들에, VCSEL들의 파장은, 반도체 기판(102)이 작동 파장에서 흡수하기에 충분히 짧게 설계되고, 기판이 박형화될 때에도 수용할 수 없는 발광 손실들을 초래한다. 도 17은, 빔 경로에서 모든 기판 재료를 제거하기 위해, 마이크로렌즈(146)의 위치에서, 웨이퍼의 후면(또는 방출) 측 상의 처리가 비아들(vias)(148)의 에칭을 포함하는 도 16의 VCSEL 어레이의 변형을 도시한다. 이 공정은 하부 DBR(104)과 기판(102)의 인터페이스에서 에피택셜 성장된 기판(149) 내의 이 기술분야에서 통상의 지식을 가진 자에게 알려진 적절한 선택적 에칭 정지 층을 포함함으로써 가능해질 수 있다. 그리고, 비아가 웨이퍼의 후면 측 상의 포토레지스트 내에 패터닝될 수 있고, 에칭 공정을 크게 늦추는 층에서 정지할 선택적 습식 또는 건식 에칭이 사용될 수 있다. AR 코팅(142)은 나머지 기판뿐만 아니라 노출된 에피택셜 층들(149)에 적용될 수 있다.
다른 경우들에서, 도 15를 참조하여 논의된 바와 같이, 핸들 웨이퍼에 여전히 부착되어 있는 동안, 웨이퍼로부터 기판을 완전히 제거하는 것이 바람직할 수 있다. 이것이 완료되면, VCSEL 어레이를 구성하는 매우 얇은 에피택셜 층들(149)과 추가된 금속 및 평탄화 층들이 도 18에 도시된 바와 같이 모두 남아 있을 것이다. 그리고, 레이저 파장에 투명한 새로운 지지 웨이퍼(150)가 도 19에 도시된 바와 같이 노출된 표면(149)에 본딩될 수 있다. 노출된 반도체 표면(149) 또는 투명한 웨이퍼의 표면은 큰 인덱스 불일치 및 높은 반사 손실들을 가질 수 있는 두 재료 사이의 반사들을 최소화하기 위해 반사 방지 매칭 코팅을 가질 수 있다. 또한, 투명한 웨이퍼(150)의 방출 측은 AR 코팅(142)뿐만 아니라 마이크로렌즈들, 다른 마이크로-광학 디바이스들 및 전술된 것과 유사한 보호 스탠드오프 프레임들을(protective standoff frames) 가질 수 있다.
투명한 웨이퍼(150)는 표면 상의 높은 반사율 코팅을 가질 수 있고, 이에 따라 더 높은 전력 및 개선된 밝기를 갖는 더 큰 모드 볼륨 디바이스들을 위해 레이저들의 확장된 캐비티를 형성할 수 있다. 이러한 타입의 디바이스가 일반적으로 VECSEL로 지칭된다. 또한, 투명한 웨이퍼(150)가 VCSEL 레이저 엘리먼트들이 펌프 레이저인 다이오드-펌핑된 솔리드-상태 레이저 어레이(diode-pumped solid-state laser array)를 만들기 위해 적절한 코팅을 갖는 도핑된 글래스 또는 크리스탈 레이저 게인 미디엄일 수 있다.
다른 대안적인 실시예가 도 20에 도시된다. 이 실시예에서, 디바이스(160)는 상부 DBR 구조에서 성장될 수 있는 제2 캐비티 내 컨택 층(162)를 포함한다. 상부 DBR 구조는 상세한 레이저 설계에 따라 다른 실시예들보다 훨씬 더 적은 층들이거나 완전히 생략될 수 있고, 스페이서(spacer) 층, 및 상면 상의 일련의 유전체 층들의 성장을 지원하도록 구성된 도핑된 컨택 층에 의해 대체될 수 있다. 제2 캐비티 내 컨택 층(162)은 높은 측방향 도전성을 용이하게 하고 양호한 옴 금속 접점을 제공하는 고농도로 도핑된 반도체 층일 수 있다. 에피택셜 반도체 합금들로 형성된 완전한 상부 DBR 대신에, 다른 실시예들에서 사용되는 바와 같이, 별도의 미러(165)가 상부 캐비티 내 컨택 층(162) 상에 환형의 옴 접점(170)과 같은 금속 접점의 형성 후에 증착될 수 있다. 환형의 옴 접점(170)(도 22에 도시됨)은 그러한 목적으로 사용되는 경우에 계획된 레이저 개구(aperture) 또는 공진(resonant) LED에 대해 충분히 큰 오프닝(opening)을 갖는다. 미러(165)는 높은 반사율, 저손실 레이저 미러들을 만드는 이 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 사용되는 대조 굴절률 재료들의 유전체 스택일 수 있다. 유전체 미러(165)는, 사용되는 경우의 부분적인 상부 DBR 층들(168)과의 위상 정합을 위해 설계될 수 있다. 미러(165)는 전류를 전도하지 않는다. 상부 캐비티 내 컨택 층(162)은 환형의 옴 접점(170)으로부터의 전류를 전도한다. 이러한 타입의 디바이스의 하나의 이점은, 반도체-기반 DBR 층들이 더 긴 파장 레이저들 설계들에 대해 비효율적일 수 있다는 것이다. 또한, 이러한 설계 접근법은, 전류가 반도체 DBR 층들의 전체 두께를 통과하지 않아도 되므로, 옴 손실들을 줄인다.
도 21은 하부 공동 내 컨택 층(107)뿐만 아니라 제2 캐비티 내 컨택 층(162) 및 감소된 두께의 상부 DBR 층 구조(168)를 갖는 도 20의 에피택셜 웨이퍼 구조를 보다 상세하게 도시한다. 도 22는 환형의 금속 층(170)의 증착 및 패터닝 후에 동일한 디바이스 구조를 도시하며, 이는 상부 캐비티 내 컨택 층(162)으로의 옴 접점을 만든다. 도 23에 도시된 바와 같이, 이러한 경우의 레이저 메사(103)는 메사(103)의 중심에 오프닝으로 패터닝된 접점 금속(170)을 갖는다. 미러 층들(165)은 옴 접점(170) 위에 증착되고, 이에 따라 오프닝은 높은 반사율 레이저 캐비티를 생성하기 위해 유전체 층들로 채워진다. 유전체 미러 층들을 부분적인 상부 DBR과 결합하는 하이브리드 미러일 수 있는 최종 미러의 사이즈는, 높은 알루미늄 함량 층들(110)(도 7에 도시됨)의 산화에 의해 또는 이온 주입에 의해 형성되는 레이저 개구에 비해 충분히 커야 한다. 도 23에서, 레이저 메사(103)와 단락되거나 접지된 메사(105)는 전술된 바와 같이 형성된다. 이러한 단계에서, 완성된 디바이스의 형성은 전술된 바와 실질적으로 동일할 수 있으며, 단, 공정 단계들 동안 미러 층들(165)을 보호하기 위해 주의를 기울여야 한다.
일 실시예에 따르면, 도 24 내지 도 26은 도 10 내지 도 12에 도시된 공정들에 따른 VCSEL 어레이에 대한 두 예시적인 레이아웃들의 평면도들을 도시한다. 액티브 레이저 메사들(103)은 중간 영역에서 그룹화되고, n-접점 금속(122)에 의해 둘러싸이고, 단락된 메사들(105)에 의해 링잉된다(ringed). 도 24는 도 10에 도시된 공정의 완료에 의해 형성된 캡핑된(capped) 메사들(124)의 시퀀스를 도시한다. 도 25는 도 11에 도시된 공정의 결과로서 추가된 인터포저 패드 금속(130)을 도시한다. 도 26은 도 12의 금속 포스트들(132)의 상부에 추가된 솔더 범프들(136)을 도시한다. 도 25에 도시된 바와 같이, 두 레이아웃들에 대해, 인터포저 패드 금속 패턴(130a)은 액티브 레이저 메사들(103) 모두를 병렬로 연결하는 한편, 다른 인터포저 패드 금속 패턴(130b)은 모든 단락된 메사들(105)을 함께 연결한다. 이 실시예에서, 패드 금속 패턴(130a)을 위한 금속 포스트들(132)은 디바이스의 애노드 접점들이고, 패드 금속 패턴(130b)을 위한 금속 포스트들(132)은 디바이스의 캐소드 접점들이다. 참고: 도 26의 좌측 레이아웃에 도시된 바와 같이, 금속 포스트들(132)은 도 12 내지 도 20의 예시에서와 같이 원통형 구조들일 필요는 없다. 금속 접점 포스트들의 형상은 어셈블리의 용이성, PCB 금속으로의 높은 열전도, 강한 기계적 솔더 본드 강도 및 높은 전도성 및 낮은 인덕턴스를 위해 최적의 솔더 접촉 영역에 대해 설계될 수 있다.
도 27은 VCSEL 어레이에 대한 다른 예시적인 레이아웃을 도시한다. 도 27에 도시된 바와 같이, 캡핑된 메사들(124)들은 도 24의 구성들과 유사하게 구성되지만, 액티브 레이저 메사들(103)들은 갭(175)에 의해 두 개의 그룹들로 분리될 수 있다. 마찬가지로, 인터포저 패드 금속(130a)은 도 28에 도시된 바와 가이, VCSEL들(액티브 메사들)(103)에 대해 두 개의 영역들로 분리될 수 있다. 이러한 경우에, 단락된 메사들(105)은 여전히 낮은 임피던스 전류 복귀 경로를 위해 모두 병렬로 접촉되며, VCSEL들은 모두 하부 DBR(108)에서 캐비티 내 컨택 층을 통해 공통 그라운드 연결을 공유하기 때문이다. 또한, 도 29에 도시된 금속 접점 포스트들(132)은 이제 PCB에 디바이스를 솔더링하기 위해 접점 패드들로 개별적으로 연결되며, 각각은 VCSEL들(액티브 메사들)(103)의 그룹에 연결된다.
이러한 방식에서의 액티브 메사들(VCSEL들)의 분리는 VCSEL들의 그룹들을 독립적으로 켜고 끄는 것을 가능하게 하고, VCSEL들의 그룹들을 PCB 상의 별도의 패드들을 통해 개별 접점들을 연결하는 것과 같은 것에 의해 독립 적으로 변조될 수 있게 한다. 이것은, 최종 형성 단계들을 통해 특정 어플리케이션들을 위해 VCSEL 어레이를 구성하기 위한 매우 유연한 실시예이다. 메사들(103, 105)의 레이아웃은 어레이를 통한 효율적인 전류 확산(spreading) 및 어레이에 걸친 균형된 열 부하를 위해 최적화된 고정된 피치 상에 있을 수 있으며, 인터포저 패드 금속(130) 패턴의 설계 및 금속 접점 포스트(132) 패턴의 설계에 의해 결정된 최종 전기적 구성이다.
접점 패드 레이아웃(130)의 설계에서의 유연성은 지금까지 도시된 제조 순서에서 VCSEL들이 캐비티 내 컨택 층을 통해 공통으로 모두 연결되어 있다는 사실에 의해 제한된다. 그러나, 이 컨택 층은 추가적인 트렌치 에칭 또는 격리 임플란트에 의해 제조 순서에서 변경될 수 있고, 이에 따라 VCSEL들(액티브 메사들)(103)의 그룹들이 서로로부터 격리된다. 이러한 실시예에서, 도핑되지 않은 반도체 기판(102)을 갖는 것이 바람직하며, 이에 따라 하부 DBR(104)의 캐비티 내 컨택 층 및 임의의 도핑 층들만이 VCSEL들의 그룹들을 전기적으로 분리하기 위한 영역들에서 비전소성으로 만들어질 필요가 있다. 이것은, 전도 층들의 영역들로의 이온 주입에 의해 달성될 수 있으며, 이에 따라 임플란트의 장애가 그 영역을 비전도성으로 렌더링한다. 다른 접근법은 캐비티 내 컨택 층 및 나머지 도핑된 하부 DBR 층들을 통한 에칭에 의해 영역들을 서로로부터 물리적으로 격리시키기 위해, 메사 에칭 후 제2 에칭 단계를 수행하는 것이다.
도 30은, 추가적인 이온 주입이 캐비티 내 컨택 층의 전도성 영역(138)을 렌더링하고 하부 DBR(104)을 비전도성으로 만들기 위해, 메사 에칭 단계 후에 사용되는 VCSEL 어레이의 평면도를 도시한다. 도시된 VCSEL 메사들과 단락된 메사들의 그룹들이 이제 서로로부터 전기적으로 격리되어 있다. 또한, 도 31에 도시된 바와 같이, 인터포저 패드 금속(140a, 140b)은 전기적으로 분리된다. 도 32는 분리된 PCB 솔더 패드들에 접촉할 수 있는 금속 접점 포스트 및 솔더 영역들(142a, 142b, 142c, 142d)을 도시하며, 이에 따라 일 부분, 예를 들어 애노드 접점(132a)의 캐소드 접점들은 PCB 기판을 통해 전류 공급에 연결될 수 있다. 그리고, 캐소드 접점들(142b)은 제2 그룹의 애노드 접점들(142c)에 연결된다. 그리고, 전류 흐름은 캐소드 접점들(142d)을 통해 그라운드로 복귀한다. 결과적으로, PCB 연결들을 통해해 두 그룹의 레이저들을 직렬로 연결한다.
캐소드 접점들(142b)을 다이 자체의 애노드 접점들(142c)에 연결하는 것이 가능하며, 이에 따라 접점들(142a, 142d)만이 PCB 상의 전력 및 그라운드 접점들에 연결될 필요가 있으며, 다이의 두 영역들이 직렬로 연결된다. 그러나, 도 32에 도시된 바와 같은 바람직한 실시예에서, 접점 패드들(142a, 142b)은 비전도성 영역(138)에 의해 접점 패드들(142c, 142d)로부터 격리되고, 이에 따라 PCB 설계자는 설계자가 선호하는 대로 두 레이저 영역들(142a, 142c)을 병렬 또는 직렬로 연결할 수 있다.
본 개시의 실시예들은 다양한 실시예들과 관련하여 도시되고 설명되었지만, 명세서에 포함된 특정 설명으로 제한되지 않는다. 다른 실시예들을 개발하기 위해, 본 개시와 일치하는 방식으로 상이한 재료들 및 상이한 조합들이 사용될 수 있다. 또한, 추가적인 대안 또는 동등한 구성 요소들 및 엘리먼트들이 본 개시를 실시하기 위해 쉽게 사용될 수 있다.

Claims (60)

  1. 하나의 반도체 다이(die) 상의 수직-캐비티 표면-방출 레이저들(vertical-cavity surface-emitting lasers) 또는 다른 반도체 발광 디바이스들(light-emitting devices)의 어레이에 있어서,
    캐비티 내 컨택 층(intracavity contact layer)과 분산 브래그 반사기(distributed Bragg reflector)(DBR) - 상기 캐비티 내 컨택 층은 반도체 웨이퍼를 가로지르는 측방향 전도(lateral conduction)를 허용하도록 구성됨 -;
    상기 캐비티 내 컨택 층 위의 층들을 에칭함으로써 형성된(fabricated) 복수의 메사(mesas)들 - 이에 따라, 상기 메사들의 p-n 접합 영역들은 분리되고, 상기 캐비티 내 컨택 층은 상기 캐비티 내 컨택 층의 표면에 대해 전기적 접촉이 이루어지도록 노출되고, 상기 메사들 중 일부는 단락된 메사들(shorted mesas)이고, 상기 캐비티 내 컨택 층 상의 금속과 직접 접촉하기 위해 전류가 각 단락된 메사의 각 p-n 접합 영역을 지나서 션트(shunt)되도록 단락된 메사 구조의 상면과 측면들 상에 증착된 금속에 의해 전기적으로 단락되고, 상기 메사들 중 일부는 레이저 메사들(laser mesas)이고, 각 레이저 메사 구조의 상면에 전기적 접점을 갖고, 광을 방출하기 위해 각 레이저 메사의 각 p-n 접합 영역을 통해 전류가 흐르도록 각 레이저 메사의 각 p-n 접합 영역의 단락을 방지하는 유전체 층에 의해 레이저 메사 구조의 측면들 상에서 절연됨 -;
    상기 캐비티 내 컨택 층 상에 증착되고, 상기 캐비티 내 컨택 층 내의 전류 확산 손실(spreading loss)이 감소하도록, 상기 단락된 메사들에 연결하기 위해 상기 레이저 메사들의 각각의 근처로부터 측방향으로(laterally) 전류를 전도하도록 구성된 금속 접점(metallic contact);
    부식(corrosion), 추가적인 방열로부의 보호를 제공하기 위해 상기 레이저 메사들 위에 적용된 제1 시크(thick) 금속 코팅과 제1 로버스트(robust) 전기 접촉면; 및
    상기 단락된 메사들과 상기 캐비티 내 컨택 층 사이에 전기적 연결을 제공하기 위해 상기 금속 접점과 중첩되는 상기 단락된 메사들 위에 적용된 제2 시크 금속 코팅과 제2 로버스트 전기 접촉면을 포함하고,
    금속-피복된 메사들은,
    애노드(anode) 접점들 및 캐소드 접점들이 상기 반도체 웨이퍼의 일 측 상에서 상기 반도체 웨이퍼의 반대 측면으로부터의 광 방출을 갖도록 만들어 지도록 하고,
    상기 일 측은,
    증착된 절연 재료를 사용하여 평탄화 공정의 대상이 되고, 둘 이상의 패터닝된 금속 패드들이 마련되고, 제1 패터닝된 금속 패드는 상기 단락된 메사들 중 둘 이상의 상기 캐소드 접점들 사이에 제1 평면 전기적 상호연결(planar electrical interconnection)을 제공하고, 제2 패터닝된 금속 패드는 상기 레이저 메사들 중 하나 이상의 상기 애노드 접점을 위해 제2 평면 전기적 상호연결을 제공하고, 상기 제1 평면 전기적 상호연결은 상기 제2 평면 전기적 상호연결로부터 분리되고;
    상기 일 측은,
    상기 반도체 웨이퍼로부터의 상기 반도체 다이의 싱귤레이션(singulation) 후에, 추가적인 패키징(packaging)의 요구 없이 표면-장착 부품으로서 인쇄 회로 기판에 직접 솔더링되도록 구성되는,
    어레이.
  2. 제1 항에 있어서,
    상기 캐비티 내 컨택 층의 영역을 비전도성으로 렌더링(rendering)함으로써 상기 복수의 메사들 사이에서 상기 레이저 메사들 중 하나 이상과 상기 단락된 메사들 중 하나 이상을 다른 메사들로부터 전기적으로 격리시키기 위해, 트렌치(trench)나 임플란트된(implanted) 영역 또는 이들의 조합을 더 포함하고,
    상기 둘 이상의 패터닝된 금속 패드들은,
    평탄화 후에 패터닝되어, 상기 인쇄 회로 기판으로부터 금속 포스트들(posts) 또는 범프들(bumps)을 통해 개별적으로 전기적으로 접촉될 수 있는,
    어레이.
  3. 제1 항에 있어서,
    상기 반도체 웨이퍼는,
    기계적으로 또는 화학적으로 박막화된 기판 및 반사-방지 코팅을 포함하는,
    어레이.
  4. 제1 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    상기 레이저 메사들과 정렬되어 상기 기판 내로 에칭된(etched) 렌즈들을 포함하고, 이에 따라 각 레이저 메사의 광선 특성들(light beam properties)이 렌즈 프로파일(lens profile) 및 각 렌즈에 대한 오프셋의 선택을 통해 변경될 수 있고,
    상기 오프셋은,
    대응하는 레이저 메사의 레이저 축(laser axis)으로부터 각 렌즈의 정렬을 변경하는,
    어레이.
  5. 제1 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    상기 레이저 메사들과 정렬되어 상기 기판 내로 에칭된 회절 광학 소자(diffractive optical element)를 포함하고, 이에 따라 각 레이저 메사의 광선 특성들이 상기 회절 광학 소자에 의해 변경될 수 있고,
    상기 광선 특성들은,
    발산(divergence), 형상 및 방향을 포함하는,
    어레이.
  6. 제1 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    상기 레이저 메사들의 개구들(apertures)에 정렬되는 상기 기판 내로 에칭된 비아들(vias)을 포함하고, 이에 따라 레이저 투과(laser transmission) 동안 상기 기판에 의해 흡수될 파장들에서 낮은 손실 동작을 위해, 기판 흡수가 감소되는,
    어레이.
  7. 제1 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    기계적 및 화학적 수단에 의해 제거되고, 기계적 지지를 위해 본딩될 수 있는 투명한 지지 기판으로 대체되는,
    어레이.
  8. 제1 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    기계적 및 화학적 수단에 의해 제거되고, 상기 레이저 메사들과 정렬된 렌즈들 또는 다른 회전면들을 포함하는 투명한 지지 기판으로 대체되고, 이에 따라 관성 특성들이 변경될 수 있고,
    상기 광선 특성들은,
    발산, 형상 및 방향 중 하나 이상을 포함하는,
    어레이.
  9. 제1 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    화학적 및 기계적 수단에 의해 제거되고, 각 레이저 메사에 대해 외부 레이저 캐비티를 제공하기 위해, 상기 캐비티 내 컨택 층의 표현에 본딩될 수 있는 반사 코팅들을 포함하는 투명한 지지 기판으로 대체되는,
    어레이.
  10. 제1 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    기계적 및 화학적 수단에 의해 제거되고, 볼록 또는 오목 렌즈 표면들, 및 각 레이저 메사에 대해 외부 레이저 캐비티를 제공하기 위해 상기 캐비티 내 컨택 층의 표면에 본딩될 수 있는 반사 코팅들을 포함하는 투며한 지지 기판으로 대체되는,
    어레이.
  11. 제1 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    기계적 및 화학적 수단에 의해 제거되고, VCSEL-펌핑된(pumped) 솔리드(solid) 레이저 어레이를 제공하기 위해 상기 캐비티 내 컨택 층의 표면에 본딩될 수 있는 반사 코팅들을 갖는 글래스(glass) 또는 크리스탈(crystal) 솔리드 상태 레이저 게인 미디엄(laser gain medium)을 포함하는,
    어레이.
  12. 제1 항에 있어서,
    상기 둘 이상의 패터닝된 금속 패드들 상에 전기 접점들로서 마련된 도전성 금속 패드들, 포스트들 또는 범프들을 더 포함하고,
    상기 둘 이상의 패터닝된 금속 패드들은,
    사이즈, 피치(pitch) 및 높이를 갖고, 이에 따라 기존의 인쇄 회로 제조 기술들은 상기 도전성 금속 패드들, 포스트들 또는 범프들을 솔더 패드들(solder pads)로서 사용할 수 있는,
    어레이.
  13. 제12 항에 있어서,
    상기 애노드 접점들과 상기 캐소드 접점들의 표면들로의 금속간 확산(intermetallic diffusion) 및 사전-주석 처리된 솔더를 방지하기 위해, 상기 애노드 접점들과 상기 캐소드 접점들 상의 언더-범프 금속(under-bump metallization)을 더 포함하는,
    어레이.
  14. 제12 항에 있어서,
    상기 애노드 접점들과 상기 캐소드 접점들로의 금속간 확산 및 사전-부착된 솔더 볼들을 방지하기 위해, 상기 애노드 접점들과 상기 캐소드 접점들 상의 언더-범프 금속(under-bump metallization)을 더 포함하는,
    어레이.
  15. 제1 항에 있어서,
    상기 애노드 접점들과 상기 캐소들 접점들 사이 및 상기 애노드 접점들과 상기 캐소들 접점들에의 전기적 연결들에서의 오염을 방지하도록, 상기 애노드 접점들과 상기 캐소드 접점들의 노출된 측면들 또는 상기 애노드 접점들과 상기 캐소드 접점들에의 전기적 연결들을 보호하기 위해, 상기 애노드 접점들과 상기 캐소드 접점들에 적용된 제2 유전체 평탄화 층을 더 포함하는,
    어레이.
  16. 제1 항에 있어서,
    상기 둘 이상의 패터닝된 금속 패드들로의 솔더 습윤(solder wetting)을 제한하기 위해 상기 일 측에 패터닝된 솔더-습윤 배리어(barrier)를 더 포함하고,
    상기 둘 이상의 패터닝된 금속 패드들은,
    사이즈, 피치 및 높이를 갖고, 이에 따라 기존의 인쇄 회로 제조 기술들은 상기 둘 이상의 패터닝된 금속 패드들을 솔더 패드들(solder pads)로서 사용할 수 있는,
    어레이.
  17. 제16 항에 있어서,
    상기 애노드 접점들과 상기 캐소드 접점들의 표면들에 사전-주석 처리된 솔더를 더 포함하는,
    어레이.
  18. 제16 항에 있어서,
    상기 애노드 접점들과 상기 캐소드 접점들에 사전-부착된 솔더 볼들을 더 포함하는,
    어레이.
  19. 제16 항에 있어서,
    상기 캐비티 내 컨택 층의 영역을 비전도성으로 렌더링함으로써 상기 복수의 메사들 사이에서 상기 레이저 메사들 중 하나 이상과 상기 단락된 메사들 중 하나 이상을 다른 메사들로부터 전기적으로 격리시키기 위해, 트렌치나 임플란트된 영역 또는 이들의 조합을 더 포함하고,
    상기 둘 이상의 패터닝된 금속 패드들은,
    평탄화 후에 패터닝되어, 상기 인쇄회로 기판의 패드들에 의해 개별적으로 전기적으로 접촉될 수 있는,
    어레이.
  20. 제1 항에 있어서,
    부식을 방지하고, 일반적인 솔더들로부터의 확산을 방지하기 위해, 적어도 상기 둘 이상의 패터닝된 금속 패드들 위에 보호 금속 코팅을 더 포함하는,
    어레이.
  21. 하나의 반도체 다이 상의 수직-캐비티 표면-방출 레이저들 또는 다른 반도체 발광 디바이스들의 어레이에 있어서,
    반도체 웨이퍼 상에 위치된 제1 캐비티 내 컨택 층과 제1 성장된(grown) 분산 브래그 반사기(DBR) - 상기 제1 캐비티 내 컨택 층은 상기 반도체 웨이퍼를 가로지르는 측방향 전도를 허용하도록 구성됨 -;
    반사율(reflectivity)을 감소시키도록 구성된 나중에 성장된 제2 DBR;
    상기 제2 DBR 위에 위치된 제2 캐비티 내 컨택 층;
    상기 제2 캐비티 내 컨택 층 상에 형성된 환형의(annular) 옴 접점(ohmic contact) - 상기 환형의 옴 접점은 레이저 개구에 대해 과도한 회절 소신을 유발하지 않도록 적절한 사이즈의 오프닝(opening)을 가짐 -;
    레이저 캐비티 또는 공진(resonant) LED 캐비티의 일부로서 사용될 때 상기 제2 DBR의 반사율을 증가시키도록 구성된 상기 환형의 옴 접점 내의 상기 오프닝 상에 증착된 일련의 유전체 또는 금속 층들 - 상기 일련의 유전체 또는 금속 층들은 상기 환형의 옴 접점의 표면을 노출시키도록 패터닝됨 -;
    상기 제2 캐비티 내 컨택 층 위에 층들을 에칭함으로써 형성된 복수의 메사들 - 이에 따라, 메사들의 p-n 접합 영역들은 분리되고, 상기 제2 캐비티 내 컨택 층은 상기 제2 캐비티 내 컨택 층의 표면에 대해 전기적 접촉이 이루어지도록 노출되고, 상기 메사들 중 일부는 단락된 메사들이고, 상기 캐비티 내 컨택 층 상의 금속과 직접 접촉하기 위해 전류가 각 단락된 메사의 각 p-n 접합 영역을 지나서 션트되도록 단락된 메사 구조의 상면과 측면들 상에 증착된 금속에 의해 전기적으로 단락되고, 상기 메사들 중 일부는 레이저 메사들이고, 각 레이저 메사 구조의 상면에 전기적 접점을 갖고, 광을 방출하기 위해 각 레이저 메사의 각 p-n 접합 영역을 통해 전류가 흐르도록 각 레이저 메사의 각 p-n 접합 영역의 단락을 방지하는 유전체 층에 의해 레이저 메사 구조의 측면들 상에서 절연됨 -;
    상기 제2 캐비티 내 컨택 층 상에 증착되고, 상기 제2 캐비티 내 컨택 층 내의 전류 확산 손실이 감소하도록, 상기 단락된 메사들에 연결하기 위해 상기 레이저 메사들의 각각의 근처로부터 측방향으로 전류를 전도하도록 구성된 금속 접점;
    부식, 추가적인 방열로부터의 보호를 제공하기 위해 상기 레이저 메사들 위에 적용된 제1 시크 금속 코팅과 제1 로버스트 전기 접촉면; 및
    상기 단락된 메사들과 상기 제2 캐비티 내 컨택 층 사이에 전기적 연결을 제공하기 위해 상기 금속 접점과 중첩되는 상기 단락된 메사들 위에 적용된 제2 시크 금속 코팅과 제2 로버스트 전기 접촉면을 포함하고,
    금속-피복된 메사들은,
    애노드 접점들 및 캐소드 접점들이 상기 반도체 웨이퍼의 일 측 상에서 상기 반도체 웨이퍼의 반대 측면으로부터의 광 방출을 갖도록 만들어 지도록 하고,
    상기 일 측은,
    증착된 절연 재료를 사용하여 평탄화 공정의 대상이 되고, 둘 이상의 패터닝된 금속 패드들이 마련되고, 제1 패터닝된 금속 패드는 상기 단락된 메사들 중 둘 이상의 상기 캐소드 접점들 사이에 제1 평면 전기적 상호연결을 제공하고, 제2 패터닝된 금속 패드는 상기 레이저 메사들 중 하나 이상의 상기 애노드 접점을 위해 제2 평면 전기적 상호연결을 제공하고, 상기 제1 평면 전기적 상호연결은 상기 제2 평면 전기적 상호연결로부터 분리되고;
    상기 일 측은,
    상기 반도체 웨이퍼로부터의 상기 반도체 다이의 싱귤레이션(singulation) 후에, 추가적인 패키징의 요구 없이 표면-장착 부품으로서 인쇄 회로 기판에 직접 솔더링되도록 구성되는,
    어레이.
  22. 제21 항에 있어서,
    상기 제2 캐비티 내 컨택 층의 영역을 비전도성으로 렌더링함으로써 상기 복수의 메사들 사이에서 상기 레이저 메사들 중 하나 이상과 상기 단락된 메사들 중 하나 이상을 다른 메사들로부터 전기적으로 격리시키기 위해, 트렌치나 임플란트된 영역 또는 이들의 조합을 더 포함하고,
    상기 둘 이상의 패터닝된 금속 패드들은,
    평탄화 후에 패터닝되어, 상기 인쇄 회로 기판으로부터 금속 포스트들 또는 범프들을 통해 개별적으로 전기적으로 접촉될 수 있는,
    어레이.
  23. 제21 항에 있어서,
    상기 반도체 웨이퍼는,
    기계적으로 또는 화학적으로 박막화된 기판 및 반사-방지 코팅을 포함하는,
    어레이.
  24. 제21 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    상기 레이저 메사들과 정렬되어 상기 기판 내로 에칭된 렌즈들을 포함하고, 이에 따라 각 레이저 메사의 광선 특성들이 렌즈 프로파일 및 각 렌즈에 대한 오프셋의 선택을 통해 변경될 수 있고,
    상기 오프셋은,
    대응하는 레이저 메사의 레이저 축으로부터 각 렌즈의 정렬을 변경하는,
    어레이.
  25. 제21 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    상기 레이저 메사들과 정렬되어 상기 기판 내로 에칭된 회절 광학 소자를 포함하고, 이에 따라 각 레이저 메사의 광선 특성들이 상기 회절 광학 소자에 의해 변경될 수 있고,
    상기 광선 특성들은,
    발산, 형상 및 방향을 포함하는,
    어레이.
  26. 제21 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    상기 레이저 메사들의 개구들에 정렬되는 상기 기판 내로 에칭된 비아들을 포함하고, 이에 따라 레이저 투과 동안 상기 기판에 의해 흡수될 파장들에서 낮은 손실 동작을 위해, 기판 흡수가 감소되는,
    어레이.
  27. 제21 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    기계적 및 화학적 수단에 의해 제거되고, 기계적 지지를 위해 본딩될 수 있는 투명한 지지 기판으로 대체되는,
    어레이.
  28. 제21 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    기계적 및 화학적 수단에 의해 제거되고, 상기 레이저 메사들과 정렬된 렌즈들 또는 다른 회전면들을 포함하는 투명한 지지 기판으로 대체되고, 이에 따라 관성 특성들이 변경될 수 있고,
    상기 광선 특성들은,
    발산, 형상 및 방향 중 하나 이상을 포함하는,
    어레이.
  29. 제21 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    화학적 및 기계적 수단에 의해 제거되고, 각 레이저 메사에 대해 외부 레이저 캐비티를 제공하기 위해, 상기 캐비티 내 컨택 층의 표현에 본딩될 수 있는 반사 코팅들을 포함하는 투명한 지지 기판으로 대체되는,
    어레이.
  30. 제21 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    기계적 및 화학적 수단에 의해 제거되고, 볼록 또는 오목 렌즈 표면들, 및 각 레이저 메사에 대해 외부 레이저 캐비티를 제공하기 위해 상기 캐비티 내 컨택 층의 표면에 본딩될 수 있는 반사 코팅들을 포함하는 투며한 지지 기판으로 대체되는,
    어레이.
  31. 제21 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    기계적 및 화학적 수단에 의해 제거되고, VCSEL-펌핑된 솔리드 레이저 어레이를 제공하기 위해 상기 제2 캐비티 내 컨택 층의 표면에 본딩될 수 있는 반사 코팅들을 갖는 글래스 또는 크리스탈 솔리드 상태 레이저 게인 미디엄을 포함하는,
    어레이.
  32. 제21 항에 있어서,
    상기 둘 이상의 패터닝된 금속 패드들 상에 전기 접점들로서 마련된 도전성 금속 패드들, 포스트들 또는 범프들을 더 포함하고,
    상기 둘 이상의 패터닝된 금속 패드들은,
    사이즈, 피치 및 높이를 갖고, 이에 따라 기존의 인쇄 회로 제조 기술들은 상기 도전성 금속 패드들, 포스트들 또는 범프들을 솔더 패드들로서 사용할 수 있는,
    어레이.
  33. 제32 항에 있어서,
    상기 애노드 접점들과 상기 캐소드 접점들의 표면들로의 금속간 확산 및 사전-주석 처리된 솔더를 방지하기 위해, 상기 애노드 접점들과 상기 캐소드 접점들 상의 언더-범프 금속을 더 포함하는,
    어레이.
  34. 제32 항에 있어서,
    상기 애노드 접점들과 상기 캐소드 접점들로의 금속간 확산 및 사전-부착된 솔더 볼들을 방지하기 위해, 상기 애노드 접점들과 상기 캐소드 접점들 상의 언더-범프 금속을 더 포함하는,
    어레이.
  35. 제21 항에 있어서,
    상기 애노드 접점들과 상기 캐소들 접점들 사이 및 상기 애노드 접점들과 상기 캐소들 접점들에의 전기적 연결들에서의 오염을 방지하도록, 상기 애노드 접점들과 상기 캐소드 접점들의 노출된 측면들 또는 상기 애노드 접점들과 상기 캐소드 접점들에의 전기적 연결들을 보호하기 위해, 상기 애노드 접점들과 상기 캐소드 접점들에 적용된 제2 유전체 평탄화 층을 더 포함하는,
    어레이.
  36. 제21 항에 있어서,
    상기 둘 이상의 패터닝된 금속 패드들로의 솔더 습윤을 제한하기 위해 상기 일 측에 패터닝된 솔더-습윤 배리어를 더 포함하고,
    상기 둘 이상의 패터닝된 금속 패드들은,
    사이즈, 피치 및 높이를 갖고, 이에 따라 기존의 인쇄 회로 제조 기술들은 상기 둘 이상의 패터닝된 금속 패드들을 솔더 패드들로서 사용할 수 있는,
    어레이.
  37. 제36 항에 있어서,
    상기 애노드 접점들과 상기 캐소드 접점들의 표면들에 사전-주석 처리된 솔더를 더 포함하는,
    어레이.
  38. 제36 항에 있어서,
    상기 애노드 접점들과 상기 캐소드 접점들에 사전-부착된 솔더 볼들을 더 포함하는,
    어레이.
  39. 제36 항에 있어서,
    상기 캐비티 내 컨택 층의 영역을 비전도성으로 렌더링함으로써 상기 복수의 메사들 사이에서 상기 레이저 메사들 중 하나 이상과 상기 단락된 메사들 중 하나 이상을 다른 메사들로부터 전기적으로 격리시키기 위해, 트렌치나 임플란트된 영역 또는 이들의 조합을 더 포함하고,
    상기 둘 이상의 패터닝된 금속 패드들은,
    평탄화 후에 패터닝되어, 상기 인쇄회로 기판의 패드들에 의해 개별적으로 전기적으로 접촉될 수 있는,
    어레이.
  40. 제21 항에 있어서,
    부식을 방지하고, 일반적인 솔더들로부터의 확산을 방지하기 위해, 적어도 상기 둘 이상의 패터닝된 금속 패드들 위에 보호 금속 코팅을 더 포함하는,
    어레이.
  41. 하나의 반도체 다이 상의 수직-캐비티 표면-방출 레이저들 또는 다른 반도체 발광 디바이스들의 어레이에 있어서,
    반도체 웨이퍼 상에 위치된 제1 캐비티 내 컨택 층과 성장된 분산 브래그 반사기(DBR) - 상기 제1 캐비티 내 컨택 층은 상기 반도체 웨이퍼를 가로지르는 측방향 전도를 허용하도록 구성됨 -;
    상기 DBR 위에 위치된 제2 캐비티 내 컨택 층;
    상기 제2 캐비티 내 컨택 층 상에 형성된 환형의 옴 접점 - 상기 환형의 옴 접점은 레이저 개구에 대해 과도한 회절 소신을 유발하지 않도록 적절한 사이즈의 오프닝을 가짐 -;
    일련의 유전체 또는 금속 층들 - 상기 일련의 유전체 또는 금속 층들은, 상기 일련의 유전체 또는 금속 층들이 레이저 캐비티 또는 공진 LED 캐비티의 일부로서 사용될 때 반사율을 증가시키도록 구성된 상기 환형의 옴 접점 내의 상기 오프닝 상에 증착되고, 상기 일련의 유전체 또는 금속 층들은 상기 환형의 옴 접점의 표면을 노출시키도록 패터닝됨 -;
    상기 제2 캐비티 내 컨택 층 위에 층들을 에칭함으로써 형성된 복수의 메사들 - 이에 따라, 메사들의 p-n 접합 영역들은 분리되고, 상기 제2 캐비티 내 컨택 층은 상기 제2 캐비티 내 컨택 층의 표면에 대해 전기적 접촉이 이루어지도록 노출되고, 상기 메사들 중 일부는 단락된 메사들이고, 상기 캐비티 내 컨택 층 상의 금속과 직접 접촉하기 위해 전류가 각 단락된 메사의 각 p-n 접합 영역을 지나서 션트되도록 단락된 메사 구조의 상면과 측면들 상에 증착된 금속에 의해 전기적으로 단락되고, 상기 메사들 중 일부는 레이저 메사들이고, 각 레이저 메사 구조의 상면에 전기적 접점을 갖고, 광을 방출하기 위해 각 레이저 메사의 각 p-n 접합 영역을 통해 전류가 흐르도록 각 레이저 메사의 각 p-n 접합 영역의 단락을 방지하는 유전체 층에 의해 레이저 메사 구조의 측면들 상에서 절연됨 -;
    상기 제2 캐비티 내 컨택 층 상에 증착되고, 상기 제2 캐비티 내 컨택 층 내의 전류 확산 손실이 감소하도록, 상기 단락된 메사들에 연결하기 위해 상기 레이저 메사들의 각각의 근처로부터 측방향으로 전류를 전도하도록 구성된 금속 접점;
    부식, 추가적인 방열로부터의 보호를 제공하기 위해 상기 레이저 메사들 위에 적용된 제1 시크 금속 코팅과 제1 로버스트 전기 접촉면; 및
    상기 단락된 메사들과 상기 제2 캐비티 내 컨택 층 사이에 전기적 연결을 제공하기 위해 상기 금속 접점과 중첩되는 상기 단락된 메사들 위에 적용된 제2 시크 금속 코팅과 제2 로버스트 전기 접촉면을 포함하고,
    금속-피복된 메사들은,
    애노드 접점들 및 캐소드 접점들이 상기 반도체 웨이퍼의 일 측 상에서 상기 반도체 웨이퍼의 반대 측면으로부터의 광 방출을 갖도록 만들어 지도록 하고,
    상기 일 측은,
    증착된 절연 재료를 사용하여 평탄화 공정의 대상이 되고, 둘 이상의 패터닝된 금속 패드들이 마련되고,- 제1 패터닝된 금속 패드는 상기 단락된 메사들 중 둘 이상의 상기 캐소드 접점들 사이에 제1 평면 전기적 상호연결을 제공하고, 제2 패터닝된 금속 패드는 상기 레이저 메사들 중 하나 이상의 상기 애노드 접점을 위해 제2 평면 전기적 상호연결을 제공하고, 상기 제1 평면 전기적 상호연결은 상기 제2 평면 전기적 상호연결로부터 분리되고;
    상기 일 측은,
    상기 반도체 웨이퍼로부터의 상기 반도체 다이의 싱귤레이션 후에, 추가적인 패키징의 요구 없이 표면-장착 부품으로서 인쇄 회로 기판에 직접 솔더링되도록 구성되는,
    어레이.
  42. 제41 항에 있어서,
    상기 제2 캐비티 내 컨택 층의 영역을 비전도성으로 렌더링함으로써 상기 복수의 메사들 사이에서 상기 레이저 메사들 중 하나 이상과 상기 단락된 메사들 중 하나 이상을 다른 메사들로부터 전기적으로 격리시키기 위해, 트렌치나 임플란트된 영역 또는 이들의 조합을 더 포함하고,
    상기 둘 이상의 패터닝된 금속 패드들은,
    평탄화 후에 패터닝되어, 상기 인쇄 회로 기판으로부터 금속 포스트들 또는 범프들을 통해 개별적으로 전기적으로 접촉될 수 있는,
    어레이.
  43. 제41 항에 있어서,
    상기 반도체 웨이퍼는,
    기계적으로 또는 화학적으로 박막화된 기판 및 반사-방지 코팅을 포함하는,
    어레이.
  44. 제41 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    상기 레이저 메사들과 정렬되어 상기 기판 내로 에칭된 렌즈들을 포함하고, 이에 따라 각 레이저 메사의 광선 특성들이 렌즈 프로파일 및 각 렌즈에 대한 오프셋의 선택을 통해 변경될 수 있고,
    상기 오프셋은,
    대응하는 레이저 메사의 레이저 축으로부터 각 렌즈의 정렬을 변경하는,
    어레이.
  45. 제41 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    상기 레이저 메사들과 정렬되어 상기 기판 내로 에칭된 회절 광학 소자를 포함하고, 이에 따라 각 레이저 메사의 광선 특성들이 상기 회절 광학 소자에 의해 변경될 수 있고,
    상기 광선 특성들은,
    발산, 형상 및 방향을 포함하는,
    어레이.
  46. 제41 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    상기 레이저 메사들의 개구들에 정렬되는 상기 기판 내로 에칭된 비아들을 포함하고, 이에 따라 레이저 투과 동안 상기 기판에 의해 흡수될 파장들에서 낮은 손실 동작을 위해, 기판 흡수가 감소되는,
    어레이.
  47. 제41 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    기계적 및 화학적 수단에 의해 제거되고, 기계적 지지를 위해 본딩될 수 있는 투명한 지지 기판으로 대체되는,
    어레이.
  48. 제41 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    기계적 및 화학적 수단에 의해 제거되고, 상기 레이저 메사들과 정렬된 렌즈들 또는 다른 회전면들을 포함하는 투명한 지지 기판으로 대체되고, 이에 따라 관성 특성들이 변경될 수 있고,
    상기 광선 특성들은,
    발산, 형상 및 방향 중 하나 이상을 포함하는,
    어레이.
  49. 제41 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    화학적 및 기계적 수단에 의해 제거되고, 각 레이저 메사에 대해 외부 레이저 캐비티를 제공하기 위해, 상기 캐비티 내 컨택 층의 표현에 본딩될 수 있는 반사 코팅들을 포함하는 투명한 지지 기판으로 대체되는,
    어레이.
  50. 제41 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    기계적 및 화학적 수단에 의해 제거되고, 볼록 또는 오목 렌즈 표면들, 및 각 레이저 메사에 대해 외부 레이저 캐비티를 제공하기 위해 상기 캐비티 내 컨택 층의 표면에 본딩될 수 있는 반사 코팅들을 포함하는 투며한 지지 기판으로 대체되는,
    어레이.
  51. 제41 항에 있어서,
    상기 반도체 웨이퍼는,
    기판을 포함하고,
    상기 기판은,
    기계적 및 화학적 수단에 의해 제거되고, VCSEL-펌핑된 솔리드 레이저 어레이를 제공하기 위해 상기 제2 캐비티 내 컨택 층의 표면에 본딩될 수 있는 반사 코팅들을 갖는 글래스 또는 크리스탈 솔리드 상태 레이저 게인 미디엄을 포함하는,
    어레이.
  52. 제41 항에 있어서,
    상기 둘 이상의 패터닝된 금속 패드들 상에 전기 접점들로서 마련된 도전성 금속 패드들, 포스트들 또는 범프들을 더 포함하고,
    상기 둘 이상의 패터닝된 금속 패드들은,
    사이즈, 피치 및 높이를 갖고, 이에 따라 기존의 인쇄 회로 제조 기술들은 상기 도전성 금속 패드들, 포스트들 또는 범프들을 솔더 패드들로서 사용할 수 있는,
    어레이.
  53. 제52 항에 있어서,
    상기 애노드 접점들과 상기 캐소드 접점들의 표면들로의 금속간 확산 및 사전-주석 처리된 솔더를 방지하기 위해, 상기 애노드 접점들과 상기 캐소드 접점들 상의 언더-범프 금속을 더 포함하는,
    어레이.
  54. 제52 항에 있어서,
    상기 애노드 접점들과 상기 캐소드 접점들로의 금속간 확산 및 사전-부착된 솔더 볼들을 방지하기 위해, 상기 애노드 접점들과 상기 캐소드 접점들 상의 언더-범프 금속을 더 포함하는,
    어레이.
  55. 제41 항에 있어서,
    상기 애노드 접점들과 상기 캐소들 접점들 사이 및 상기 애노드 접점들과 상기 캐소들 접점들에의 전기적 연결들에서의 오염을 방지하도록, 상기 애노드 접점들과 상기 캐소드 접점들의 노출된 측면들 또는 상기 애노드 접점들과 상기 캐소드 접점들에의 전기적 연결들을 보호하기 위해, 상기 애노드 접점들과 상기 캐소드 접점들에 적용된 제2 유전체 평탄화 층을 더 포함하는,
    어레이.
  56. 제41 항에 있어서,
    상기 둘 이상의 패터닝된 금속 패드들로의 솔더 습윤을 제한하기 위해 상기 일 측에 패터닝된 솔더-습윤 배리어를 더 포함하고,
    상기 둘 이상의 패터닝된 금속 패드들은,
    사이즈, 피치 및 높이를 갖고, 이에 따라 기존의 인쇄 회로 제조 기술들은 상기 둘 이상의 패터닝된 금속 패드들을 솔더 패드들로서 사용할 수 있는,
    어레이.
  57. 제56 항에 있어서,
    상기 애노드 접점들과 상기 캐소드 접점들의 표면들에 사전-주석 처리된 솔더를 더 포함하는,
    어레이.
  58. 제56 항에 있어서,
    상기 애노드 접점들과 상기 캐소드 접점들에 사전-부착된 솔더 볼들을 더 포함하는,
    어레이.
  59. 제56 항에 있어서,
    상기 캐비티 내 컨택 층의 영역을 비전도성으로 렌더링함으로써 상기 복수의 메사들 사이에서 상기 레이저 메사들 중 하나 이상과 상기 단락된 메사들 중 하나 이상을 다른 메사들로부터 전기적으로 격리시키기 위해, 트렌치나 임플란트된 영역 또는 이들의 조합을 더 포함하고,
    상기 둘 이상의 패터닝된 금속 패드들은,
    평탄화 후에 패터닝되어, 상기 인쇄회로 기판의 패드들에 의해 개별적으로 전기적으로 접촉될 수 있는,
    어레이.
  60. 제21 항에 있어서,
    부식을 방지하고, 일반적인 솔더들로부터의 확산을 방지하기 위해, 적어도 상기 둘 이상의 패터닝된 금속 패드들 위에 보호 금속 코팅을 더 포함하는,
    어레이.
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