CN113872046B

CN113872046B - 具有多个堆叠活性区的vcsel设备

Info

Publication number: CN113872046B
Application number: CN202110733243.6A
Authority: CN
Inventors: R.F.卡森; 李念宜; M.E.沃伦; T.法宁; G.巴钦
Original assignee: Lumentum Operations LLC
Current assignee: Lumentum Operations LLC
Priority date: 2020-06-30
Filing date: 2021-06-29
Publication date: 2024-04-16
Anticipated expiration: 2041-06-29
Also published as: CN113872046A

Abstract

描述了用于实现串联连接的单芯片垂直腔面发射激光器(VCSEL)阵列的方法、设备和系统。在一个方面，单个芯片包括一个或多个位于导电层上的非导电区，以产生多个电分离的导电区。每个电分离区可以具有多个VCSEL元件，包括串联连接的阳极区和阴极区。芯片连接到具有金属化图案的基板，金属化图案串联地连接导电层上的每个电分离区。在一个方面，金属化图案将第一电分离区的阳极区连接到第二电分离区的阴极区。金属化图案还可以包括切口，该切口保持每个导电层区上的阳极和阴极区之间的电分离，并且与蚀刻区对准。

Description

具有多个堆叠活性区的VCSEL设备

技术领域

本公开涉及垂直腔面发射激光器(VCSEL)阵列，以及与串联结构相关的设备、方法和系统。

背景技术

垂直腔面发射激光器(VCSEL)用于各种通信技术，包括短波长多模光纤通信系统。VCSEL在极端温度和辐射环境下也非常有效和耐用，因此在照明和工业热处理等应用中非常有用。单个VCSEL设备通常以几毫瓦的光输出功率工作，尤其是在设计用于10Gb/s或更高的数据速率时。通过在公共衬底或多个衬底上构建同时寻址的VCSEL阵列，可以获得更大的光输出功率。

然而，由于电流扩展损耗和模式特性，VCSEL被限制在适度的孔径尺寸。为了将VCSEL扩展到更高的功率，通常的方法是在公共管芯上创建VCSEL阵列。阵列设备通常并联或串联组合，设计用于低调制带宽。在并联布置中，单个衬底上的多个VCSEL通常通过晶片连接，并且激光器与公共阴极电并联连接。这种配置可以在例如美国专利7,949,024B2中找到，其描述了背发射VCSEL阵列的并行配置。然而，附加体电容是VCSEL并联工作的限制因素，并联布置可能不是大电流脉冲驱动电路的理想阻抗匹配。R.卡森、M.沃伦、P.达查、T.威尔科克斯、J.梅纳德、D.银铃、K.奥蒂斯和J.洛特，“大功率高速VCSEL阵列的进展”，Proc.SPIE 9766，垂直腔面发射激光器XX，97660B(2016年3月18日)已经表明通过串联多个管芯可以获得更高的光功率。每个单独的管芯具有并联连接的多个VCSEL，但是管芯倒装结合到的基板可以串联连接管芯。

与单个并联连接的VCSEL阵列相比，已经显示，串联连接的VCSEL阵列在给定电流下大大提高了输出光功率，尤其是在低占空比脉冲电流源下工作时。这种高功率脉冲光源特别适用于闪光-LiDAR和短程NIR照明等应用。

在许多当前的串联配置中，每个VCSEL阵列包括一组布置在单个芯片或晶片上的平行VCSEL元件，以及由短接触点形成的公共阴极路径，该公共阴极路径连接到芯片上的导电层。多个芯片被结合在一公共的基板上，并被布置成形成串联连接。在倒装芯片布置中，每个芯片的阳极连接到基板上的公共电连接，每个芯片上的公共阴极连接到基板布置上的下一个芯片的阳极连接。由于这种配置在每个芯片上使用共同的阴极布置，因此在共同的基板上“平铺”多个芯片是实现串联连接配置的唯一方式。

从设计灵活性的角度来看，“平铺”方法具有许多优势。然而，存在使用单个芯片明显更有利的配置。例如，在使用分段微透镜组的激光组件中，这些透镜之间的相对对准精度是至关重要的，使得拼接芯片之间的相对角度差异成为问题。另一个例子的情况是，存在低值电流源，其可以受益于与串联连接相关联的额外光功率，但是平铺多个管芯所需的额外半导体管芯面积导致成本和封装问题。平铺还需要额外的空间，多个芯片会导致成本增加和封装问题。因此，在某些情况下，这种尺寸、成本和制造因素超过了与串联连接相关的额外光功率的优点。此外，由于匹配的特性更可能来自安装在同一芯片上的VCSEL元件，当波长控制要求规定串联使用的VCSEL元件具有几乎相同的发射特性时，平铺可能不是优选的。

发明内容

高功率阵列可能需要大于100％的差分量子效率。实现比这更高的斜率效率的一种方法是在VCSEL中外延堆叠一个以上的活性区(active region)，同时利用相同的DBR镜。多活性区VCSEL通常称为级联VCSEL，其堆叠了多个活性区，并且必须利用反向隧道结将活性区电耦合在一起。反向隧道结通常被称为反向Esaki隧道结，其允许在多个活性区之间实现隧道电流。隧穿过程有时被称为载流子再循环过程，由此来自一个活性区的载流子被注入到下一个活性区。因此，可以实现更高的斜率效率和更高的功率VCSEL。然而，由于活性区的堆叠，VCSEL也需要更高的工作电压。

描述了用于串联连接的单芯片垂直腔面发射激光器(VCSEL)阵列的方法、设备和系统。与并联连接的单个阵列相比，串联连接的设计能够从给定的电流源获得更高的峰值光功率。单个芯片可以包括半导体衬底和导电层。导电层包括一个或多个非导电区，其通过蚀刻通过导电层或通过离子注入形成，这在导电层上产生多个电分离区。每个电分离区可以具有多个VCSEL元件，包括串联连接的阳极区和阴极区。该芯片还连接到具有金属化图案的基板，这使得导电层上的电分离区之间能够串联连接。在一个实施例中，金属化图案将第一电分离区的阴极区连接到第二电分离区的阳极区。金属化图案还可以包括切口，该切口保持同一电分离层区上的阳极和阴极区之间的电分离，并且与蚀刻区对准。

在一些实施例中，芯片的半导体衬底可以是半绝缘或绝缘材料。蚀刻区可以包括具有裂开或切割边缘的蚀刻图案，并且可以进一步是一维或二维的。基板金属化图案也可以匹配导电层的蚀刻区上的一个或多个蚀刻图案。芯片和基板也可以通过倒装芯片结合或类似方法连接。在另一方面，每个电分离区的阴极区位于同一电分离区中的阳极区周围。此外，每个阴极区包括多个短路触点。VCSEL元件可以电连接到外部驱动器电路。

附图说明

提供附图是为了说明这里描述的示例实施例，而不是为了限制本公开的范围。

图1是根据一个实施例的简化截面图，示出了倒装结合的串联VCSEL，其与提供电流返回路径的短路VCSEL结构配对，使得阳极和阴极触点在芯片的同一侧；

图2是两个串联的VCSEL阵列的简化截面图，进一步示出了根据一个实施例的短路台面设备、热沉、结合层和其他特征；其中通过沟槽隔离或离子注入区形成电绝缘区。

图3是两个串联的VCSEL阵列的替换实施例，其中通过离子注入和通过衬底方法的沟槽隔离形成电分离区。

图4是两个串联的VCSEL阵列的替换实施例，其中通过蚀刻通过导电层并去除半导体衬底材料并用绝缘支撑衬底替换来形成电分离区。

图5是在单个芯片或管芯上串联连接的三个VCSEL阵列的示例性布局的俯视图。

图6示出了图5的串联连接的芯片阵列，其连接到具有示例性金属化图案的基板。

图7是在单个芯片或管芯上串联连接的四个VCSEL阵列的示例性布局的俯视图。

图8示出了图7的串联单芯片阵列连接到具有示例性金属化图案的基板。

图9(a)、图9(b)和图9(c)示出了包括一个或多个活性区的VCSEL实施例。

图10(a)、图10(b)、图10(c)和图10(d)示出了包括一个或多个活性区的VCSEL实施例，该活性区包括限制层和/或隧道结。

图11(a)、图11(b)和图11(c)示出了包括一个或多个活性区和注入层的VCSEL实施例。

图12(a)、图12(b)和图12(c)示出了包括一个或多个具有导电层的活性区的VCSEL实施例。

具体实施方式

本文描述了用于在单个芯片上实现垂直腔面发射激光器(VCSEL)阵列的多个串联连接的设备、系统和方法。相对于单个并联的VCSEL阵列，串联的VCSEL阵列大大提高了给定连续(CW)或脉冲电流源的输出光功率。当由低占空比脉冲电流源操作时，增强的峰值光功率尤其明显。这种高功率脉冲光源特别适用于各种应用，包括闪光LiDAR或近红外照明。

在单个芯片上具有不同尺寸和配置的串联激光器阵列区的能力允许驱动电路、激光器配置和输出微光学设备最佳匹配以最大化每个区的输出。此外，VCSEL阵列设计的灵活性和多样性使得能够定制整体光束输出。由于实施例不限于特定的“平铺”或基板上的其他布置，因此可以降低制造和其他成本。

下面描述的实施例中，阵列中的VCSEL互连，使得阳极和阴极触点都在晶片的有源面上进行。在这种配置中，可以使用非导电(未掺杂)晶片作为设备衬底，从而更容易隔离VCSEL。使阴极和阳极触点到晶片同一侧的能力是封装和集成的一大优势。单个倒装芯片结合步骤可用于在各种衬底上组装，包括有源集成电路。无引线结合的直接互连可最大限度地降低寄生电感，实现短时高电流脉冲操作。

根据实施例，图1示出了倒装芯片结合的VCSEL阵列的简化示意横截面，其中阳极和阴极触点在管芯的同一侧。该图示出了单个激光器管芯或芯片100，其具有单个激光器103和接触基板衬底200的单个短路台面105。然而，在实践中，单个芯片可有多个激光台面和短路台面。发光激光器是接触基板202上的阳极接触垫的台面。接触阴极接触垫204的台面类似于激光台面制造，但是镀覆金属层124与激光结构的p和n掺杂层接触，产生电短路，因此没有电流流过结并且没有光发射。可选地，镀覆金属层124可以通过介电涂层与p掺杂层隔离，仅接触n掺杂材料并将电流直接短路到基板200上的阴极触点204。同样，在该实施例中，没有电流流过结，并且没有光发射。

应当理解，本文公开的方法可以用于制造其他半导体设备的阵列，例如发光二极管、光电探测器、边缘发射激光器、调制器、高电子迁移率晶体管、共振隧穿二极管、异质结双极晶体管、量子点激光器等。此外，应当理解，实施例中的VCSEL阵列设备100的图示仅用于说明目的，决不意味着限制本发明的范围。

在该实施例中，VCSEL阵列设备包括通常包括砷化镓(GaAs)的衬底102。然而，诸如磷化铟(InP)、砷化铟(InAs)、硅(Si)、外延生长材料等的其他材料可以用于形成衬底102。衬底102通常包括一晶格常数，该晶格常数被选择为最小化随后在其上生长的材料层中的缺陷。还应当理解，选择随后生长的材料层的组成和厚度中的至少一个将提供期望的工作波长。随后的层通过使用分子束外延(MBE)、金属有机化学气相沉积(MOCVD)等的外延生长沉积在衬底102上。

在一些实施例中，半导体衬底102被掺杂，以便为电流返回路径提供额外的导电材料。该额外的导电材料不是必需的，并且半导体衬底102可以是未掺杂的或者可以使用具有非常低导电性的半绝缘材料。在这种情况下，阴极接触层104是阵列中激光器之间的关键电连接层。

层104是VCSEL的半导体层结构中的掺杂层，其允许跨衬底102的横向传导。金属层122(见图2)与靠近激光台面103的层104接触，以便减小电流返回路径的电阻。导电阴极层104连接到短路台面105的镀覆金属结构124。在一个实施例中，层104可以是外延沉积在衬底102上的晶格匹配的下分布式布拉格反射器(DBR)，以形成VCSEL台面103和短路/短接/接地台面105的第一凸起层。下DBR 104由折射率变化(高和低)的多层交替材料形成，或者由电介质波导的某些特性(例如高度)的周期性变化形成，导致波导中有效折射率的周期性变化。每个层边界引起光波的部分反射，由此产生的层的组合在期望的工作波长下充当高质量的反射器。因此，尽管下DBR 104包括一个以上的材料层，但是为了讨论的简单和容易，它在图1中被示出为由单层组成。下DBR 104的一部分也可以制成导电的，以允许与VCSEL阵列设备形成电接触(未示出)。

在一实施例中，活性区可以外延沉积在下DBR 104上，其中活性区包括包覆(和/或波导)层、阻挡层和能够以期望的工作波长发射大量光的活性材料。工作波长是在大约620纳米到大约1600纳米范围内的波长(对于GaAs衬底)。然而，应该理解的是，其他波长范围可能是期望的，并且将取决于应用。

如本领域技术人员所理解的，发射波长基本上根据用于产生DBR和活性区的材料的选择来确定。此外，活性区可以包括各种发光结构，例如量子点、量子阱等。导电的上DBR区可以位于活性区上，以允许形成欧姆电连接(未示出)。在一些实施例中，下DBR 104是n掺杂的，上DBR是p掺杂的，但是这可以颠倒，其中下DBR 104是p掺杂的，上DBR是n掺杂的。在其他实施例中，可以使用电绝缘的DBR(未示出)，其利用腔内接触和更靠近活性区的层。此外，掺杂的上部镜接触层(未示出)可以位于上DBR上，以便于欧姆电连接到沉积在接触层120上的金属。

光刻和蚀刻可用于限定上述每个台面及其结构。这可以通过普通的光刻步骤对外延生长层进行构图来实现，例如涂覆、曝光和显影正厚抗蚀剂。如本领域所知，抗蚀剂的厚度可以根据抗蚀剂和外延层之间的蚀刻选择性以及所需的台面几何形状而变化。

对于GaAs基材料，蚀刻通常使用基于氯(C1)的干蚀刻等离子体来完成，例如Cl₂:BCl₃，但是可以使用任何数量的气体或其混合物。蚀刻也可以通过许多湿蚀刻剂来完成。也可以使用其他形式的蚀刻，例如离子铣削或反应离子束蚀刻等。蚀刻的深度被选择为足够深以隔离阵列中台面的活性区。蚀刻停止在N镜(下DBR 104)上、形成在N镜(下DBR 104)中的蚀刻停止/接触层上，或者通过N镜(下DBR 104)进入衬底102。在蚀刻形成台面之后，去除剩余的光致抗蚀剂。这可以通过使用湿溶剂清洗或干氧(O₂)蚀刻或两者的结合来实现。

在附图所示的实施例中，发光VCSEL的台面尺寸和孔径是相同的，并且具有均匀的间距。然而，在一些实施例中，阵列中设备的单个VCSEL台面尺寸可以不同。此外，阵列中的VCSEL台面间距可以不同。在一些实施例中，阵列100中产生光的VCSEL台面的间距在大约20微米和200微米之间。然而，更大和更小的间距也是可能的。VCSEL台面和阴极台面在图中都显示为圆形，但是可以是矩形、细长线或其他任意形状。

可以使用和处理电介质沉积来限定接触表面的开口。电介质层114将激光台面103与镀覆金属覆盖物和热沉124绝缘，使得来自阳极触点202的电流将流过金属层126、124和120，然后流过半导体结，从而发光。电介质层114的沉积通常通过等离子体增强化学气相沉积(PECVD)来完成，但是也可以使用其他技术，例如原子层沉积(ALD)。在该实施例中，电介质涂层114是上表面(包括台面侧壁)上方的保形涂层，并且足够厚以防止电流通过针孔从后续金属层泄漏。

在选择该膜的厚度时要考虑的其他特性是在镀覆金属124(其用作热沉，如下面参考图2进一步描述的)之间产生的电容和衬底102(地)，其中电介质层114更厚则更有利，并且需要在VCSEL103的侧壁上的电介质层114将热量从活性区传递到热沉124，其中更薄的层是有利的。在一些实施例中，使用不同沉积技术的多次沉积可用于完成具有这两种特性的层。这种技术的一个例子是在PECVD氮化硅(Si3N4)之后用电子束沉积Si3N4，或者可以沉积具有更定向沉积速率的另一电介质，从而在入射表面上放置更厚的电介质材料。一旦形成了电介质层114，然后使用光刻工艺在每个VCSEL台面上的电介质中限定开口，在该开口处与顶部镜面接触层120接触。电介质层114也在每个VCSEL台面之间的衬底102上、围绕接地台面的衬底102上以及每个接地台面的顶部和侧面上被去除。

在这些示例性实施例中，可以使用光刻工艺来限定顶部镜上方电介质被打开的接触，使得可以在后续步骤中在其中形成p金属层120。在该实施例中，光致抗蚀剂中的开口面积略大于电介质中的开口，通常大约宽几个微米。在其他实施例中，其直径可以小于电介质开口的直径，或者与短路台面上的热沉材料的直径一样大，该热沉材料在后面的步骤中被镀覆。该开口不能大于有源发光台面中的台面直径，否则随后的金属会使p电位和n电位短路，除非电介质涂层是共形的并覆盖台面基部的N镜部分。

一旦光致抗蚀剂中的开口区被限定，就可以在开口区上进行金属化，通常使用p型金属。p金属接触层120通常是通过电子束、电阻蒸发、溅射或任何其他金属沉积技术沉积的多层沉积。首先沉积一层薄的钛(Ti)层，用于粘合下一层。该粘合层的厚度可以变化很大，但通常选择在约50埃至约400埃之间，因为钛膜比后续层具有更大的应力和电阻。在一个实施例中，粘合层大约200埃厚。其他粘合金属层可以代替该层，例如铬(Cr)、钯(Pd)、镍(Ni)等。此外，该层可以用作反射层，以增加接触镜的反射率。

下一层直接沉积在粘合层的顶部，在沉积过程中不会破坏真空。在许多情况下，该层起到防止金(Au)或其他顶部金属由于结合阶段的过度加热而扩散到接触(扩散阻挡层)中太远的作用。选择的金属通常是钯、铂(Pt)、镍、钨(W)或其他金属，或为此目的选择的这些金属的组合。厚度的选择应取决于倒装芯片工艺中所需的特定焊接温度。该层的厚度通常在约1,000埃至约10,000埃之间。在使用低温结合工艺的实施例中，例如在铟结合工艺中，扩散阻挡层可以是可选的，并且不作为金属接触叠层的一部分沉积。

下一层通常是金，但可以是钯或铂或混合物，如金铍(AuBe)或金锌(AuZn)。在下述实施例中，该层的厚度约为2000埃。然而，根据光刻胶性质和沉积的加热特性，它通常可以具有宽范围的厚度。在一些实施例中，此时也可以沉积另一种金属，以增加金属厚度并在该阶段形成金属热沉，从而减少处理步骤的数量，但是该技术不是必需的，并且没有在下面描述的演示设备中使用。

通常，对于这种光刻工艺，选择普通的剥离技术，使得沉积在表面上的金属可以容易地与覆盖有光致抗蚀剂的表面区分离，从而去除光致抗蚀剂上的任何金属，而不会粘附到半导体或影响金属对半导体的粘附。如上所述，然后使用光刻工艺来限定衬底102和短接n接触台面105的各个部分上的开口，其中电介质在前面的步骤中被打开。在一个实施例中，对应于n-金属沉积的光致抗蚀剂中的开口面积应该略大于n-金属的电介质开口中的开口。然后沉积n-金属层122，并且可以通过下DBR 104(如果是n-镜)、下DBR 104内通常重掺杂的蚀刻停止和接触层或者到衬底102本身与衬底102形成电路。形成n金属层122的工艺类似于形成p金属层120的工艺。金属层可以选择为包括镍/锗/金、锗/金/镍/金的组合，或许多这样的组合。

在一些实施例中，选择第一层或多层以通过扩散到衬底102的n掺杂外延材料中来降低接触电阻。在其他实施例中，多层金属叠层的第一层也可以被选择为扩散限制层，例如镍，使得在退火过程中，由于材料的各种扩散特性，金属不会“结块”和分离。这些金属的均匀分布扩散是所期望的，并且可以用来降低接触电阻，这也减少了加热。这种多层金属叠层的厚度可以变化很大。在将要描述的实施例中，使用厚度分别为400埃/280埃/2000埃的镍/锗/金金属叠层。

然后在晶片上执行快速热退火(RTA)步骤，以降低接触电阻。对于所描述的实施例，过程温度迅速上升到400℃，保持大约30秒，然后下降到室温。如本领域普通技术人员所知，RTA步骤的温度和时间条件取决于金属化，并且可以使用实验设计(DOE)来确定。

在其他实施例中，该步骤可以在工艺流程的早期或后期进行，但是通常在焊料沉积之前进行，以便减少焊料或粘合金属的氧化。使用并发展光刻工艺(使用通常约为1微米至3微米的薄光致抗蚀剂层)来限定衬底102上的接触开口和短接的N接触台面105以及有源台面103，在有源台面103处将镀覆或构建热沉结构。下一步是金属种子层的沉积，通常是多层沉积，并通过电子束、电阻蒸发、溅射或任何其他金属沉积技术沉积。可以选择金属层，例如钛/金、20埃/600埃,或许多这样的组合，其中第一层或多层被沉积用于粘合和易于蚀刻掉，第二层用于导电和易于蚀刻掉。种子层在表面上是连续的，允许镀覆的电连接，如果这种技术用于建立热沉的话。

在一实施例中，然后通过镀覆沉积厚金属，以形成热沉124。然而，也可以使用其他沉积方法，在这种情况下，不需要金属种子层。对于镀覆，使用光刻工艺在由先前的种子层抗蚀剂限定的开口上限定开口。在将要发生沉积的区域去除光致抗蚀剂。光致抗蚀剂的厚度必须被选择为使得其在厚金属被限定后容易剥离，并且厚度范围通常从大约4微米到大约12μm。使用O₂或水结合氢氧化铵(NH4OH)进行等离子体清洗，以清除留在金种子层上的任何抗蚀剂。热沉124金属接下来通过标准镀覆程序进行镀覆。在所描述的实施例中，铜(Cu)由于其导热性而被选择作为用于镀覆的金属，但是提供良好导热性并提供不降低设备可靠性的界面的非氧化金属，例如金、钯、铂等，可能更合适。镀层厚度可能有所不同。在所描述的实施例中，使用了大约3微米的厚度。

接下来，将晶片或样品置于诸如铟(In)镀敷的焊料镀敷溶液中，以形成结合层126。在这个步骤中，其他金属可以由于其结合特性而被选择。厚度可以变化很大。在所描述的实施例中，大约2微米的镀覆铟沉积在热沉上。然而，也可以使用诸如金锡(AuSn)合金的其他焊料，并且也可以使用诸如溅射的替代沉积技术。金属沉积完成后，如前所述，使用溶剂、等离子体清洗或两者的组合来去除光致抗蚀剂，并用蚀刻金的干法或湿法蚀刻来蚀刻种子层，然后用蚀刻钛和/或去除二氧化钛的干法或湿法蚀刻来蚀刻。然后用标准的抗蚀剂清洗方法清除种子层光致抗蚀剂。此时，VCSEL阵列衬底已完成，可以进行焊接。替换地，焊料可以沉积在用于倒装结合工艺的基板接触表面上，而不是激光管芯上的台面上。

用厚散热材料完全包住台面是该实施例的重要方面。由于台面的活性区最靠近形成厚散热材料的边缘，因此具有良好的热传导性，从而使得该实施例的设计能够有效且高效地移除由那些活性区产生的热量。如前所述，这与现有的VCSEL阵列设备散热技术有很大的不同，现有技术将热沉材料放置在台面的顶部。这些现有的或先前的设计需要热量穿过一系列高导热材料(镜)或电介质，从而导致低效率和低效用的热量减少。

虽然一些现有的设计包含具有一薄层散热材料的台面，但是为了减少热量，这些设计没有考虑最终的热沉的高度。通过使用厚的热沉层并增加热沉衬底上的n衬底接地电位和p接触平面之间的距离，本实施例随着热沉层的高度增加而降低系统的寄生电容。此外，除了减少热量，额外材料的积累增加了频率响应。

在另一个实施例中，电介质层114覆盖台面周围的整个n镜或衬底，并且不被打开，使得热沉材料可以完全包围所有台面，并且形成一个大的热沉结构，而不是热沉的单个台面。在这种情况下，n触点只需要从短路台面延伸到衬底。该实施例的热沉还通过减少相邻台面产生的热量来改善VCSEL阵列的操作。大多数电气设备中热阻的降低会增加每个设备的频率响应。通过改善本设备的VCSEL阵列设备的热性能，可以显著提高VCSEL阵列设备的高速性能。此外，在该实施例中，同样明显的是，给定台面的额外高度，由于与现有阵列电路相比增加了散热，通过增加衬底接地面和平行连接所有有源台面的正接触板之间的距离来减小电容。其结果是电路寄生阻抗的降低，这也增加了整个阵列的频率响应。

此外，形成围绕活性区的子阵列的短路台面设计允许电流直接从制造的VCSEL衬底流到散热器上的接地层，而不使用形成多个引线结合。该实施例的这一方面降低了制造的复杂性，并且还降低了现有阵列中呈现的来自多线结合的寄生电感。短路的台面设计，当倒装芯片到散热器衬底时，形成共面波导，有利于阵列的频率响应。这一设计特点还使得封装设计更加简单，不需要凸起的线结合，这也影响了可靠性和定位。

层126是焊料或其他导电结合层，其提供对基板衬底200的粘附。层126可以通过各种方法直接沉积在镀覆金属层124的顶部、阳极和阴极台面上。替代地，层126也可以施加到基板上的阳极和阴极接触垫202和204。层120是VCSEL半导体层的高掺杂表面的接触部。从激光台面到短路台面的电流——其在阴极接触204处形成接地路径——通过阴极接触层104。

这种串联布置的优选布局在图2的横截面中示出。这里，激光器阵列的阳极103和短路的阴极105如先前在图1中所示那样构造。一个不同之处在于，半导体衬底102至少是半绝缘材料(即，半绝缘或绝缘)，而不是通常使用的高掺杂导电半导体材料。这种半绝缘材料是GaAs衬底的低掺杂版本，其形成大多数VCSEL设计的基础。此外，使用蚀刻区128分离公共导电阴极层104，以在芯片上产生电分离的阴极区。

替代实施例在区128中使用隔离注入来代替蚀刻的沟槽。该注入将在图中的台面被蚀刻后进行，因此注入能量不需要非常高，像需要通过整个激光器结构进行注入那样。隔离注入通常使用质子来扰乱半导体晶体结构，使其不导电。有许多注入物质和能量来实现这种电绝缘的方法是本领域技术人员已知的。也可以使用区128中的浅蚀刻沟槽与隔离注入的组合。

图3描绘了与图2类似的串联布置，但是VCSEL阵列之间的隔离是通过沟槽隔离方法实现的。在该实施例中，从背面蚀刻衬底，以便在公共导电阴极层上产生电分离的导电区。区128中的沟槽不穿过整个衬底102，但是足够深以允许使用离子注入来使区128中的剩余材料不导电。沟槽会在机械上削弱晶片，因此可能需要某种类型的支撑衬底。

如上所述，可以使用光刻技术来形成沟槽，以蚀刻衬底102。根据用于VCSEL设备和衬底102的材料以及这里描述的各种实施例，可以实施普通的隔离技术，例如用诸如聚合物或旋涂玻璃的电介质材料填充沟槽，以产生类似于硅的局部氧化(LOCOS)或浅沟槽隔离的结构，以产生具有期望尺寸特性的沟槽。

一旦建立了沟槽区128，可以使用离子注入技术来确保区128不导电。在离子注入中，高能离子(10-200KeV)可以加速进入衬底，以置换目标材料中的原子，引起结构变化，并导致目标材料具有改变的物理、化学和/或电特性。在这种方法中可以使用掺杂离子，例如硼、氮或磷，尽管也可以使用其他离子，这取决于所需的衬底特性和衬底材料。

在一种技术中，如本领域普通技术人员所知，离子注入可以通过形成包含所需元素和惰性气体的电离束来实现。电离束在真空中以高能量向目标材料加速，在那里电离的原子可以取代目标材料中的原子。为了完成这一过程，可以使用高能加速器和本领域技术人员通用的其他技术。还可以在芯片上执行快速热退火(RTA)步骤，以消除注入过程中由掺杂剂和杂质引起的缺陷或损坏。

离子注入技术对于产生非导电沟槽区128可能是优选的，因为该区的电特性可以通过注入的深度和剂量来精确控制。注入也有助于表面目标材料的硬化和耐腐蚀性，这使得设备更耐磨和抗其他损坏。

穿过VCSEL结构的导电区的沟槽蚀刻的组合(如图2)并部分穿过衬底(如图3所示)，结合到区128中的剩余材料中的隔离注入，也将允许使用掺杂(即导电)衬底在同一管芯上进行VCSEL的串联连接。

图4示出了将同一管芯上的VCSEL电绝缘用于串联连接的第三种方法。在这种方法中，衬底102的掺杂是不相关的，因为衬底被移除，并且VCSEL阵列结构由绝缘衬底支撑，如上所述，在通过研磨作用、选择性化学蚀刻和/或光刻方法的组合移除了原始砷化镓衬底之后，所述绝缘衬底结合到VCSEL阵列的暴露表面。在衬底移除过程中，芯片由结合到芯片的蚀刻台面侧的临时背衬或处理晶圆机械地支撑。一旦绝缘衬底被结合到位(使用粘合剂或其他芯片结合工艺)，临时背衬芯片被移除。然后，VCSEL阵列相互电绝缘。

图5示出了在单个芯片或管芯上串联连接的多个VCSEL阵列的示例性俯视布局。芯片由实心矩形轮廓500表示。在该实施例中，两个区128延伸穿过芯片，以在芯片的公共导电阴极层上形成三个连续的电分离的导电区502a、502b和502c。隔离区128可以通过上述任何方法进行蚀刻或离子注入，以使这些区不导电。每个电分离的导电区502进一步包括阳极区和阴极区。阳极区包括多个阳极触点504，由较小的虚线圆表示。阴极区还包括多个阴极触点506，由较大的虚线圆表示。

在该实施例中，阳极在每个芯片区502的中心被分组在一起。阴极触点504围绕多个阳极触点504形成C形，并且基本上围绕阳极触点的三个侧面。然而，其他阴极和阳极配置是可能的，并且不限于当前的示例性布局。阳极触点504与阴极触点506在相同的电分离导电区内电连接。当芯片连接到基板时，阴极触点通过芯片底侧上的基板的金属化图案(未示出)连接到相邻区的阳极触点，如图6中进一步描述的。

延伸穿过芯片500的宽度的蚀刻区128通过蚀刻区128将每个区上的阴极基板层与相邻区上的阴极层电分离。可以通过与上述类似的光刻工艺来实现和限定蚀刻区，以便在芯片500上创建一个或多个分离的、非连接的金属层。蚀刻区可包括一维或二维图案，或本文所述图案的任何变体，并且可以是离子注入区或蚀刻沟槽和离子注入区的组合。

此外，芯片500可以是与实现所公开的特征一致的任何形状或尺寸，并且不限于图5中所示的矩形实施例。芯片可以通过劈开、切割、激光分割或这些或类似工艺的任意组合来形成。同样，每个芯片上产生的区的形状、大小和数量可以根据设计需要和类似的考虑而变化。

每个区上的阴极和阳极的布置可以变化，以实现所描述的连接图案。多个阴极焊料凸块506位于与同一区上的多个阳极焊料凸块分离的层上。区之间的阴极层被电分离，使得区内连接发生在一个区上的多个阳极和相邻区上的多个阴极之间。每个区内的阳极504通过公共阴极接触层(图1中的层124)连接到其相同区内的公共阴极连接506，使得电流流过阳极504和激光二极管结(在该过程中发光)，然后流过公共阴极层124到达阴极触点。

串联的VCSEL阵列设计在图6中进一步说明，其描绘了图5中的示例性布局的仰视图。在该实施例中，图案化的基板用于实现每个电分离区502的串联连接。具体而言，基板的金属化图案在不同芯片区的阳极和阴极之间提供导电路径，同时保持分开的芯片区中的阴极和同一芯片区500上的阴极和阳极之间的电绝缘。

该连接可以通过倒装芯片结合来实现，其中激光管芯，如图2所述，面朝下放置在基板衬底上。基板和激光管芯精确对准，以实现期望的电连接路径，并保持区之间适当的电分离。与引线结合设备相比，倒装芯片结合具有许多优点。主要优势是设计的灵活性，因为连接的潜力更大。与引线结合相比，由于每个芯片区可以进行更多的连接，因此可以实现更小和更多样的配置。与引线结合相比，电磁辐射也显著减少。缩短的信号路径和降低的连接电感和电容导致设备的电气性能提高，包括更高的速度。此外，由于热沉在倒装芯片结合中直接附着到芯片(或管芯)，所以可以实现改善的热传递特性。这些改进可以带来经济优势，降低材料、制造和生产成本。

在倒装芯片工艺中，可以使用热固化环氧树脂层来结合芯片。粘合剂可以是任何数量的材料，取决于设计、间隔或热考虑。例如，各向异性导电材料或非导电材料可用于结合过程。当芯片被附接到基板，并且金属化图案被精确对准时，可以通过金触点实现电连接。

在所描述的实施例中，阳极504和阴极506的布局与图5中的芯片布置相同。阴影图案化区600代表基板金属化图案。由虚线勾勒出的芯片500被安装到基板600上。因此，每个区上的阴极和阳极焊料凸块接触基板，它们通过所述基板可以电连接。基板600的功能是帮助连接每个区内的阴极和阳极，同时提供到连续区中的电气元件的连接。

如图所示，区1的阳极504a通过公共基板层连接到区2的阴极506b。同样，区2中的阳极504b连接到区3中的阴极504c。如上所述，同一区上的阴极和阳极也通过阴极公共接触层124连接，但是电流必须流经阳极台面中的激光二极管结，如前所述。

金属化图案600包括间隙602，间隙602将每个区上的阳极和阴极分开，并与激光管芯500上的蚀刻区128紧密对准。类似于蚀刻区128，金属化图案间隙602用于保持阴极区电分离。这样，在当前实施例中，蚀刻区128和间隙602的组合在芯片500上产生三个电分离的区。每个区上的阳极和阴极之间的所描述的连接导致三个并联二极管阵列的串联连接。这在图6中被描述为三个二极管的串联连接。

虽然在本示例性实施例中描绘了一个芯片，但是多个芯片或管芯可以串联连接。例如，类似于图1和图2中描述的几个芯片5-6可以连接。单独芯片上的阳极可以通过公共基板金属化图案600连接到阴极506a，如本芯片500上所示。同样，本芯片上的阳极504c可以连接到单独芯片的阴极。此外，多个VCSEL的个体或组可以电连接到外部驱动器电路。

图7示出了串联VCSEL阵列的替代实施例。在该示例中，四个电分离的区被放置在管芯上，使得两侧与电分离的导电区相邻。如上所述，芯片700可以由GaAs或任何类似的材料组成。

类似于图5-6中的布置，阳极702由较小的虚线圆表示，并且被分组在一起并被放置在每个正方形区的内部。由较大的虚线圆表示的阴极704位于每个区中的多个阳极702周围。同样，阴极围绕多个阳极形成C形，并且在三个侧面上基本上围绕阳极。在这种四串联布置中，区1和2中的C形阴极取向与区3和4中的取向相反。具体地，多个阴极的开口部分面向芯片的相对侧。这种取向有利于在图8中描述的示例性基板金属化图案上倒装芯片放置。

此外，阴极和阳极连接图案类似于图5。例如，区1上的阴极704通过激光管芯700中的激光二极管结连接到同一区上的阳极702。通过基板(未示出)，区1的阴极704连接到电分离区2上的阳极702。同样，区2上的阴极和阳极通过激光二极管结连接，区3上的阳极通过基板连接到区2上的阴极。在区3和4上实现了类似的连接图案，使得芯片700上的每个区串联连接，从而产生四串联VCSEL布置。

在该实施例中，电分离每个区的蚀刻区128被二维图案化。蚀刻区沿着芯片的长度和宽度以及周边延伸，使得四个区的每一侧与芯片700上的任何相邻或其他区电分离。这种二维蚀刻图案允许管芯上的区相对于彼此以任意排列放置。因此，可以实现各种区形状、尺寸、数量和位置，以创建许多可选的串联连接模式。因此，将会理解，尽管说明性实施例示出了三串联和四串联布置的VCSEL阵列，但是本发明不限于这些示例。

另外，每个区上的阴极和阳极的布置不限于所示的示例性布置。它们的位置和分组可以根据区和/或芯片尺寸、位置、基板金属化图案、设计目的或其他类似的考虑而变化。

图8描绘了芯片700到基板800的连接图案和倒装芯片结合的仰视图，以实现图7中描述的四个VCSEL串联布置。基板800上的金属化图案被描绘为阴影区，并且将每个区中的多个阴极连接到下一个区中的多个阳极，类似于图6中描述的三串联布置的金属化基板。

金属化图案包括在四个激光区的每一个上的多个阳极702和阴极704之间的间隙802。此外，间隙与蚀刻区128对准，使得每个区的阴极层与其他区的阴极层保持电绝缘。金属化图案不限于本设计，并且可以根据芯片尺寸、形状或设计、实际情况(real estate)或其他考虑而变化。

本实施例和所描述的连接模式也可以扩展到多个其他布置。它们可以包括额外的串联激光结，以匹配各种脉冲驱动电路，并保持单芯片方法的对准和实际优势。用于电连接和机械连接的焊料126可以位于激光台面上，如图2-4所示，或在基板金属图案上。图9-12示出了包括一个或多个活性区的各种VCSEL实施例，以及根据这里讨论的实施例的特征。在这些实施例中，活性区106可以是单个活性区，或者可选地，外延堆叠多个活性区以形成多活性区VCSEL。在实施例中，多个活性区可以被称为双极级联VCSEL，并且被实现为增加输出功率、获得增加的量子效率、降低阈值电流以及实现更高的增益。

在实施例中，可以堆叠多个多活性区N_A，其中N_A是VCSEL中多量子阱(MQW)区的数量。N_A的范围可以从仅仅一个MQW区到由两个活性区、三个活性区或多个堆叠活性区组成的多个堆叠活性区。每个活性区MQW可以由相同或不同的带隙MQW制成。通过使每个活性区具有不同的增益偏移，不同的MQW区允许更宽的温度范围。在实施例中，根据堆叠活性区的数量，具有多个活性区的VCSEL设备可能需要更高的工作电压。

在各种实施例中，反向隧道结(有时称为Esaki隧道结)可用于电连接每个活性区并导致载流子再循环。隧道结的形成需要非常高的掺杂水平，以允许载流子通过隧道穿过反向结传输。因此，为了最小化由于自由载流子吸收引起的光损耗，隧道结通常位于VCSEL驻波中的光学零点。

在本文讨论的各种图中，如图9(a)中，尽管活性区106可以显示为单层，但是应当理解，活性区106可以由单个MQW或多个MQW区组成，如图9(b)和图9(c)所示。图9(a)示出了只有一个活性区106的VCSEL，而图9(b)示出了两个分离的活性区106，但是通过反向隧道结107电连接，图9(c)示出了三个活性区106，每个活性区由反向隧道结107分开和连接。应当理解，在一实施例中可以使用与至少一个隧道结分离并结合的多个活性区106中的任何一个。为了实现多个活性区，可以调整几个设计层以容纳附加的MQW区。例如，参考图1和2，台面103和105的台面深度可以被扩展，参考图1，电介质涂层114，参考图1和图2，金属热沉层124可以被调整以考虑台面的增加高度并提供足够的台面覆盖。

在某些情况下，如图10(a)-10(d)所示，可以包括位于每个单独的活性区106上方的附加氧化限制层110。图10(a)、10(b)和图10(c)分别描绘了一个、两个和三个MQW区，它们被隧道结107分开并电连接，每个MQW具有电流限制层110。图10(d)示出了连接多个MQW区的隧道结107的替代视图，以及氧化物限制层110在活性区106和上层108内的放置。

另外，如图11(a)-11(c)所示，为了将载流子限制在开口区并提高可靠性，可以结合氧化物层110使用注入物111。注入物111可以放置在活性区106和最上面的活性区108周围。氧化物限制层110可以放置在紧邻最顶部活性区108的注入物111中。图11(a)，11(b)和图11(c)描绘了分别包括一个、两个和三个MQW区的实施例。图11(b)和图11(c)中的活性区106可以通过隧道结107电连接，隧道结107在注入物111中延伸并穿过注入物111，使得每个活性区包括至少一个用于限制载流子的注入物111。

图12(a)-(c)示出了注入物111如何与每个活性区中的氧化物层结合使用。图12(a)，12(b)和图12(c)分别描绘了一个、两个和三个MQW区，多个活性区106通过隧道结107电连接。每个MQW区在活性区106中具有电流限制层110以及注入层111。

虽然在此已经根据几个替代方案说明和描述了本公开，但是应当理解，在此描述的技术可以具有多种附加用途和应用。因此，本公开不应仅限于本说明书中包含的特定描述、实施例和各种附图，这些描述、实施例和附图仅示出了本公开原理的一个或多个实施例、替代和应用。

Claims

1.一种VCSEL阵列设备，包括：

半导体衬底；

两个或更多个VCSEL设备，每个VCSEL设备包括：

在半导体衬底的顶部上的第一台面，每个第一台面形成第一侧并包括与半导体衬底接触的下部镜，

上部镜，

用反向隧道结电连接的多个外延堆叠的活性区，每个活性区产生光并位于下部镜和上部镜之间，以及

与上部镜电接触的第一金属接触垫；

一个或多个短路设备，所述一个或多个短路设备中的每个短路设备在半导体衬底的顶部上形成第二台面，每个第二台面形成第二侧并包括电连接到半导体衬底的第二金属接触垫；

沉积在每个VCSEL设备和每个短路设备上方的多个金属热沉结构，所述多个金属热沉结构包括沉积在每个VCSEL设备上方的第一组热沉结构，第一组热沉结构电连接到第一金属接触垫并与半导体衬底电绝缘，多个金属热沉结构还包括沉积在每个短路设备上的第二组热沉结构，所述第二组热沉结构电连接到第二金属接触垫并与第一组热沉结构电绝缘；和

结合到第一组热沉结构和第二组热沉结构的散热衬底。

2.根据权利要求1所述的VCSEL阵列设备，其中介电材料层至少位于上部镜的上表面的一部分和第一侧与第一组热沉结构之间。

3.根据权利要求1所述的VCSEL阵列设备，还包括在散热衬底和第一组热沉结构之间以及在散热衬底和第二组热沉结构之间的结合层。

4.根据权利要求3所述的VCSEL阵列设备，其中第一组热沉结构和第二组热沉结构倒装结合到散热衬底。

5.根据权利要求4所述的VCSEL阵列设备，其中两个或更多个VCSEL设备并联连接，还包括接地平面，所述接地平面基本上包围所有两个或更多个VCSEL设备，形成共面波导引线，并电连接到每个短路设备的第二金属接触垫，以形成接地-信号-接地配置。

6.根据权利要求5所述的VCSEL阵列设备，其中每个短路设备的第二金属接触垫电连接到接地平面，而没有引线结合。

7.根据权利要求4所述的VCSEL阵列设备，其中两个或更多个VCSEL设备并联连接，还包括接地平面，所述接地平面完全包围两个或更多个VCSEL设备，形成共面波导引线，并电连接到每个短路设备的第二金属接触垫，以形成接地-信号-接地配置。

8.根据权利要求1所述的VCSEL阵列设备，其中两个或更多个VCSEL设备还包括位于活性区和第一金属接触垫之间的容纳区，该容纳区限定减小第一台面内的电容的孔。

9.根据权利要求1所述的VCSEL阵列设备，还包括位于两个或更多个VCSEL设备上方的一组透镜。

10.根据权利要求9所述的VCSEL阵列设备，其中该组透镜中的每个透镜按照将光导向一位置所需的偏移距离定位在每个VCSEL设备上方。

11.根据权利要求1所述的VCSEL阵列设备，其中VCSEL阵列设备用作光纤和光学自由空间中的至少一个中的高速数据通信的发射器。

12.根据权利要求1所述的VCSEL阵列设备，其中VCSEL阵列设备用作用于材料加工的短脉冲发射器或光学泵。

13.根据权利要求1所述的VCSEL阵列设备，其中VCSEL阵列设备用作用于激光探测和测距或光探测和测距的脉冲发射器。

14.根据权利要求1所述的VCSEL阵列设备，其中VCSEL阵列设备用在光束控制设备和照明设备中的至少一个中。

15.根据权利要求1所述的VCSEL阵列设备，其中多个外延堆叠活性区中的每个外延堆叠活性区包括由相同或不同带隙MQW制成的多量子阱(MQW)。

16.根据权利要求15所述的VCSEL阵列设备，其中每个外延堆叠的活性区包括氧化物限制层。

17.根据权利要求1所述的VCSEL阵列设备，其中多个外延堆叠活性区中的每个外延堆叠活性区被注入限制层包围。

18.根据权利要求17所述的VCSEL阵列设备，其中反向隧道结延伸穿过注入限制层，并且其中最顶部的活性区包含氧化物限制层。

19.根据权利要求1所述的VCSEL阵列设备，其中多个外延堆叠活性区中的每个外延堆叠活性区具有不同的增益偏移。

20.一种VCSEL设备，包括：

半导体衬底；

至少一个串联连接的VCSEL阵列，每个VCSEL阵列包括半导体管芯，该半导体管芯包括半导体衬底和导电阴极层，且包括具有金属化图案以串联连接多个导电区的基板，每个包括：

两个或更多个VCSEL元件，每个VCSEL元件包括：

半导体衬底的顶部上的第一台面，每个第一台面形成第一侧并包括与半导体衬底接触的下部镜，

上部镜，

与上部镜电接触的第一金属接触垫；

沉积在每个VCSEL元件和每个短路设备上方的多个金属热沉结构，多个金属热沉结构包括沉积在每个VCSEL元件上方的第一组热沉结构，第一组热沉结构电连接到第一金属接触垫并与半导体衬底电绝缘，多个金属热沉结构还包括沉积在每个短路设备上方的第二组热沉结构，所述第二组热沉结构电连接到第二金属接触垫并与第一组热沉结构电绝缘；和

结合到第一组热沉结构和第二组热沉结构的散热衬底。