CN110383486B - 实现vcsel阵列或vcsel器件的集成电路 - Google Patents

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Abstract

一种半导体器件包括多个VCSEL器件（或一个VCSEL器件)，其由包括以下项的层结构形成：（一个或多个）底部n型层、（一个或多个）中间p型层、形成在（一个或多个）中间p型层之上的n型调制掺杂量子阱结构、形成在（一个或多个）中间p型层和n型调制掺杂量子阱结构之间的至少一个间隔物层以及（一个或多个）顶部p型层。退火的氧注入区垂直设置在至少一个间隔物层内，以及退火的n型离子注入区垂直设置在（一个或多个）顶部p型层内。两个离子注入区可以以连续的方式在多个VCSEL器件之间围绕并横向延伸，以用于电流汇集和隔离。此外，相对于针对底部n型层的内建电子电荷Qn，针对中间p型层的内建空穴电荷Qp可以配置用于（一个或多个）VCSEL器件的类二极管电流‑电压特性。

Description

实现VCSEL阵列或VCSEL器件的集成电路
技术领域
本公开涉及实现垂直腔表面发射激光（VCSEL）器件的半导体集成电路以及用于这种集成电路的制造方法。
背景技术
垂直腔表面发射激光，或VCSEL，是一种类型的半导体集成电路，其中激光束从顶部表面垂直发射，与常规边缘发射半导体激光（也称为面内激光）不同，其从通过将单个芯片从晶片上切下来而形成的表面发射。
实现VCSEL器件的阵列的集成电路已经被展示。例如，Shi等人的“Single-ModeVertical-Cavity Surface-Emitting Laser Array with High Power and Narrow Far-Field Divergence Angle”，IEEE光子期刊，第5卷，No.6，2013年12月，描述了实现6×6VCSEL器件的850nm VCSEL阵列。这种VCSEL阵列提供高输出功率，其在远场中具有单个波瓣（斑点）输出和低发散角，并且被非常期望用于若干种应用，诸如光检测和测距（LIDAR）系统、自由空间光学互连等等。
用于这种VCSEL阵列的外延层结构通常包括有源光学区，其实现位于顶部p型接触和底部n型接触之间的一个或多个量子阱（quantum well）。通过n型物质（诸如锌）的扩散或离子注入，在接近于顶部p型接触处形成电流限制区。电流从顶部p型接触被引导进入到和通过电流限制区，到达形成在电流限制区下面和量子阱有源光学区之上的氧化物限制（oxide-confined）孔。氧化物限制孔提供电流限制，并且电流限制区提供波导包层和光学限制，其支持由VCSEL产生的光的垂直传播模式。氧化物限制孔通常通过横向氧化或质子注入来形成，这导致对外延层结构的局部损伤。VCSEL器件之间的隔离蚀刻对于在每个VCSEL器件上能够实现横向氧化过程是必要的。外延层结构支持作为两端半导体激光二极管的操作，其主要是在从p型接触到n型接触的一个方向上传导（不对称传导），在这一个方向上对电流的流动具有低阻抗，并且在从n型接触到p型接触的另一个方向上具有高阻抗。
此外，VCSEL阵列的外延层结构不允许有效集成其它电子器件（诸如高性能晶体管）作为集成电路的一部分。相反，晶体管器件通常由独立且不同的集成电路来实现。
发明内容
提供此发明内容是为了介绍将在下面的具体实施方式中进一步描述的概念的选择。此发明内容不意图标识所要求保护的主题的关键或本质特征，也不意图用作帮助限制所要求保护的主题的范围。
按照一些示例，提供了一种半导体器件，其包括多个垂直腔表面发射激光（VCSEL）器件，所述多个垂直腔表面发射激光（VCSEL）器件由包括以下项的层结构形成：至少一个底部n型层、形成在所述至少一个底部n型层之上的至少一个中间p型层、形成在所述至少一个中间p型层之上的n型调制掺杂量子阱结构、形成在所述至少一个中间p型层和所述n型调制掺杂量子阱结构之间的至少一个间隔物层、以及形成在所述n型调制掺杂量子阱结构之上的至少一个顶部p型层。多个垂直腔表面发射激光（VCSEL）器件可以以二维阵列来布置。多个垂直腔表面发射激光（VCSEL）器件可以具有退火的氧注入区，所述退火的氧注入区以连续的方式在多个VCSEL器件之间围绕并横向延伸。退火的氧注入区在高于800°C的温度下被退火。半导体器件还可以包括电耦合到多个VCSEL器件的公共阳极和公共阴极。公共阳极可以覆在退火的氧注入区上。公共阳极可以接触至少一个顶部p型层。公共阴极可以接触至少一个底部n型层。n型调制掺杂量子阱结构包括偏离至少一个量子阱的n型电荷片，并且n型调制掺杂量子阱结构可以限定针对多个VCSEL器件的相应有源光学区。退火的氧注入区可以在层结构中垂直设置在至少一个间隔物层内。
此外，多个VCSEL器件可以具有相应有源光学区，并且退火的氧注入区可以提供高阻抗区，其将电流限制和汇集到多个VCSEL器件的相应有源光学区。退火的氧注入区还可以在多个VCSEL器件之间提供电流隔离，同时避免多个VCSEL器件之间的隔离蚀刻。退火的氧注入区还可以提供折射率改变，其有助于光在多个VCSEL器件的垂直谐振腔内的横向限制。
半导体器件还可以包括退火的n型离子注入，其覆在退火的氧注入区上，并且以连续的方式在多个VCSEL器件之间围绕并横向延伸。可以使用公共注入掩模来限定退火的n型离子注入和退火的氧注入区。退火的n型离子注入区可以将电流限制和汇集到多个VCSEL器件的相应有源光学区中。退火的n型离子注入区还可以在多个VCSEL器件之间提供电流隔离，同时避免多个VCSEL器件之间的隔离蚀刻。退火的n型离子注入区还可以提供折射率改变，其有助于光在多个VCSEL器件的垂直谐振腔内的横向限制。退火的n型离子注入区可以在层结构中垂直设置在至少一个顶部p型层内（并且可能如本文中所述的在（一个或多个）顶部p型层下面在其他层内）。
在实施例中，至少一个中间p型层具有由至少一个中间p型层的厚度和p型掺杂剂浓度中的至少一项所支配的内建空穴电荷Qp。至少一个底部n型层具有由至少一个底部n型层的厚度和n型掺杂剂浓度中的至少一项所支配的内建电子电荷Qn。相对于内建电子电荷Qn，内建空穴电荷Qp可以配置用于多个VCSEL器件的类二极管电流-电压特性。
多个层可以形成在衬底上。所述多个层可以包括在至少一个底部n型层下面的衬底上形成的多个底部镜层，其中底部镜层限定针对多个VCSEL器件的谐振腔。底部镜层可以由砷化铝（AlAs）形成，所述底部镜层受到氧化，其将砷化铝（AlAs）转化为氧化铝（AlxOy）。针对多个VCSEL器件的谐振腔还可以由通过沉积而形成的多个顶部镜层所限定。
在实施例中，多个层可以包括形成在顶部p型层之上的至少一个未掺杂间隔物层，其用于限定针对多个VCSEL器件的相应孔。形成公共阳极的金属以及形成在顶部p型层之上的至少一个未掺杂间隔物层可以作为蚀刻操作的一部分被蚀刻掉，其限定了针对多个VCSEL器件的相应孔。
在实施例中，多个VCSEL器件的孔之间的横向间隔可以是3μm或更小（并且可能是1μm或更小）。此外，多个VCSEL器件可以经历模式耦合，其产生在连续波（CW）操作中的相干单个模式输出。相干单个模式输出可以具有主导（dominant）的单个波瓣远场模式。
在另一个示例中，提供了一种半导体器件，其包括具有退火的氧注入区的至少一个垂直腔表面发射激光（VCSEL）器件，所述退火的氧注入区围绕该VCSEL器件。退火的氧注入区在高于800°C的温度下被退火。半导体器件可以进一步包括电耦合到VCSEL器件的阳极和阴极。阳极可以覆在退火的氧注入区上。
此外，VCSEL器件可以具有有源光学区，并且退火的氧注入区可以提供高阻抗区，其将电流限制和汇集到VCSEL器件的有源光学区。退火的氧注入区还可以提供折射率改变，其有助于光在VCSEL器件的垂直谐振腔内的横向限制。
半导体器件还可以包括覆在退火的氧注入区并围绕VCSEL器件的退火的n型离子注入。可以使用公共注入掩模来限定退火的n型离子注入和退火的氧注入区。退火的n型离子注入区可以将电流限制和汇集到VCSEL器件的有源光学区中。退火的n型离子注入区还可以提供折射率改变，这有助于光在VCSEL器件的垂直谐振腔内的横向限制。
在实施例中，所述VCSEL器件可以由包括以下项的层结构来形成：至少一个底部n型层、形成在所述至少一个底部n型层之上的至少一个中间p型层、形成在所述至少一个中间p型层之上的n型调制掺杂量子阱结构、形成在所述至少一个中间p型层和所述n型调制掺杂量子阱结构之间的至少一个间隔物层、以及形成在所述n型调制掺杂量子阱结构之上的至少一个顶部p型层。阳极可以接触至少一个顶部p型层。阴极可以接触至少一个底部n型层。n型调制掺杂量子阱结构包括偏离至少一个量子阱的n型电荷片，并且n型调制掺杂量子阱结构可以限定针对VCSEL器件的有源光学区。退火的氧注入区可以在层结构中垂直设置在至少一个间隔物层内。退火的n型离子注入区可以在层结构中垂直设置在至少一个顶部p型层内（并且可能如本文中所述的在（一个或多个）顶部p型层下面在其他层内）。
在实施例中，至少一个中间p型层具有由至少一个中间p型层的厚度和p型掺杂剂浓度中的至少一项所支配的内建空穴电荷Qp。至少一个底部n型层具有由至少一个底部n型层的厚度和n型掺杂剂浓度中的至少一项所支配的内建电子电荷Qn。相对于内建电子电荷Qn，内建空穴电荷Qp可以配置用于VCSEL器件的类二极管电流-电压特性。
多个层可以形成在衬底上。所述多个层可以包括在至少一个底部n型层下面的衬底上形成的多个底部镜层，其中底部镜层限定针对VCSEL器件的谐振腔。底部镜层可以由砷化铝（AlAs）形成，所述底部镜层受到氧化，其将砷化铝（AlAs）转化为氧化铝（AlxOy）。针对VCSEL器件的谐振腔还可以由通过沉积而形成的多个顶部镜层所限定。
在实施例中，多个层可以包括形成在顶部p型层之上的至少一个未掺杂间隔物层，其用于限定针对VCSEL器件的孔。形成阳极的金属以及形成在顶部p型层之上的至少一个未掺杂间隔物层可以作为蚀刻操作的一部分被蚀刻掉，其限定了针对VCSEL器件的孔。
在实施例中，VCSEL器件可以产生在连续波（CW）操作中的相干单个模式输出。
在实施例中，电子电路（诸如n沟道HFET器件、反向P型FET器件和p沟道HFET器件中的至少一个）可以与多个VCSEL器件或一个VCSEL器件整体形成。
附图说明
图1是可用于实现本公开的集成电路器件的示例性层结构的示意图示。
图2A是针对图1的层结构的说明性能带图。
图2B是示出针对从图1的层结构中实现的VCSEL阵列的VCSEL器件的正向偏置操作点的电流-电压图；它还示出了在浮动或零施加栅极电压中的常规三端切换晶闸管的电流-电压特性。
图2C是由图1的层结构实现的VCSEL阵列的相应VCSEL器件的示意图，其具有针对类二极管电流-电压特性描述了相应VCSEL器件的配置的注释。
图3A是包括由图1的层结构实现的VCSEL器件的二维阵列的集成电路的俯视示意图。
图3B是图3A的集成电路的示意截面图，其包括由图1的层结构实现的VCSEL器件的阵列。
图3C是示出针对从图3A和图3B的集成电路的VCSEL器件的阵列中发射的光的示例性远场图案的图。
图3D是图3A和图3B的集成电路的俯视示意图，其示出了描述集成电路的VCSEL器件之间的间隔的节距参数。
图4是示出可用于实现集成电路的示例性层结构的表格，所述集成电路包括发射以特性波长为850nm的光的VCSEL器件的阵列。
图5A至5G是示意局部截面图，其示出了示例性制造操作结合图4的层结构，以形成在与图3A至3D的集成电路类似的集成电路中实现的VCSEL器件的二维阵列。
图6是示出可用于实现集成电路的另一个示例性层结构的表格，所述集成电路包括发射以特性波长为850nm的光的VCSEL器件的阵列。
图7是示出可用于实现集成电路的又一个示例性层结构的表格，所述集成电路包括发射以特性波长为850nm的光的VCSEL器件的阵列。
图8是示出可用于实现集成电路的示例性层结构的表格，所述集成电路包括发射以特性波长为980nm的光的VCSEL器件的阵列。
图9是示出可用于实现集成电路的另一个示例性层结构的表格，所述集成电路包括发射以特性波长为980nm的光的VCSEL器件的阵列。
图10是示出可用于实现集成电路的又一个示例性层结构的表格，所述集成电路包括发射以特性波长为980nm的光的VCSEL器件的阵列。
图11是单片集成电路的示意图示，其包括与电子电路集成的VCSEL器件的阵列。
图12是图11的集成电路的示意截面图，其示出可与如本文中所述的VCSEL器件的阵列整体形成的n沟道HFET器件。
图13是图11的集成电路的示意截面图，其示出可与如本文中所述的VCSEL器件的阵列整体形成的p型FET器件。
图14A是包括由图1的层结构实现的单个VCSEL器件的集成电路的俯视示意图。
图14B是图14A的集成电路的示意截面图，其包括由图1的层结构实现的单个VCSEL器件。
具体实施方式
现在转向图1，本公开的器件结构包括在衬底101上形成的底部镜层103。底部镜层103通常通过沉积具有不同折射率的电介质材料或半导体的对（pair）来形成分布式布拉格反射器（DBR）镜而被形成。当具有不同折射率的两种材料被放置在一起以形成结时，光将在结处被反射。在一个这样的边界处被反射的光的量很小。然而，如果多个结/层对被周期性地堆叠，其中每个层具有四分之一波长（λ/4）的光学厚度，则来自边界中的每个边界的反射将被同相相加，以产生以特定中心波长λc的大量的反射光（例如，大反射系数）。在底部镜层103上沉积的是有源器件结构，其适合于实现多个VCSEL器件（其可如本文中所述的以二维阵列来布置）以及晶体管器件以作为单片集成电路的一部分。
有源器件结构包括形成在底部镜层103之上的一个或多个底部n+型欧姆接触层105。一个或多个p型层107形成在（一个或多个）n+型欧姆接触层105之上。一个或多个未掺杂间隔物层109形成在（一个或多个）p型层107之上。n型调制掺杂量子阱（QW）结构111形成在（一个或多个）未掺杂间隔物层109之上。n型调制掺杂QW结构111包括薄n+掺杂电荷片，所述薄n+掺杂电荷片形成在其间具有未掺杂间隔物层的一个或多个量子阱（QW）之上。一个或多个未掺杂间隔物层113形成在n型调制掺杂QW结构111之上。一个或多个p型层115形成在（一个或多个）未掺杂间隔物层113之上。一个或多个p+型掺杂欧姆接触层117形成在（一个或多个）p型包层（cladding layer）115之上。并且在（一个或多个）p+型欧姆接触层117之上形成一个或多个未掺杂间隔物层119，如示出的。
涵盖（一个或多个）底部n+型欧姆接触层105、（一个或多个）中间p型层107、中间n型调制掺杂QW结构111和顶部p型层117、119的外延层结构可用于限定如本文中所述的多个VCSEL器件。
此外，具有由（一个或多个）p型层115、117形成的p型栅极区的n型调制掺杂QW结构111可用于限定n沟道HFET晶体管，如本文中所述的。在n型调制掺杂QW结构111之下的（一个或多个）未掺杂间隔物层109可用于限定n沟道HFET晶体管的背栅极（或集电极）。
此外，由（一个或多个）p型层107下面的（一个或多个）底部n+型欧姆接触层105形成的n型栅极可用于限定反向p型FET晶体管，如本文中所述的。（一个或多个）p型层107之上的（一个或多个）未掺杂间隔物层109可用于限定反向p型FET晶体管的背栅极（或集电极）。
（一个或多个）底部n+型欧姆接触层105能够实现针对VCSEL器件的底部阴极金属的与其欧姆接触的形成，并且还可在电学上用作反向p型FET晶体管的底部栅极区的一部分。（一个或多个）中间p型层可在电学上用作反向p型FET晶体管的沟道的一部分。
（一个或多个）未掺杂间隔物层109可在电学上用作针对n沟道HFET的背栅极（集电极）区以及针对反向p型FET的背栅极（集电极）区。
n型调制掺杂QW结构111形成在（一个或多个）间隔物层109上。n型调制掺杂QW结构111包括薄n+型电荷片，其通过一个或多个未掺杂间隔物层偏离一个或多个量子阱（QW）。n+型电荷片最后形成在n型调制掺杂QW结构111的（一个或多个）未掺杂间隔物层之上。n型调制掺杂QW结构111可用作VCSEL器件的有源光学区。n型调制掺杂QW结构111也可在电学上用作n沟道HFET器件的沟道的一部分。
（一个或多个）p型层115和（一个或多个）顶部p+型欧姆接触层117形成了针对VCSEL器件的层结构的顶部p型区，并且还可在电学上用作针对n沟道HFET的栅极区的一部分。
图2A是图1的层结构的说明性能带图。注意的是，相对于（一个或多个）底部n+型欧姆接触层105的内建电子电荷Qn（其由（一个或多个）底部n+型欧姆接触层105的n型掺杂剂浓度和/或厚度来支配），（一个或多个）中间p型层107的内建空穴电荷Qp（其由（一个或多个）中间p型层107的p型掺杂剂浓度和/或厚度来支配）可以配置成使得相应VCSEL器件可以作为具有如图2B中所示出的类二极管电流-电压特性的正向偏置模式（正向偏置操作）中的两端器件一样进行操作。具体地，在公共阳极和公共阴极之间施加高于阈值电压Vt的正向偏置电压将导致电流垂直流过公共阳极和公共阴极之间的每个相应的类二极管VCSEL器件。当正向偏置操作条件（其由图2B中的负载线示意性示出）配置为在公共阳极和公共阴极之间施加高于阈值电压Vt的正向偏置电压并使得高于激光作用（lasing）阈值电流ITH的电流垂直流过公共阳极和公共阴极之间的每个相应的类二极管VCSEL器件时，相应的类二极管VCSEL器件产生从相应的类二极管VCSEL器件的顶部孔发射的辐射（光）。具有类二极管电流-电压特性的这种正向偏置操作避免了晶闸管在电压Vs和Vh下的切换和保持动作，其在为零的浮动施加栅极电压中的常规三端晶闸管器件中可被找到，如图2B中所示出。由于针对不同晶闸管VCSEL器件的切换电压和电流中的小变化，这种晶闸管切换行为（如果存在的话）可能导致不希望的胜利者取得一切（winner take all）情形。具体地，切换到其导通状态（On state）的第一晶闸管VCSEL器件可以可能地汲取所有可用的电流，并且从而防止其他晶闸管VCSEL器件切换到导通并有助于晶闸管VCSEL器件的光输出。
从逻辑观点来看，在正向偏置操作中，跨每个两端VCSEL器件的电压降（voltagedrop）是跨两个结Jl和J2的电压之和，在Jl和J2结之间具有未掺杂隔离物区D，如图2C中所示。Jl结是顶部p型区（层117、115）和中间n型调制掺杂QW结构111之间的结。J2结是（一个或多个）中间p型层107和（一个或多个）底部n+型欧姆接触层105之间的结。D区是（一个或多个）未掺杂间隔物层109。对于正向偏置操作，J2结在切换电压Vs下从非传导关闭状态（OFFstate）转变为传导导通状态，并且在保持电压Vh下从传导导通状态转变为非传导关闭状态。J2结的（一个或多个）中间p型层107具有内建空穴电荷Qp，其由（一个或多个）中间p型层107的p型掺杂剂浓度和/或厚度来支配。J2结的（一个或多个）底部n+型欧姆接触层105具有内建电子电荷Qn，其由（一个或多个）底部n+型欧姆接触层105的n型掺杂剂浓度和/或厚度来支配。相对于J2结的内建电子电荷Qn，内建空穴电荷Qp可以配置成使得切换电压Vs等于保持电压Vh（针对VCSEL器件的类二极管电流-电压特性）。本质上，切换电压Vs和保持电压Vh坍缩为单个电压（在图2B中标记为“Vs/Vh”），使得当受到预定义总正向偏置或阈值电压Vt（例如，其可以是1.5伏或更低）时，VCSEL器件作为二极管接通（turn ON）。在导通状态下，VCSEL器件将电流从阳极传导到阴极，如图2C中所提示的。
当正向偏置操作条件（其由图2B中的负载线示意性示出）配置为使得高于激光作用阈值电流ITH的电流垂直流过公共阳极和公共阴极之间的每个相应的类二极管VCSEL器件时，相应的类二极管VCSEL器件产生从相应的类二极管VCSEL器件的顶部孔发射的辐射（光）。此外，当在阳极和阴极之间受到低于阈值电压Vt（例如，其可以是1.5伏或更低）的施加电压时，VCSEL器件在关闭状态中操作，其中从阳极到阴极存在很少或没有电流传导。在这种关闭状态下，相应的类二极管VCSEL不产生辐射（光），也不从相应的类二极管VCSEL器件的顶部孔发射任何辐射（光）。
图3A和3B示出了包括由图1的外延层结构形成的VCSEL器件的二维阵列的集成电路。如图3A中最佳示出的，九个VCSEL器件以3×3线性二维阵列（列和行）来安排。实现针对九个VCSEL器件的公共阳极的图案化顶部金属层301围绕针对九个VCSEL器件中每一个的孔303。孔303允许在VCSEL器件的谐振腔中传播的光从其中射出，以用于从集成电路发射。图案化顶部金属层301形成在（一个或多个）顶部p+型欧姆接触层117上，如图3B中所示。九个VCSEL器件具有相应的有源光学区，其由设置在针对九个VCSEL器件的孔303下面的n型调制掺杂QW结构111来形成。
图案化顶部金属层301也覆在以连续方式（即，没有中断）在阵列的九个VCSEL器件之间围绕并横向延伸的N型离子注入区305和氧离子注入区307上，如图3B中最佳示出的。在一个实施例中，氧离子注入区307可以被形成为使得它垂直延伸通过（一个或多个）未掺杂间隔物层109的至少一部分，如所示出的。N型离子注入区305可以形成在氧离子注入区307之上，使得它垂直延伸通过（一个或多个）p型层115的至少一部分、完全通过（一个或多个）未掺杂间隔物层113、并且通过n型调制掺杂QW结构111的至少一部分，如所示出的。以这种方式，N型离子注入区305和氧离子注入区307形成在九个VCSEL器件的相应有源光学区之上和下面。N型离子注入区305和氧离子注入区307受到高温热退火操作（例如，以处于800°C或800°C之上的温度），其激活和退火这些离子注入区305、307。作为众所周知的是，N型离子注入区305和氧离子注入区307可以以高斯方式分布在层结构中，这出于简单起见没有被示出。
激活和退火的N型离子注入区305提供了P-N结势垒，其在正向偏置操作期间限制和汇集（集中）从顶部金属阳极301流到九个VCSEL器件的有源光学区的空穴电流，其由箭头309用图案绘制。
作为退火的结果，离子注入区307的氧经受化学反应，这创建了深电子陷阱。深电子陷阱是一种在其中发射可以忽略而电子俘获截面远大于空穴俘获截面的陷阱。因此，陷阱从导带中移除自由电子。然而，它不能从价带中移除空穴，并且因此它仅用作限制电子电流（而不是空穴电流）。以这种方式，激活和退火的氧离子注入区307提供高阻抗电流阻挡势垒（blocking barrier），所述势垒在正向偏置操作期间限制和汇集（集中）从（一个或多个）中间p型层107和（一个或多个）底部n+型欧姆接触层105的J2结流到九个VCSEL器件的有源光学区的电子电流，其由箭头311用图案绘制。在正向偏置操作期间，电子电流也可以从有源光学区向后流到九个VCSEL器件的（一个或多个）中间p型层107和（一个或多个）底部n+型欧姆接触层105的J2结。在正向偏置操作期间，空穴电流也可以从有源光学区向后流到九个VCSEL器件的顶部p+型区和n型调制掺杂结构的薄n+型电荷片的Jl结。激活和退火的注入区305、307还提供折射率改变，其有助于光在底部镜层103和顶部镜层313之间限定的九个VCSEL器件的垂直谐振腔内的横向限制，如图3B中最佳示出的。
在九个VCSEL器件的相对侧上的（一个或多个）底部n+型欧姆接触层105上形成图案化底部金属层315，所述图案化底部金属层315实现针对九个VCSEL器件的两部分公共阴极，如所示出的。正向偏置驱动电压Vf例如通过金属层和对应的通路接触孔（via contacthole）被施加于跨公共阳极310和两部分公共阴极315，如图3A中所示。正向偏置驱动电压Vf配置成使得它接通阵列的九个类二极管VCSEL器件（例如，在高于1.5伏的正向偏置的情况下）。在这种导通状态下，阵列的每个VCSEL器件将电流从公共阳极传导到公共阴极，这将电流注射到相应的VCSEL器件的有源光学区。注射到相应的VCSEL器件的有源光学区的电子和空穴电流产生光（光子）的受激发射，所述光（光子）在九个VCSEL器件的垂直谐振腔内谐振，并且其从九个VCSEL器件的孔303发射。在一些实施例中，从九个VCSEL器件的孔303发射的光的光学功率可以通过控制正向偏置驱动电压Vf的大小来控制。
在其他配置中，驱动电压Vf可以配置成使得它断开阵列的所有类二极管VCSEL器件（例如，在零伏或低于1.5伏的其他电压的偏置的情况下）。在这种关闭状态下，阵列的每个VCSEL器件不会将电流从公共阳极传导到公共阴极，并且九个VCSEL器件不会在九个VCSEL器件的垂直谐振腔内产生光（光子）的受激发射，也不会从九个VCSEL器件的孔303发射光。
阵列的类二极管VCSEL器件可以以紧密间隔的布置来安排，使得在施加正向偏置驱动电压Vf的情况下，阵列的VCSEL器件经历模式耦合，所述阵列产生在连续波（CW）操作中的相干单个模式输出，其具有如图3C中所示的主导的单个波瓣远场图案。主导的单个波瓣远场图案可以具有小于20°的窄发散角θ，如图3C的示例性远场图案中所示出的。
注意的是，VCSEL器件的垂直结构由n型注入区305和氧离子注入区307所隔离，其以连续方式（即，没有中断）在VCSEL器件之间围绕并横向延伸，并且避免了VCSEL器件之间的隔离蚀刻。此特征允许VCSEL器件的孔之间的横向间隔（其由节距参数“p”来给定，如图3D中所示出的）被减小到3μm的值，并且可能地降至到1μm或更低。此特征改善了近场模式耦合和单个波瓣远场模式以及发射光的光学功率。它还考虑到针对给定芯片面积集成很大量的VCSEL器件，这可以用于改善VCSEL阵列的发射光的光学功率，并且当在相同衬底上集成多个VCSEL阵列电路时，可以降低每个VCSEL阵列的制作成本。
此外，激活和退火的氧离子注入区307可以起将来自中间p型区和底部n+型区的J2结的电子电流限制和汇集（集中）到VCSEL器件的有源光学区的作用，这有助于产生在VCSEL器件的有源区中的光的受激发射。激活和退火的氧离子注入区307还可以提供折射率改变，其可有助于光在底部镜层和顶部镜层之间限定的VCSEL器件的垂直谐振腔内的横向限制。
图4示出了利用族III-族V材料来实现图1的有源器件结构的示例性层结构。图4的层结构可用于形成发射850nm光的VCSEL器件的阵列，其作为与针对图3A至3D的上述集成电路类似的集成电路的一部分。例如，可以使用已知分子束外延（MBE）或金属-有机化学气相沉积（MOCVD）技术来制造图4的层结构。
首先，在半绝缘砷化镓（GaAs）衬底101上按照次序交替沉积（其中优选至少五对）砷化铝（AlAs）的半导体层403和铝砷化镓（Alx1Ga（1-x1）As，其中参数x1优选为15%）的合金的半导体层405以形成底部镜层。AlAs层403的数量将优选始终比AlGaAs层405的数量大一个，使得底部镜层的最后层被示出为407。在优选实施例中，AlAs层403在制造期间受到高温蒸汽氧化以产生化合物AlxOy，使得底部DBR镜将以设计的中心波长来形成。选择此中心波长，使得针对VCSEL器件所期望的谐振波长将受高反射率的影响。在一个实施例中，可以选取底部镜层中的层403和405的厚度，使得在此示例中，GaAs和AlxOy的最终光学厚度对应于为850nm的中心波长λc的四分之一波长。可替换地，底部镜可以通过具有对应于所设计波长（图8、9、10）的四分之一的厚度的GaAs和AlAs的交替层而被形成。在这种情况下，不要求氧化。然而，要求许多更多的层对（其中典型数量诸如27.5对）来实现为高效光学激光作用所需的反射率。如上所述，层403、405和407对应于图1的底部镜层103。如上所述，GaAs衬底401对应于图1的衬底101。
沉积在最后AlAs层407上的是有源器件结构，其开始于铝砷化镓（Alx2Ga（1-x2）As，其中参数x2优选为5%）的未掺杂合金的缓冲层409。层409具有接近200Å的厚度。沉积在层409上的是两个n+掺杂层411和413。层411是铝砷化镓（Alx2Ga（1-x2）As，其中参数x2优选为5%）的n+掺杂合金。层411具有接近2446Å的厚度，并且以最大体n型掺杂浓度被掺杂为n+，在此示例中，其是为3.5×1018cm-3的n型掺杂浓度。层413是铝砷化镓（Alx3Ga（1-x3）As，其中参数x3优选为30%）的n+掺杂合金。层413具有接近1000Å的厚度，并且以最大体n型掺杂浓度被掺杂为n+，在此示例中，其是为3.5×1018cm-3的n型掺杂浓度。n+掺杂的AlGaAs层411和413可以作为反向p型FET的栅极区和VCSEL器件的层结构的底部n型区的一部分而在电学上起作用。n+掺杂的AlGaAs层411和413可以为器件金属化提供低阻抗欧姆接触，其包括限定VCSEL器件的公共阴极的金属化以及限定反向p型FET的底部栅极的金属化，如本文中所述的。n+掺杂的AlGaAs层411和413对应于如上所述的图1的（一个或多个）底部n+型欧姆接触层105。
沉积在层413上的是铝砷化镓（Alx4Ga（1-x4）As，其中参数x3优选为20%）的p型掺杂合金的层415。层415具有接近500Å的厚度以及1.0×l018cm-3的典型p型掺杂浓度。p型层415可以作为反向p型FET的沟道区和VCSEL器件的层结构的中间p型区的一部分而在电学上起作用。p型层415还可以提供空穴的源，其在VCSEL器件的操作期间流向VCSEL器件的有源光学区的QW（n型调制掺杂QW结构111）。p型层415对应于如上所述的图1的（一个或多个）中间p型层107。
注意的是，层结构的J2结的中间p型层415具有由中间p型层415的p型掺杂剂浓度和/或厚度支配的内建空穴电荷Qp，并且层结构的J2结的n+掺杂AlGaAs层411和413具有由n+掺杂AlGaAs层411和413的n型掺杂剂浓度和/或厚度支配的内建电子电荷Qn。相对于J2结的内建电子电荷Qn，J2结的内建空穴电荷Qp可以配置成使得切换电压Vs等于保持电压Vh（针对VCSEL器件的类二极管电流-电压特性）。可以可能地调节一个或多个这些层的掺杂浓度或厚度，以便满足此条件。可以执行测试来验证此条件由层结构的设计所满足。
层415其次的是由铝砷化镓（Alx4Ga（1-x4）As，其中参数x4优选为20%）的合金形成的未掺杂间隔物层417。间隔物层417具有3841Å的典型厚度。间隔物层417可以作为反向p型FET的背栅极（集电极）区的一部分以及针对n沟道HFET的背栅极（集电极）区的一部分而在电学上起作用。间隔物层417对应于如上所述的（一个或多个）图1的未掺杂间隔物层109。
间隔物层417其次的是未掺杂AlGaAs势垒层419，后面是未掺杂GaAs量子阱层421。未掺杂AlGaAs势垒层419由铝砷化镓（Alx4Ga（1-x4）As，其中参数x4优选为20%）的合金形成，并且具有100Å的典型厚度。GaAs量子阱层421具有90Å的典型厚度。未掺杂AlGaAs势垒层419和GaAs量子阱层421可以针对对于n型调制掺杂量子结构的多个量子阱（诸如两个或多于两个量子阱）重复。也可以使用单个量子阱结构。接下来是由铝砷化镓（Alx5Ga（1-x5）As，其中参数x5优选为30%）的合金形成的未掺杂间隔物层423，其具有30Å的典型厚度。接下来是由铝砷化镓（Alx5Ga（1-x5）As，其中参数x5优选为30%）的合金形成的薄n+型电荷片425。电荷片425以最大体n型掺杂浓度被掺杂为n+，在此示例中，其是3.5×1018cm-3的n型掺杂浓度。电荷片425具有80Å的典型厚度。电荷片425作为针对n型调制掺杂量子结构111的n型调制掺杂的薄层起作用。电荷片425还形成电容器的底板（层441、439、437、435、433、431、429、427、425），其限定了n沟道HFET的栅极区的输入电容。层425至419对应于如上所述的图1的n型调制掺杂QW结构111。n型调制掺杂QW结构111可以用作相应VCSEL器件的有源光学区。电荷片425可以提供电子的源，其在VCSEL器件的操作期间流向VCSEL器件的n型调制掺杂QW结构111的一个或多个量子阱（QW）。n型调制掺杂QW结构111也可以在电学上用作n沟道HFET器件的沟道的一部分。
接下来是由铝砷化镓（Alx5Ga（1-x5）As，其中参数x5优选为30%）的合金形成的未掺杂间隔物层427。层427具有300Å的典型厚度。间隔物层427在电容器的底板（电荷片425）和顶板（层429）之间形成间隔物层，其限定了n沟道HFET的栅极区的输入电容。未掺杂AlGaAs层427对应于如上所述的（一个或多个）图1的未掺杂间隔物层113。
接下来是两层（429、431），其具有约为92Å的总厚度并被掺杂有p+型掺杂。第一层429是铝砷化镓（Alx5Ga（1-x5）As，其中参数x5优选为30%）的合金。第一层429被p+掺杂有7×1018cm-3的典型p型掺杂浓度并且具有80Å的典型厚度。层429形成电容器的顶板，其限定了n沟道HFET的栅极区的输入电容。第二层431是GaAs，其被p+掺杂有7×1018cm-3的典型p型掺杂浓度并且具有12Å的典型厚度。层431提供从层429到AlAs层433的过渡。层431可以允许层429的AlGaAs和AlAs层433的生长之间的温度改变。接下来是砷化铝（AlAs）的层433，其具有约为600Å的总厚度并且其被掺杂有7×1018cm-3的p型掺杂浓度。接下来是两层（435、437），其具有约为545Å的总厚度并被掺杂有p+型掺杂。第一层435是GaAs，其被p+掺杂有7×1018cm-3的典型p型掺杂浓度并且具有12Å的典型厚度。层435提供从层433到层437的过渡。层435可以允许AlAs层433和层437的AlGaAs的生长之间的温度改变。层437是铝砷化镓（Alx6Ga（1-x6）As，其中参数x6优选为5%）的合金。层437被p+掺杂有7×1018cm-3的典型p型掺杂浓度并且具有533Å的典型厚度。层429、431、433、435、437对应于如上所述的图1的（一个或多个）p型层115。
接下来是两层（439、441），其具有约为600Å的总厚度并被掺杂有1×1020cm-3的p+型掺杂。层439是铝砷化镓（Alx6Ga（1-x6）As，其中参数x6优选为5%）的合金。层439被p+掺杂有1×1020cm-3的典型p型掺杂浓度并且具有400Å的典型厚度。层441是GaAs，其被p+掺杂有1×1020cm-3的典型p型掺杂浓度并且具有200Å的典型厚度。p+掺杂层439、441对应于如上所述的图1的（一个或多个）顶部p+型欧姆接触层117。
接下来是两个未掺杂层（443、445），其具有约为400Å的总厚度。层443是铝砷化镓（Alx6Ga（1-x6）As，其中参数x6优选为5%）的合金并且具有300Å的典型厚度。层445是GaAs并且具有100Å的典型厚度。未掺杂层443、445可用于形成如本文中所述的VCSEL器件的孔303。层443、445对应于如上所述的图1的（一个或多个）未掺杂间隔物层119。
半导体镜层可以沉积在未掺杂间隔物层445上，以限定谐振腔，其由顶部半导体镜层和未掺杂间隔物层445之间的界面来约束在顶部并且由未掺杂缓冲层409和底部镜层407之间的界面来约束在底部。
注意的是，在图4的实施例中，层445至423的厚度和折射率为此谐振腔的上部提供了有效光程长度，其匹配或对应于以850nm发射的所期望中心波长λc。更确切地，层445至423的厚度和折射率可以为此谐振腔的上部提供有效光程长度，其等于以850nm发射的所期望中心波长λc或等于λc/2。此外，层421至409的厚度和折射率为此谐振腔的下部提供了有效光程长度，其对应于（整数N*以850nm发射的所期望中心波长）比2的比率。更确切地，层421至409的厚度和折射率为此谐振腔的下部提供了等于（N*λc）/2的有效光程长度。
还注意的是，层结构的层的厚度和折射率可以配置为在n型调制掺杂量子阱结构111的（一个或多个）量子阱处提供反节点（anti-node）。这可以帮助使增益最大化。此外，为了使腔的顶部处的吸收最小化，腔的顶部处的一个或多个层的厚度可以被最小化，并且可能稍微移位到更大的带隙。
图5A至5G是示意性部分截面视图，其示出了结合图4的外延层结构的示例性制造操作，以形成在与针对图3A至3D的上述集成电路类似的集成电路（IC）中实现的VCSEL器件的二维阵列。
制造操作从在顶部未掺杂间隔物层445、443中为VCSEL器件的孔形成孔台面303b而开始，如图5A中所示。这种孔台面303b通过在半导体层结构上沉积氮化物掩模层501来形成。光致抗蚀剂（未示出）被沉积和被图案化。图案化的光致抗蚀剂作为限定孔台面303b的蚀刻掩模而起作用。蚀刻操作是如下执行的：使用光致抗蚀剂蚀刻掩模通过氮化物掩模层501并向下通过顶部未掺杂间隔物层445、443而进入到半导体层结构以暴露顶部p+型欧姆接触层（p+欧姆接触层441）处的平坦表面。孔台面303b具有侧壁303a，其从半导体层结构中形成的顶部表面延伸到顶部p+型欧姆接触层（p+欧姆接触层441）处的平坦表面，如所示出的。
图案化的光致抗蚀剂也可以作为注入掩模起作用。使用光致抗蚀剂注入掩模，氧离子及随后n型掺杂离子（例如SiF离子）被注入到半导体层结构中，使得所得N型离子注入区305和氧离子注入区307将以连续的方式（即，没有中断）在VCSEL器件之间围绕并横向延伸，如图5A中最佳示出的。氧离子注入区307的氧离子被注入到以中间未掺杂AlGaAs间隔物层417为中心或其附近的深度。N型离子注入区305的n型掺杂离子（例如SiF离子）被注入到以p+型AlAs层433为中心或其附近的深度。N型离子注入区305形成在氧离子注入区307之上，使得它垂直完全地延伸通过未掺杂AlGaAs间隔物层427，并通过层424至419的n型调制掺杂QW结构的至少一部分，如所示出的。作为众所周知的是，n型离子注入区305和氧离子注入区307可以以高斯方式分布在层结构中，这出于简单起见没有被示出。然后可以移除光致抗蚀剂掩模，留下覆盖孔台面303b的图案化的氮化物掩模层501，如图5A中所示。
接下来，利用覆盖孔台面303b的氮化物掩模层510，在合成结构上沉积金属的层301，使得它形成在顶部p+欧姆接触层（p+欧姆接触层441）、孔侧壁303a和覆盖孔台面303b的氮化物掩模层510处的平坦表面上，如图5B中所示。在一个实施例中，金属层301可以由钨（W）或由钨（95%）和铟（5%）的组合形成。钨（W）和铟（In）的金属层301可以通过钨和铟的联合溅射（co-sputtering）或其他合适的手段来形成。
接下来，形成了底部n+型欧姆接触层（n+掺杂AlGaAs层413）处的平坦表面，如图5C中所示。在这个步骤中，光致抗蚀剂被沉积和被图案化。图案化的光致抗蚀剂（未示出）作为蚀刻掩模起作用，以用于蚀刻掉顶部阳极金属层301和半导体层结构，以在底部n+型欧姆接触层（n+掺杂AlGaAs层413）处限定平坦表面以及通向此平坦表面的侧壁。然后可以移除图案化的光致抗蚀剂蚀刻掩模。
接下来，执行热退火过程以激活较早注入（earlier-implanted）的离子注入区。在此操作中，沉积覆盖结构的氮化物的加盖层（称为RTA氮化物层），如图5D中所示。在结构上执行快速热退火（RTA）过程，以便激活和退火较早注入的离子注入区（例如，如本文中所述的离子注入区305、307）。在一个实施例中，RTA过程以850°C执行达15秒。激活和退火的N型离子注入区305提供了PN结势垒，其在正向偏置操作期间限制和汇集（集中）从顶部金属阳极301流到VCSEL器件的有源光学区的空穴电流，如本文中所述的。
作为热退火过程的结果，离子注入区307的氧经受化学反应，这创建了深电子陷阱。深电子陷阱是一种在其中发射可以忽略而电子俘获截面远大于空穴俘获截面的陷阱。因此，陷阱从导带中移除自由电子。然而，它不能从价带中移除空穴，并且因此它仅用作限制电子电流（而不是空穴电流）。以这种方式，激活和退火的氧离子注入区307提供高阻抗电流阻挡势垒，所述势垒在正向偏置操作期间限制和汇集（集中）从（一个或多个）中间p型层（p型层415）和底部n+型欧姆接触层（n+掺杂AlGaAs层413）的J2结流到VCSEL器件的有源光学区的电子电流，如本文中所述的。在正向偏置操作期间，电子电流也可以从有源光学区向后流到VCSEL器件的（一个或多个）中间p型层和（一个或多个）底部n+型欧姆接触层的J2结。在正向偏置操作期间，空穴电流也可以从有源光学区向后流到VCSEL器件的顶部p+型区和n型调制掺杂结构的薄n+型电荷片的Jl结。激活和退火的注入区305、307还提供折射率改变，这有助于光在底部镜层和顶部镜层之间限定的VCSEL器件的垂直谐振腔内的横向限制，如本文中所述的。
注意的是，氧离子注入区307以高于800°C的温度被退火，这起到移除所有损伤的作用。这消除了沿氧离子注入区307的外围的表面状态和陷落（trapping）中心，并为高阻抗提供了机制。它明显不同于在低于800°C的较低退火温度的情况下氧的损伤类型注入。800°C之上的较高退火温度将材料转化成半绝缘状态，正如Cr+原子在半绝缘GaAs衬底的创建中所做的那样。因此，在高温退火后的注入边界处，为高阻抗消除了由于损伤带来的所有复合位置（recombination site）以及表面状态。
接下来，如图5E中所示，在底部n+型欧姆接触层（n+掺杂AlGaAs层413）处的平坦表面上沉积并图案化用于公共两部分底部阴极的金属513（诸如金）的层。金属513的图案化可以使用卸下（lift-off）或其他合适的金属化技术。
接下来，执行可选的隔离蚀刻操作，其向下蚀刻到衬底附近，如图5E中所示。这可以用于IC的所有器件。此操作对于在作为层结构的一部分而形成的底部镜层起合适DBR镜而没有氧化的作用的情况中是有用的。
接下来，蚀刻RTA氮化物层、顶部金属层301和覆盖孔台面303b的氮化物掩模501，以形成暴露孔台面303b的孔窗口（aperture window），如图5F中所示。在这个步骤中，光致抗蚀剂被沉积并被图案化。图案化的光致抗蚀剂起蚀刻掩模的作用以图案化累积层（RTA氮化物层、顶部金属层301和氮化物掩模501）,其覆盖孔台面303b以形成暴露孔台面303b的孔窗口。然后可以移除图案化的光致抗蚀剂蚀刻掩模。
孔窗口蚀刻操作可以可选地执行向下蚀刻到衬底附近的隔离蚀刻，如图5F中所示。这可以用于IC的所有器件。通过隔离蚀刻而暴露的底部镜层（层403、405、407）可能受到氧化。此操作对于在作为层结构的一部分而形成的底部镜层没有起合适DBR镜的作用的情况中是有用的。在一个实施例中，通过隔离蚀刻而暴露的AlAs的底部镜层403和407受到蒸汽环境，其将砷化铝（AlAs）转化成氧化铝（AlxOy），所述底部镜层形成底部DBR镜。注意的是，在早期处理期间已被暴露的AlAs底部镜层之上的任何AlAs层都可以由（一个或多个）氮化物层所保护，使得来自蒸汽环境的氧不会到达这种AlAs层并与其进行反应。
接下来，如图5G中所示，可以沉积顶部镜层313。在一个示例中，顶部镜层313包括SiO2和高折射率材料（诸如Si、TiO2、GaAs或GaN）的交替层。顶部镜层313可以形成在打开的孔窗口中，使得顶部镜层313覆盖暴露的孔台面303b，如所示出的。注意的是，沉积在其上的孔台面303b和顶部镜层313可以配置成形成孔303，所述孔303允许在VCSEL器件的谐振腔中传播的光从其中射出，以用于从集成电路发射。
按照期望可以执行附加操作。这种附加操作可能涉及以下项的形成：绝缘层（电介质）、金属层面（level）和通孔，以及用于芯片到封装连接的接合位置，这在半导体领域是众所周知的。
图6示出了利用族III-族V材料来实现图1的有源器件结构的另一个示例性层结构。图6的层结构可用于限定发射850nm光的VCSEL器件的阵列，其作为与针对图3A至3D的上述集成电路类似的集成电路的一部分。例如，可以使用已知分子束外延（MBE）或金属-有机化学气相沉积（MOCVD）技术来制造图6的层结构。
注意的是，图6的层结构类似于图4的层结构，但是对于n型调制掺杂QW结构的量子阱使用铟砷化镓（Inx1Ga（1-x1）As，其中参数x1优选为5%）的合金以作为对图4的层结构的GaAs量子阱的替代。
还注意到的是，在图6的实施例中，层645至623的厚度和折射率为VCSEL器件的谐振腔的上部提供了有效光程长度，其匹配或对应于以850nm发射的所期望中心波长λc。换言之，层645至623的厚度和折射率为谐振腔的上部提供了有效光程长度，其等于以850nm发射的所期望中心波长λc。此外，层621至609的厚度和折射率为VCSEL器件的谐振腔的下部提供了有效光程长度，其对应于（整数N*以850nm发射的所期望中心波长）比2的比率。换言之，层621至609的厚度和折射率为谐振腔的下部提供了等于（N*λc）/2的有效光程长度。
还注意的是，如上述的图5A至5G的示例性制造操作可用于形成在采用图6的外延层结构的集成电路（IC）中实现的VCSEL器件的阵列。
图7示出了利用族III-族V材料来实现图1的有源器件结构的又一个示例性层结构。图7的层结构可用于限定发射850nm光的VCSEL器件的阵列，其作为与针对图3A至3D的上述集成电路类似的集成电路的一部分。例如，可以使用已知分子束外延（MBE）或金属-有机化学气相沉积（MOCVD）技术来制造图7的层结构。
注意的是，在图7的实施例中，对于VCSEL器件的谐振腔的下部的层类似于图4的层结构，但是对于VCSEL器件的谐振腔的上部的层被修改，使得这些层的厚度和折射率为VCSEL器件的谐振腔的上部提供了有效光程长度，其匹配或对应于以850nm发射的所期望中心波长λc的二分之一。换言之，层745至223的厚度和折射率为谐振腔的上部提供了有效光程长度，其等于以850nm发射的所期望中心波长λc的二分之一。类似于图4的实施例，层721至709的厚度和折射率为VCSEL器件的谐振腔的下部提供了有效光程长度，其对应于（整数N*以850nm发射的所期望中心波长）比2的比率。换言之，层721至709的厚度和折射率为谐振腔的下部提供了等于（N*λc）/2的有效光程长度。
还注意的是，如上述的图5A至5G的示例性制造操作可用于形成在采用图7的外延层结构的集成电路（IC）中实现的VCSEL器件的阵列。
图8示出了利用族III-族V材料来实现图1的有源器件结构的另一个示例性层结构。图8的层结构可用于限定发射980nm光的VCSEL器件的阵列，其作为与针对图3A至3D的上述集成电路类似的集成电路的一部分。例如，可以使用已知分子束外延（MBE）或金属-有机化学气相沉积（MOCVD）技术来制造图8的层结构。
注意的是，图8的层结构类似于图6的层结构，但是将铟砷化镓（Inx1Ga（1-x1）As，其中参数x1优选为20%）的合金用作量子阱连同GaAs势垒层，其作为n型调制掺杂QW结构的一部分。。
还注意的是，在图8的实施例中，底部镜由GaAs和AlAs的交替层（具体为27.5层对）来形成，其具有提供对应于980nm的所设计波长的四分之一的有效光程长度的厚度和折射率。在这种情况下，不要求GaAs和AlAs的交替层的氧化。在其他实施例中，底部镜可以通过如本文中所述的生长GaAs和AlAs的交替层（诸如5.5层对）并执行这些层的氧化来形成。
还注意的是，在图8的实施例中，层945至923a的厚度和折射率为VCSEL器件的谐振腔的上部提供了有效光程长度，其匹配或对应于以980nm发射的所期望中心波长λc。换言之，层945至923a的厚度和折射率为谐振腔的上部提供了有效光程长度，其等于以980nm发射的所期望中心波长λc。此外，层921至911的厚度和折射率为VCSEL器件的谐振腔的下部提供了有效光程长度，其对应于（整数N*以980nm发射的所期望中心波长）比2的比率。换言之，层921至911的厚度和折射率为谐振腔的下部提供了等于（N*λc）/2的有效光程长度。
还注意的是，如上述的图5A至5G的示例性制造操作可用于形成在采用图8的外延层结构的集成电路（IC）中实现的VCSEL器件的阵列。
图9示出了利用族III-族V材料来实现图1的有源器件结构的又一个示例性层结构。图9的层结构可用于限定发射980nm光的VCSEL器件的阵列，其作为与针对图3A至3D的上述集成电路类似的集成电路的一部分。例如，可以使用已知分子束外延（MBE）或金属-有机化学气相沉积（MOCVD）技术来制造图9的层结构。
注意的是，在图9的实施例中，对于VCSEL器件的谐振腔的下部的层类似于图8的层结构，但是对于VCSEL器件的谐振腔的上部的层被修改，使得这些层的厚度和折射率为VCSEL器件的谐振腔的上部提供了有效光程长度，其匹配或对应于以980nm发射的所期望中心波长λc的二分之一。换言之，层945至923a的厚度和折射率为谐振腔的上部提供了有效光程长度，其等于以980nm发射的所期望中心波长λc的二分之一。类似于图8的实施例，层921至911的厚度和折射率为VCSEL器件的谐振腔的下部提供了有效光程长度，其对应于（整数N*以980nm发射的所期望中心波长）比2的比率。换言之，层921至911的厚度和折射率为谐振腔的下部提供了等于（N*λc）/2的有效光程长度。
还注意的是，在图9的实施例中，底部镜由GaAs和AlAs的交替层（具体为27.5层对）来形成，其具有提供对应于980nm的所设计波长的四分之一的有效光程长度的厚度和折射率。在这种情况下，不要求GaAs和AlAs的交替层的氧化。在其他实施例中，底部镜可以通过如本文中所述的生长GaAs和AlAs的交替层（诸如5.5层对）并执行这些层的氧化来形成。
还注意的是，如上述的图5A至5G的示例性制造操作可用于形成在采用图9的外延层结构的集成电路（IC）中实现的VCSEL器件的阵列。
图10示出了利用族III-族V材料来实现图1的有源器件结构的另一个示例性层结构。图10的层结构可用于限定发射980nm光的VCSEL器件的阵列，其作为与针对图3A至3D的上述集成电路类似的集成电路的一部分。例如，可以使用已知分子束外延（MBE）或金属-有机化学气相沉积（MOCVD）技术来制造图10的层结构。
注意的是，在图10的实施例中，对于VCSEL器件的谐振腔的上部的层类似于图8的层结构，但是具有未掺杂间隔物层1014和反向p型调制掺杂QW结构（层1015a至层1015f），其替代中间p型层815。反向p型调制掺杂QW结构包括薄p+电荷片（层1015a），所述薄p+电荷片（层1015a）通过未掺杂间隔物层1015b偏离在GaAs势垒层1015c/1015e中的一个或多个InGaAs量子阱1015d。
还注意的是，在图10的实施例中，底部镜由GaAs和AlAs的交替层（具体为27.5层对）来形成，其具有提供对应于980nm的所设计波长的四分之一的有效光程长度的厚度和折射率。在这种情况下，不要求GaAs和AlAs的交替层的氧化。在其他实施例中，底部镜可以通过如本文中所述的生长GaAs和AlAs的交替层（诸如5.5层对）并执行这些层的氧化来形成。
还注意的是，在图10的实施例中，层1045至1023a的厚度和折射率为VCSEL器件的谐振腔的上部提供了有效光程长度，其匹配或对应于以980nm发射的所期望中心波长λc。换言之，层1045至1023a的厚度和折射率为谐振腔的上部提供了有效光程长度，其等于以980nm发射的所期望中心波长λc。此外，层1021至1009的厚度和折射率为VCSEL器件的谐振腔的下部提供了有效光程长度，其对应于（整数N*以980nm发射的所期望中心波长）比2的比率。换言之，层1021至1009的厚度和折射率为谐振腔的下部提供了等于（N*λc）/2的有效光程长度。
还注意的是，如上述的图5A至5G的示例性制造操作可用于形成在采用图10的外延层结构的集成电路（IC）中实现的VCSEL器件的阵列。
如本文中描述的半导体层结构还可以提供作为如图11中所示的单片集成电路的一部分的VCSEL器件的阵列与电子电路的集成。电子电路可以提供多种多样的功能，诸如提供必要的电信号以接通阵列的VCSEL器件，使得它们在正向偏置操作中操作，或者按照需要断开阵列的VCSEL器件。
在一个实施例中，图11的电子电路可以包括一个或多个n沟道HFET器件，如图12中所示。对于n沟道HFET器件，通过蚀刻掉覆在栅极区上的层来暴露栅极区（所述栅极区可以涵盖（一个或多个）p+型欧姆接触层117和（一个或多个）p型层115或其部分），并且在栅极区上形成用于n沟道HFET器件的栅极端电极的金属（标记为“栅极金属”），如所示出的。对于结合作为p型层115的一部分的AlAs材料的小尺寸n沟道HFET器件，AlAs材料可以用作蚀刻停止，以用于暴露p型层115的一部分的选择性湿法蚀刻操作，以便在AlAs材料下限定厚度减小（reduced-thickness）的栅极区。n沟道HFET器件的用于源极端电极的金属（标记为“源极金属”）和用于漏极端电极的金属（标记为“漏极金属”）借助于n型离子注入接触区被可操作地耦合到在中间n型调制掺杂QW结构111中实现的（一个或多个）QW沟道的相对末端或侧，如所示出的。一个或多个端电极（未示出）可以可操作地耦合到中间p型层107，并用作针对n沟道HFET器件的背栅极（集电极）端电极。
在一个实施例中，图11的电子电路可以包括一个或多个p沟道HFET器件。对于p沟道HFET器件，通过蚀刻掉覆在集电极（背栅极）区上的层来暴露背栅极（集电极）区（（一个或多个）中间间隔物层109）。浅n+型离子注入接触区可以注入到背栅极（集电极）区。背栅极（集电极）端电极可以形成在p沟道HFET器件的背栅极（集电极）区上。p沟道HFET器件的源极端电极和漏极端电极借助于p型离子注入接触区被可操作地耦合到在反向p型调制掺杂QW结构中实现的（一个或多个）QW沟道的相对末端或侧。以上针对图10描述了这种反向p型调制掺杂QW结构的示例。p沟道HFET器件的栅极区（（一个或多个）底部n+型欧姆接触层105）通过蚀刻掉覆在栅极区上的层而被暴露。栅极电极形成在针对p沟道HFET器件的（一个或多个）底部n+型欧姆接触层105上。
注意的是，n沟道HFET器件和p沟道HFET器件两者都是场效应晶体管，其中电流作为二维气体流过在末端或侧具有接触的QW沟道。基本晶体管动作是通过垂直于QW沟道的调制电场来对QW沟道传导进行调制。调制电场通过控制反转层（即，用于n沟道HFET器件的二维电子气体或用于p沟道HFET的二维空穴气体）作为栅极电压相对于源极电压的函数来调制QW沟道传导。
对于n沟道HFET器件，通过在栅极和源极区的P/N结以最小的栅极传导被正向偏置的情况中的电压下偏置栅极端电极和源极端电极来接通QW沟道传导，并且在源极端电极和漏极端电极之间的n型调制掺杂QW结构的QW沟道中创建电子气体的反转层。在这种配置中，源极端电极是电子载流子从其中进入n型调制掺杂QW结构的QW沟道的端电极，漏极端电极是其中电子载流子离开器件的端电极，并且栅极端电极是针对器件的控制端。
p沟道HFET器件以与n沟道HFET器件类似的方式进行操作，其中电流方向和电压极性相对于n沟道HFET器件中的那些相反。对于p沟道HFET器件，通过在源极和栅极区的P/N结以最小的栅极传导被正向偏置的情况中的电压下偏置栅极端电极和源极端电极来接通QW沟道传导，并且在源极端电极和漏极端电极之间的p型调制掺杂QW结构的QW沟道中创建空穴气体的反转层。在这种配置中，源极端电极是空穴载流子从其中进入p型调制掺杂QW结构的QW沟道的端，漏极端电极是其中空穴载流子离开器件的端，并且栅极端电极是针对器件的控制端。
在又一个实施例中，图11的电子电路可以包括如图13中所示的反向p型场效应晶体管（p型FET）。对于反向p型FET器件，可以通过蚀刻掉覆在背栅极（集电极）区上的层来暴露背栅极（集电极）区（（一个或多个）中间间隔物层109）。浅p+型离子注入接触区（未示出）可以被注入到背栅极（集电极）区。用于背栅极（集电极）端电极的金属（未示出）可以形成在反向p型FET器件的背栅极（集电极）区上。反向p型FET器件的用于源级端电极的金属（标记为“源级金属”）和用于漏极端电极的金属（标记为“漏极金属”）借助于p型离子注入接触区被可操作地耦合到在（一个或多个）中间p型层107中形成的（一个或多个）沟道的相对末端或侧，如所示出的。反向p型FET器件的栅极区（（一个或多个）底部n+型欧姆接触层105）位于此沟道之下，并通过蚀刻掉覆在栅极区上的层而被暴露。用于栅极电极的金属（标记为“底部栅极金属”）形成在针对反向p沟道HFET器件的（一个或多个）底部n+型欧姆接触层105上，如所示出的。
反向p型FET器件是场效应晶体管，其中电流流过在末端或侧具有接触的（一个或多个）中间p型层107中形成的沟道。基本晶体管动作是通过垂直于沟道的调制电场来对沟道传导进行调制。调制电场通过控制空穴的反转层作为栅极电压相对于源极电压的函数来调制沟道传导。具体而言，通过在源极和栅极区的P/N结以最小栅极传导被正向偏置的情况中的电压下偏置栅极端电极和源极端电极来接通沟道传导，并且在源极端电极和漏极端电极之间的（一个或多个）中间p型层107中形成的沟道中创建空穴的反转层。在这种配置中，源极端电极是空穴载流子从其中进入沟道的端，漏极端电极是其中空穴载流子离开器件的端，并且栅极端电极是针对器件的控制端。
本申请的器件结构还可以配置为实现双极反转沟道场效应晶体管（BICFET），其具有n型调制掺杂量子阱反转沟道基区（n沟道基BICFET）或p型调制掺杂量子阱反转沟道基区（p沟道基BICFET）。
图14A和14B示出了包括由图1的外延层结构形成的单个VCSEL器件的集成电路。如图14A中最佳示出的，为VCSEL器件实现阳极端的图案化的顶部金属层301围绕孔303。孔303允许在VCSEL器件的谐振腔中传播的光从其中射出，以用于从集成电路发射。如图14B中所示，图案化的顶部金属层301形成在（一个或多个）顶部p+型欧姆接触层117上。VCSEL器件具有由设置在VCSEL器件的孔303下面的n型调制掺杂QW结构111形成的有源光学区。
如图14B中最佳示出的，图案化的顶部金属层301也覆在N型离子注入区305和氧离子注入区307上，其围绕VCSEL器件。在一个实施例中，氧离子注入区307可以形成为使得其垂直延伸通过（一个或多个）未掺杂间隔物层109的至少一部分，如所示出的。可以在氧离子注入区307之上形成N型离子注入区305，使得其垂直延伸通过（一个或多个）p型层115的至少一部分、完全通过（一个或多个）未掺杂间隔物层113、并通过n型调制掺杂QW结构111的至少一部分，如所示出的。以这种方式，N型离子注入区305和氧离子注入区307形成在VCSEL器件的相应有源区之上和下面。N型离子注入区305和氧离子注入区307受到高温热退火操作（例如，以处于800°C或800°C之上的温度），其激活和退火这些离子注入区305、307。作为众所周知的是，N型离子注入区305和氧离子注入区307可以以高斯方式分布在层结构中，这出于简单起见未被示出。
激活和退火的N型离子注入区305提供了PN结势垒，其在正向偏置操作期间限制和汇集（集中）从顶部金属阳极301流到VCSEL器件的有源光学区的空穴电流，其由箭头309用图案描绘。
作为热退火操作的结果，离子注入区307的氧经受化学反应，这创建了深电子陷阱。深电子陷阱是一种在其中发射可以忽略而电子俘获截面远大于空穴俘获截面的陷阱。因此，陷阱从导带中移除自由电子。然而，它不能从价带中移除空穴，并且因此它仅用作限制电子电流（而不是空穴电流）。以这种方式，激活和退火的氧离子注入区307提供高阻抗电流阻挡势垒，所述势垒在正向偏置操作期间限制和汇集（集中）从（一个或多个）中间p型层107和（一个或多个）底部n+型欧姆接触层105的J2结流到VCSEL器件的有源光学区的电子电流，其由箭头311用图案绘制。在正向偏置操作期间，电子电流也可以从有源光学区向后流到VCSEL器件的（一个或多个）中间p型层107和（一个或多个）底部n+型欧姆接触层105的J2结。在正向偏置操作期间，空穴电流也可以从有源光学区向后流到VCSEL器件的顶部p+型区和n型调制掺杂结构的薄n+型电荷片的Jl结。激活和退火的注入区305、307还提供折射率改变，其有助于光在底部镜层103和顶部镜层313之间限定的VCSEL器件的垂直谐振腔内的横向限制，如图14B中最佳示出的。
在VCSEL器件的相对侧上的（一个或多个）底部n+型欧姆接触层105上形成图案化的底部金属层315，所述图案化底部金属层315实现针对VCSEL器件的两部分阴极端，如所示出的。正向偏置驱动电压Vf例如通过金属层和对应的通路接触孔被施加于跨阳极310和两部分公共阴极315，如图14A中所示。正向偏置驱动电压Vf配置成使得它接通类二极管VCSEL器件（例如，在高于1.5伏的正向偏置的情况下）。在这种导通状态下，VCSEL器件将电流从阳极传导到阴极，这将电流注射到VCSEL器件的有源光学区。注射到VCSEL器件的有源光学区的电子和空穴电流产生光（光子）的受激发射，所述光（光子）在VCSEL器件的垂直谐振腔内谐振，并且其从VCSEL器件的孔303发射。在一些实施例中，从VCSEL器件的孔303发射的光的光学功率可以通过控制正向偏置驱动电压Vf的大小来控制。
在其他配置中，驱动电压Vf可以配置成使得其断开类二极管VCSEL器件（例如，在零伏或低于1.5伏的其他电压的偏置的情况下）。在这种关闭状态下，VCSEL器件不会将电流从阳极传导到阴极，并且VCSEL器件不会在VCSEL器件的垂直谐振腔内产生光（光子）的受激发射，也不会从VCSEL器件的孔303发射光。
类二极管VCSEL器件可以配置成使得在施加正向偏置驱动电压Vf的情况下，VCSEL器件产生在连续波（CW）操作中的单个模式输出。
注意的是，激活和退火的氧离子注入区307可起将来自中间p型区和底部n+型区的J2结的电子电流限制和汇集（集中）到VCSEL器件的有源光学区的作用，这有助于在VCSEL器件的有源区中产生光的受激发射。激活和退火的氧离子注入区307还可以提供折射率改变，其可有助于光在底部镜层和顶部镜层之间限定的VCSEL器件的垂直谐振腔内的横向限制。
此外，如本文中描述的半导体层结构还可以提供电子电路与作为单片集成电路的一部分的VCSEL器件的集成。电子电路可以提供多种多样的功能，诸如提供必要的电信号以接通VCSEL器件，使得其在正向偏置操作中进行操作或者按照需要断开VCSEL器件。这种集成电子电路可以包括图12的n沟道HFET器件、图13的反向p型场效应晶体管（p型FET）或其他晶体管器件。
变体
在替代实施例中，如本文中所述的阵列的VCSEL器件可以以其他二维布置来安排，其诸如填充圆形、半圆形或六边形区域的非线性布置。
在仍有其他实施例中，蚀刻停止层（诸如AlAs蚀刻停止层）可以结合到如本文中所述的层结构中，以便于促进暴露层结构的所期望部分的选择性蚀刻操作（诸如BHF和柠檬酸中的选择性湿法蚀刻）。例如，薄AlAs蚀刻停止层可以在其中期望沉积n沟道HFET器件的源极和漏极金属的垂直位置处被集成到层结构中。在另一个示例中，薄AlAs蚀刻停止层可以在其中期望沉积与反向p型FET器件的背栅极（集电极）的接触的垂直位置处被集成到层结构中。这将建立针对反向p型FET器件的背栅极（集电极）区的台面的高度，并控制反向p型FET器件的短沟道效应。台面高度不应大于反向p型FET器件的沟道长度的3倍。因此，这种蚀刻停止可能对短沟道器件有用。这些AlAs蚀刻停止层可以利用干法蚀刻逼近到200-500A内。然后，在柠檬酸中的湿法蚀刻可以用来到达AlAs蚀刻停止层并在那里停止。然后，暴露的AlAs蚀刻停止层的剩余部分可以由BHF来移除。
本文中已经描述和说明了用于采用互补调制掺杂量子阱结构形成光电集成电路的方法的若干个实施例。虽然已经描述了本发明的特定实施例，但并非意图本发明局限于此，因为意图的是，本发明在范围上应与现有技术将允许的一样宽，并且同样地阅读说明书。因此，虽然已经公开了特定的族III-族V材料系统和异质结构，但是应当领会，可以使用其他族III-族V材料系统和异质结构来实现如本文中所述的光电集成电路。因此，由本领域技术人员将领会的是，在不偏离所要求保护的本发明的精神和范围的情况下，可以对所提供的发明做出仍有其他修改。

Claims (35)

1.一种半导体器件，包括:
以二维阵列布置多个垂直腔表面发射激光VCSEL器件，其中所述多个垂直腔表面发射激光VCSEL器件由包括以下项的层结构形成：至少一个底部n型层、形成在所述至少一个底部n型层之上的至少一个中间p型层、形成在所述至少一个中间p型层之上的n型调制掺杂量子阱结构、形成在所述至少一个中间p型层和所述n型调制掺杂量子阱结构之间的至少一个间隔物层、以及形成在所述n型调制掺杂量子阱结构之上的至少一个顶部p型层；
退火的氧注入区，所述退火的氧注入区在所述层结构中垂直设置在所述至少一个间隔物层内，并且配置为以连续的方式在所述多个垂直腔表面发射激光VCSEL器件之间围绕并横向延伸；
退火的n型离子注入区，所述退火的n型离子注入区在所述层结构中垂直设置在所述至少一个顶部p型层内，并且配置为覆在所述退火的氧注入区上且以连续的方式在所述多个垂直腔表面发射激光VCSEL器件之间围绕并横向延伸；
公共阳极，所述公共阳极接触所述至少一个顶部p型层；以及
公共阴极，所述公共阴极接触所述至少一个底部n型层；
其中所述至少一个中间p型层具有内建空穴电荷Qp，所述至少一个底部n型层具有内建电子电荷Qn，并且相对于所述内建电子电荷Qn的所述内建空穴电荷Qp配置用于基于施加到所述公共阳极和所述公共阴极的电压的所述多个垂直腔表面发射激光VCSEL器件的二极管电流-电压特性。
2.根据权利要求1所述的半导体器件，其中:
所述内建空穴电荷Qp由所述至少一个中间p型层的厚度和p型掺杂剂浓度中的至少一项来支配；以及
所述内建电子电荷Qn由所述至少一个底部n型层的厚度和n型掺杂剂浓度中的至少一项来支配。
3.根据权利要求1所述的半导体器件，其中:
所述退火的氧注入区和所述退火的n型离子注入区两者在高于800°C的温度下被退火在一起。
4.根据权利要求1所述的半导体器件，其中还包括:
所述公共阳极覆在所述退火的n型离子注入区和所述退火的氧注入区两者上。
5.根据权利要求1所述的半导体器件，其中:
所述n型调制掺杂量子阱结构包括偏离至少一个量子阱的n型电荷片，并且所述n型调制掺杂量子阱结构限定针对所述多个垂直腔表面发射激光VCSEL器件的相应的有源光学区。
6.根据权利要求1所述的半导体器件，其中:
所述多个垂直腔表面发射激光VCSEL器件具有相应的有源光学区；以及
所述退火的n型离子注入区和所述退火的氧注入区两者配置为将电流限制和汇集到所述多个垂直腔表面发射激光VCSEL器件的所述相应的有源光学区中。
7.根据权利要求1所述的半导体器件，其中:
所述退火的氧注入区和所述退火的n型离子注入区两者提供了所述多个垂直腔表面发射激光VCSEL器件之间的电流隔离和折射率改变，这有助于光在所述多个垂直腔表面发射激光VCSEL器件的垂直谐振腔内的横向限制，同时避免了所述多个垂直腔表面发射激光VCSEL器件之间的隔离蚀刻。
8.根据权利要求1所述的半导体器件，其中:
使用公共注入掩模来限定所述退火的n型离子注入区和所述退火的氧注入区两者。
9.根据权利要求1所述的半导体器件，其中:
所述多个层形成在衬底上；以及
所述多个层包括形成在所述至少一个底部n型层下面的所述衬底上的多个底部镜层，其中所述底部镜层限定了针对所述多个垂直腔表面发射激光VCSEL器件的谐振腔。
10.根据权利要求9所述的半导体器件，其中:
所述底部镜层由砷化铝形成，所述底部镜层受到氧化，这将所述砷化铝转化为氧化铝。
11.根据权利要求9所述的半导体器件，其中:
针对所述多个垂直腔表面发射激光VCSEL器件的所述谐振腔还由通过沉积而形成的多个顶部镜层所限定。
12.根据权利要求1所述的半导体器件，其中:
所述多个层包括形成在所述顶部p型层之上的至少一个未掺杂间隔物层，其用于限定针对所述多个垂直腔表面发射激光VCSEL器件的相应孔。
13.根据权利要求12所述的半导体器件，其中:
形成所述公共阳极的金属以及形成在所述顶部p型层之上的所述至少一个未掺杂间隔物层两者被蚀刻掉，以作为限定针对所述多个垂直腔表面发射激光VCSEL器件的所述相应孔的蚀刻操作的一部分。
14.根据权利要求1所述的半导体器件，其中:
所述多个垂直腔表面发射激光VCSEL器件的孔之间的横向间隔为3μm或更小。
15.根据权利要求1所述的半导体器件，其中:
所述多个垂直腔表面发射激光VCSEL器件经历模式耦合，其产生在连续波（CW)操作中的相干单个模式输出。
16.根据权利要求15所述的半导体器件，其中:
所述相干单个模式输出具有主导的单个波瓣远场图案。
17.根据权利要求1所述的半导体器件，还包括:
与所述多个垂直腔表面发射激光VCSEL器件整体形成的电子电路。
18.根据权利要求17所述的半导体器件，其中:
所述电子电路包括n沟道HFET器件、反向P型FET器件和p沟道HFET器件中的至少一项。
19.根据权利要求14所述的半导体器件，其中：
所述多个垂直腔表面发射激光VCSEL器件的孔之间的横向间隔为1μm或更小。
20.一种半导体器件，包括:
至少一个垂直腔表面发射激光VCSEL器件，所述至少一个垂直腔表面发射激光VCSEL器件由包括以下项的层结构形成：至少一个底部n型层、形成在所述至少一个底部n型层之上的至少一个中间p型层、形成在所述至少一个中间p型层之上的n型调制掺杂量子阱结构、形成在所述至少一个中间p型层和所述n型调制掺杂量子阱结构之间的至少一个间隔物层、以及形成在所述n型调制掺杂量子阱结构之上的至少一个顶部p型层；
退火的氧注入区，所述退火的氧注入区在所述层结构中垂直设置在所述至少一个间隔物层内，并且配置为围绕所述垂直腔表面发射激光VCSEL器件；
退火的n型离子注入区，所述退火的n型离子注入区在所述层结构中垂直设置在所述至少一个顶部p型层内，并且配置为覆在所述退火的氧注入区上并围绕所述垂直腔表面发射激光VCSEL器件；
阳极，所述阳极接触所述至少一个顶部p型层；以及
阴极，所述阴极接触所述至少一个底部n型层；
其中所述至少一个中间p型层具有内建空穴电荷Qp，所述至少一个底部n型层具有内建电子电荷Qn，并且相对于所述内建电子电荷Qn的所述内建空穴电荷Qp配置用于基于施加到所述阳极和所述阴极的电压的所述垂直腔表面发射激光VCSEL器件的二极管电流-电压特性。
21.根据权利要求20所述的半导体器件，其中:
所述内建空穴电荷Qp由所述至少一个中间p型层的厚度和p型掺杂剂浓度中的至少一项所支配；以及
所述内建电子电荷Qn由所述至少一个底部n型层的厚度和n型掺杂剂浓度中的至少一项所支配。
22.根据权利要求20所述的半导体器件，其中:
所述退火的氧注入区和所述退火的n型离子注入区两者在高于800°C的温度下被退火在一起。
23.根据权利要求20所述的半导体器件，其中:
所述阳极覆在所述退火的n型离子注入区和所述退火的氧注入区两者上。
24.根据权利要求20所述的半导体器件，其中:
所述n型调制掺杂量子阱结构包括偏离至少一个量子阱的n型电荷片，并且所述n型调制掺杂量子阱结构限定了针对所述垂直腔表面发射激光VCSEL器件的有源光学区。
25.根据权利要求20所述的半导体器件，其中:
所述垂直腔表面发射激光VCSEL器件具有有源光学区；以及
所述退火的n型离子注入区和所述退火的氧注入区两者配置为将电流限制和汇集到所述垂直腔表面发射激光VCSEL器件的所述有源光学区中。
26.根据权利要求20所述的半导体器件，其中:
使用公共注入掩模来限定所述退火的n型离子注入区和所述退火的氧注入区两者。
27.根据权利要求20所述的半导体器件，其中:
所述多个层形成在衬底上。
28.根据权利要求27所述的半导体器件，其中:
所述多个层包括形成在所述至少一个底部n型层下面的所述衬底上的多个底部镜层，其中所述底部镜层限定了针对所述垂直腔表面发射激光VCSEL器件的谐振腔。
29.根据权利要求28所述的半导体器件，其中:
所述底部镜层由砷化铝形成，所述底部镜层受到氧化，这将所述砷化铝转化成氧化铝。
30.根据权利要求28所述的半导体器件，其中:
所述垂直腔表面发射激光VCSEL器件的所述谐振腔还由通过沉积而形成的多个顶部镜层所限定。
31.根据权利要求20所述的半导体器件，其中:
所述多个层包括形成在所述顶部p型层之上的至少一个未掺杂间隔物层，其用于限定针对所述垂直腔表面发射激光VCSEL器件的孔。
32.根据权利要求31所述的半导体器件，其中:
形成阳极的金属以及形成在所述顶部p型层之上的所述至少一个未掺杂间隔物层两者被蚀刻掉，以作为限定针对所述垂直腔表面发射激光VCSEL器件的所述孔的蚀刻操作的一部分。
33.根据权利要求20所述的半导体器件，其中:
所述垂直腔表面发射激光VCSEL器件产生在连续波（CW）操作中的相干单个模式输出。
34.根据权利要求20所述的半导体器件，还包括:
与所述垂直腔表面发射激光VCSEL器件整体形成的电子电路。
35.根据权利要求34所述的半导体器件，其中:
所述电子电路包括n沟道HFET器件、反向P型FET器件和p沟道HFET器件中的至少一项。
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