CN116417900A - Vcsel芯片及其制备方法 - Google Patents

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郭铭浩
王立
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Abstract

公开了一种VCSEL芯片及其制备方法，所述VCSEL芯片包括：至少一VCSEL发光单元，每个所述VCSEL发光单元包括发光主体、电连接于所述发光主体的正电极和负电极；其中，所述发光主体从下而上依次包括：衬底层、P型电接触层、P‑DBR层、有源区、限制层、N‑DBR层和N型电接触层，所述限制层具有对应于所述有源区的限制孔，所述VCSEL芯片通过这样的方式对其自身结构进行异构，以使得所述VCSEL芯片更加适配于高速电路系统。

Description

VCSEL芯片及其制备方法
技术领域
本申请涉及半导体激光器领域，更为具体地涉及VCSEL芯片及其制备方法。
背景技术
VCSEL(Vertical-Cavity Surface-Emitting Laser，垂直腔面发射激光器) 是指在衬底的垂直方向上形成谐振腔，沿垂直方向出射激光的一种半导体激光器。随着VCSEL技术的发展，VCSEL激光器被广泛应用于智慧交通、健康医疗、生物检测和军事安防等领域。
在一些实际应用场景中，为了满足应用需求，所述VCSEL芯片需适配于高速电路。例如，在激光雷达的应用中，为了使得VCSEL芯片能够在极短的时间内达到较大的发光功率，可为所述VCSEL芯片配置高速电路。然而，传统的VCSEL芯片受限于自身的结构，导致其难以适配于高速电路。
因此，需要一种新型的VCSEL芯片设计方案，以使得所述VCSEL芯片能够更加适配于高速电路。
发明内容
本申请的一个优势在于提供了一种VCSEL芯片及其制备方法，其中，所述VCSEL芯片能够通过对其自身结构进行异构使得所述VCSEL芯片更加适配于高速电路系统。
本申请的另一个优势在于提供了一种VCSEL芯片及其制备方法，其中，所述VCSEL芯片适于与N型场效应管结构相互配合，以构建高速电路系统。
本申请的又一个优势在于提供了一种VCSEL芯片及其制备方法，其中，所述VCSEL芯片的P型电接触层和P-DBR层邻近地形成于P型衬底层，能够减少寄生器件对由VCSEL芯片和其他电子元器件形成的电路系统的不良影响。
为了实现上述至少一优势或其他优势和目的，根据本申请的一个方面，提供了一种VCSEL芯片，其包括：
至少一VCSEL发光单元，每个所述VCSEL发光单元包括发光主体、电连接于所述发光主体的正电极和负电极；
其中，所述发光主体从下而上依次包括：衬底层、P型电接触层、P-DBR 层、有源区、限制层、N-DBR层和N型电接触层，所述限制层具有对应于所述有源区的限制孔。
在根据本申请的VCSEL芯片中，所述衬底层由导电的P型掺杂的半导体材料制成。
在根据本申请的VCSEL芯片中，所述衬底层的制成材料可选自P型掺杂的砷化镓、P型掺杂的氮化镓和P型掺杂的磷化铟中的任意一种。
在根据本申请的VCSEL芯片中，所述VCSEL芯片进一步包括：电连接于所述至少一VCSEL发光单元的N型场效应晶体管。
在根据本申请的VCSEL芯片中，所述N型场效应晶体管形成于所述衬底层。
在根据本申请的VCSEL芯片中，所述N型场效应晶体管形成于所述至少一VCSEL发光单元的衬底层的底面。
在根据本申请的VCSEL芯片中，所述正电极形成于所述发光主体的下表面。
在根据本申请的VCSEL芯片中，所述正电极形成于所述发光主体的侧表面。
在根据本申请的VCSEL芯片中，所述P-DBR层和所述N-DBR层被配置为：在所述VCSEL发光单元被导通后，由所述有源区产生的激光在所述 P-DBR层和所述N-DBR层之间形成的谐振腔内被多次反射后从所述N-DBR 层出射。
在根据本申请的VCSEL芯片中，所述VCSEL芯片具有形成于每两个所述VCSEL发光单元之间的至少一隔离槽，每一所述隔离槽自所述N型电接触层向下贯穿地延伸至所述衬底层，以通过所述至少一隔离槽使得每两个 VCSEL发光单元之间相互电隔离。
根据本申请的另一个方面，提供了一种VCSEL芯片的制备方法，其包括：
形成待处理结构，所述待处理结构自下而上依次包括衬底层结构、P型电接触层结构、P-DBR层结构、主动层结构、N-DBR层结构和N型电接触层结构；
形成电连接于所述N型电接触层结构的至少一负电极，以定义至少一单元结构，每个所述单元结构自下而上包括：衬底层、P型电接触层、P-DBR 层、有源区、N-DBR层和N型电接触层；
对所述至少一单元结构进行处理以在所述有源区的上方形成具有限制孔的限制层，以形成至少一发光主体；以及
形成分别电连接于所述至少一发光主体的至少一正电极，以形成至少一 VCSEL发光单元。
在本申请的VCSEL芯片的制备方法中，形成电连接于所述N型电接触层结构的至少一负电极，以形成至少一单元结构，包括：形成电连接于所述 N型电接触层结构的至少二负电极，以定义至少二单元结构；所述VCSEL 芯片的制备方法，进一步包括：去除所述待处理结构的至少一部分以形成相互电隔离的至少二单元结构。
在本申请的VCSEL芯片的制备方法中，对所述至少一单元结构进行处理以在所述有源区的上方形成具有限制孔的限制层，包括：对所述至少一单元结构进行氧化，以在所述有源区的上方形成具有限制孔的氧化限制层。
通过对随后的描述和附图的理解，本申请进一步的目的和优势将得以充分体现。
本申请的这些和其它目的、特点和优势，通过下述的详细说明，附图和权利要求得以充分体现。
附图说明
从下面结合附图对本发明实施例的详细描述中，本申请的这些和/或其它方面和优点将变得更加清楚并更容易理解，其中：
图1图示了根据本申请实施例的VCSEL芯片的示意图。
图2图示了根据本申请实施例的VCSEL芯片的局部示意图。
图3图示了根据本申请实施例的VCSEL芯片的制备方法的流程示意图。
图4A图示了根据本申请实施例的VCSEL芯片的制备过程的示意图之一。
图4B图示了根据本申请实施例的VCSEL芯片的制备过程的示意图之二。
图4C图示了根据本申请实施例的VCSEL芯片的制备过程的示意图之三。
具体实施方式
以下说明书和权利要求中使用的术语和词不限于字面的含义，而是仅由本发明人使用以使得能够清楚和一致地理解本申请。因此，对本领域技术人员很明显仅为了说明的目的而不是为了如所附权利要求和它们的等效物所定义的限制本申请的目的而提供本申请的各种实施例的以下描述。
可以理解的是，术语“一”应理解为“至少一”或“一个或多个”，即在一个实施例中，一个元件的数量可以为一个，而在另外的实施例中，该元件的数量可以为多个，术语“一”不能理解为对数量的限制。
虽然比如“第一”、“第二”等的序数将用于描述各种组件，但是在这里不限制那些组件。该术语仅用于区分一个组件与另一组件。例如，第一组件可以被称为第二组件，且同样地，第二组件也可以被称为第一组件，而不脱离发明构思的教导。在此使用的术语“和/或”包括一个或多个关联的列出的项目的任何和全部组合。
在这里使用的术语仅用于描述各种实施例的目的且不意在限制。如在此使用的，单数形式意在也包括复数形式，除非上下文清楚地指示例外。另外将理解术语“包括”和/或“具有”当在该说明书中使用时指定所述的特征、数目、步骤、操作、组件、元件或其组合的存在，而不排除一个或多个其它特征、数目、步骤、操作、组件、元件或其组的存在或者附加。
申请概述
如上所述，在一些实际应用场景中，为了满足应用需求，所述VCSEL 芯片需适配于高速电路。例如，在激光雷达的应用中，为了使得VCSEL芯片能够在极短的时间内达到较大的发光功率，可为所述VCSEL芯片配置高速电路。然而，传统的VCSEL芯片受限于自身的结构，导致其难以适配于高速电路。
具体地，在高速电路的配置中，通常选用所述N型场效应晶体管开关，以实现较快的开关速度。然而，传统的VCSEL芯片的衬底层由N型半导体材料制成，并且，与N型电接触层和N-DBR层相邻，寄生效应较大，影响 N型场效应管开关的工作性能(例如，工作效率)，进而影响整个电路系统的运行性能，难以适配于N型场效应晶体管。基于此，可对VCSEL芯片的自身结构进行异构，以使得所述VCSEL芯片更好地适配于N型场效应晶体管，以适配于高速电路系统。
基于此，根据本申请的一个方面，本申请提出了一种VCSEL芯片，其包括：至少一VCSEL发光单元，每个所述VCSEL发光单元包括发光主体、电连接于所述发光主体的正电极和负电极；其中，所述发光主体从下而上依次包括：衬底层、P型电接触层、P-DBR层、有源区、限制层、N-DBR层和N型电接触层，所述限制层具有对应于所述有源区的限制孔。
根据本申请的另一个方面，本申请提出了一种VCSEL芯片的制备方法，其包括：形成待处理结构，所述待处理结构自下而上依次包括衬底层结构、 P型电接触层结构、P-DBR层结构、主动层结构、N-DBR层结构和N型电接触层结构；形成电连接于所述N型电接触层结构的至少一负电极，以定义至少一单元结构，每个所述单元结构自下而上包括：衬底层、P型电接触层、 P-DBR层、有源区、N-DBR层和N型电接触层；对所述至少一单元结构进行处理以在所述有源区的上方形成具有限制孔的限制层，以形成至少一发光主体；以及，形成分别电连接于所述至少一发光主体的至少一正电极，以形成至少一VCSEL发光单元。
这里，所述VCSEL发光单元可表示一个VCSEL发光点(即，所述VCSEL 发光单元包括一个发光主体)，也可以表示多个VCSEL发光点所构成的发光区域(即，所述VCSEL发光单元包括两个或两个以上发光主体，所述两个或两个以上发光主体构成的一个发光区域)。在具体实施中，多个发光点可通过多层布线结构进行布线。
在介绍本申请的基本原理之后，下面将参考附图来具体介绍本申请的各种非限制性实施例。
在介绍本申请的基本原理之后，下面将参考附图来具体介绍本申请的各种非限制性实施例。
示意性VCSEL芯片
如图1至图2所示，根据本申请实施例的VCSEL芯片被阐明，其中，所述VCSEL芯片包括至少一VCSEL发光单元10。每一所述VCSEL发光单元10包括至少一发光主体11以及用于导通所述至少一发光主体11的正电极12和负电极13。值得一提的是，所述VCSEL芯片通过对其所述发光主体11进行异构使得所述VCSEL芯片能够适配于高速电路系统。
具体地，如图2所示，每一所述发光主体11自下而上包括衬底层111、 P型电接触层112、P-DBR层113、有源区114、限制层115、N-DBR层116 和N型电接触层117，其中，所述限制层115具有对应于所述有源区114 的限制孔101。所述N型电接触层117的上表面形成所述发光主体11的上表面，所述衬底层111的下表面形成所述发光主体11的下表面，所述P型电接触层112的侧表面形成所述发光主体11的侧表面的至少一部分。所述发光主体11可电连接于其他电子元器件，使得所述VCSEL芯片与其他电子元器件共同构成电路系统。在本申请实施例中，所述衬底层111适于与N 型场效应晶体管相互配合，以构建高速电路系统，提高由所述VCSEL芯片、 N型场效应晶体管，以及，其他电子元器件构成的电路系统的工作效率。
本领域技术人员应可以理解，相较于P型场效应晶体管开关，所述N型场效应晶体管开关的开启电压较低，尺寸相对较小，开关速度较快，适于被应用于高速电路中。然而，传统的VCSEL芯片中，传统的VCSEL芯片的衬底层通常由N型半导体材料制成，并且，与N型电接触层和N-DBR层相邻，寄生效应较大，影响N型场效应管开关的工作性能(例如，工作效率)，进而影响整个电路系统的运行性能，难以适配于N型场效应晶体管。在本申请实施例中，所述衬底层111由P型掺杂的半导体材料制成(即，所述衬底层111为P型衬底层)，而且，所述P型衬底层相邻于所述P型电接触层112 和P-DBR层113，所述衬底层111和电连接于所述P型电接触层112的正电极12之间的寄生器件产生的寄生效应较小，通过这样的方式来降低寄生器件对整个电路系统造成的不良影响，以更加适配于所述N型场效应晶体管，提高开关速度。
优选地，所述衬底层111的制成材料可选自P型掺杂的砷化镓(GaAs)、 P型掺杂的氮化镓(GaN)和P型掺杂的磷化铟(InP)中的任意一种，其允许波长范围在300nm至150nm的激光透过。当然，所述衬底层111也可由其他P型掺杂的板导体材料制成，对此，并不为本申请所局限。
所述P-DBR层113由P型掺杂的高铝含量的AlxGa1-xAs(x＝1～0)和P型掺杂的低铝含量的AlxGa1-xAs(x＝1～0)的交替层形成。所述N-DBR层116由 N型掺杂的高铝含量的AlxGa1-xAs(x＝1～0)和N型掺杂的低铝含量的 AlxGa1-xAs(x＝1～0)的交替层形成。在本申请一些示例中，所述P-DBR层113 和所述N-DBR层116的制成材料中甚至可以没有铝含量，也就是，不包含铝。值得一提的是，所述交替层的材料选择取决于所述VCSEL发光单元10 出射的激光的工作波长，交替层的光学厚度等于或约等于激光的工作波长的 1/4。
所述有源区114被夹设在所述P-DBR层113和所述N-DBR层116之间，以形成谐振腔，其中，光子在被激发后在所述谐振腔内来回反射不断重复放大以形成激光振荡，从而形成了激光。本领域普通技术人员应知晓，通过对所述P-DBR层113和所述N-DBR层116的配置和设计能够可选择地控制激光的出射方向，例如，从所述P-DBR层113出射，或者，从所述N-DBR层116出射。相应地，所述P-DBR层113和所述N-DBR层116被配置为在所述VCSEL发光单元10被导通后，由所述有源区114产生的激光在所述P-DBR层113和所述N-DBR层116之间形成的谐振腔内被多次反射后从所述P-DBR层113，或者，所述N-DBR层116出射。
所述正电极12和所述负电极13用于导通所述VCSEL发光单元10。在本申请的一个具体示例中，所述P-DBR层113和所述N-DBR层116被配置为在所述VCSEL发光单元10被导通后，由所述有源区114产生的激光在所述P-DBR层113和所述N-DBR层116之间形成的谐振腔内被多次反射后从所述N-DBR层116出射，所述VCSEL发光单元10的正电极12 和负电极13分别电连接于所述P型电接触层112和所述N型电接触层 117，并分别形成于所述发光主体11的侧表面和上表面。所述负电极13的形状为环形，所述负电极13具有与所述限制孔101对应的出光孔102，以免因遮挡从所述N-DBR层116出射的激光而影响所述VCSEL发光单元10 的出光性能。在一个具体的实施方式中，所正电极12和所述负电极13分别形成于所述P型电接触层112的侧表面和所述N型电接触层117的上表面，在本申请的其他实施方式中，所述正电极12和所述负电极13也可形成于所述发光主体11的其他位置，例如，所述正电极12和所述负电极13 也可形成于所述发光主体11的下表面和上表面，具体地，分别形成于所述衬底层111的底面和所述N型电接触层117的上表面，对此，并不为本申请所局限。所述正电极12和所述负电极13的形状同样并不为本申请所局限，例如，四边形。
在操作过程中，将操作电压/电流施加到所述VCSEL发光单元10的正电极12和负电极13时以在所述VCSEL反光单元中产生电流。在被导通后，电流被所述限制层115限制流向，其最终被导入所述发光主体11的中部区域，以使得所述有源区114的中部区域产生激光。更具体地，在本申请实施例中，所述限制层115具有形成于所述限制孔101周围的限制区域，所述限制区域具有较高的电阻率以限制载流子流入所述发光主体11的中部区域，且所述限制区域的折射率较低以对光子进行横向限制，载流子和光学横向限制增加了所述有源区114内的载流子和光子的密度，提高了在所述有源区114内产生光的效率，而所述限制孔101则限定了所述VCSEL发光单元 10的出光孔径。
在本申请的一些实施例中，所述限制层115被实施为氧化限制层，其通过氧化工艺形成于所述有源区114的上方。在本申请的具体实施方式中，所述氧化限制层可作为单独的一层形成于所述有源区114的上方，也可以通过氧化所述N-DBR层116的下方区域的至少一部分的方式形成于所述有源区 114的上方，对此，并不为本申请所局限。在本申请的另一些实施例中，所述限制层115被实施为其他形态，例如，被实施为离子限制层(图中未示意)，其通过离子种植工艺形成于所述有源区114的上方，对此，并不为本申请所局限。
在本申请实施例中，当所述至少一VCSEL发光单元包括至少二VCSEL 发光单元时，所述VCSEL芯片具有形成于每两个所述VCSEL发光单元10 之间的至少一隔离槽103，每一所述隔离槽103自所述N型电接触层117 向下贯穿地延伸至所述衬底层111，以通过所述至少一隔离槽103使得 VCSEL发光单元之间相互电隔离。
在一个具体示例中，所述隔离槽103自所述N型电接触层117向下贯穿地延伸至所述衬底层111的上表面。也就是说，所述衬底层111未被贯穿，所述多个VCSEL发光单元10的发光主体11的衬底层111相互连接以具有一体式结构。
在一个具体示例中，所述隔离槽103自所述N型电接触层117向下贯穿地延伸至所述衬底层111的下表面。也就是说，每一所述隔离槽103贯穿整个所述衬底层111，每两个所述VCSEL发光单元10的所述衬底层111 之间完全间隔。换句话说，每两个所述VCSEL发光单元10的所述衬底层 111相互独立，每两个所述VCSEL发光单元10之间相互间隔并相互独立。相应地，至少二相互独立的所述VCSEL发光单元10可被排布于表面平整的基板上，以便于所述VCSEL发光单元10能够被整体地移动和封装。
可选地，为了实现所述至少一VCSEL发光单元10之间的电隔离，所述VCSEL芯片进一步包括位于每两个所述VCSEL发光单元10之间的且掺杂地形成于各所述VCSEL发光单元10的所述发光主体11的至少一隔离介质通道，以通过至少一隔离介质通道使得每两个所述VCSEL发光单元10 之间相互电隔离。
综上，基于本申请实施例的VCSEL芯片被阐明，所述VCSEL芯片能够通过对其自身结构进行异构使其更加适配于高速电路系统。
示意性VCSEL芯片的制备方法
根据本申请的另一方面，还提供了一种VCSEL芯片的制备方法，其用于制备如上所述的VCSEL芯片。参考说明书附图之图3至图4C，根据本申请实施例的VCSEL芯片的制备方法被阐明。如图3所示，根据本申请实施例的所述VCSEL芯片的制备方法，包括：S110，形成待处理结构，所述待处理结构自下而上依次包括衬底层结构、P型电接触层结构、P-DBR层结构、主动层结构、N-DBR层结构和N型电接触层结构；S120，形成电连接于所述N型电接触层结构的至少一负电极，以定义至少一单元结构，每个所述单元结构自下而上包括：衬底层、P型电接触层、P-DBR层、有源区、N-DBR 层和N型电接触层；S130，对所述至少一单元结构进行处理以在所述有源区的上方形成具有限制孔的限制层，以形成至少一发光主体；以及，S140，形成分别电连接于所述至少一发光主体的至少一正电极，以形成至少一VCSEL 发光单元。
图4A至图4C图示了根据本申请实施例的所述VCSEL芯片的制备过程的示意图。如图4A所示，在步骤S110中，形成待处理结构100。具体地，通过半导体生长工艺形成所述衬底层结构110、叠置于所述衬底层结构110 的P型电接触层结构120、P-DBR层结构130、主动层结构140、N-DBR 层结构160和N型电接触层结构170。
在本申请实施例中，所述衬底层结构110由P型掺杂的半导体制成，适于与N型场效应晶体管连接，以使得最终形成的VCSEL芯片适配于高速电路。优选地，所述衬底层结构110的制成材料可选自P型掺杂的砷化镓 (GaAs)、P型掺杂的氮化镓(GaN)和P型掺杂的磷化铟(InP)中的任意一种。当然，所述衬底层结构110也可由其他P型掺杂的的半导体制成，对此，并不为本申请所局限。
在步骤S120中，形成电连接于所述N型电接触层结构170的至少一负电极13。具体地，通过电镀工艺形成电连接于所述N型电接触层结构170 的至少一负电极13。应可以理解，所述至少负电极13也可通过其他工艺形成于所述待处理结构100，对此，并不为本申请所局限。也应可以理解，所述负电极13也可形成于所述N型电接触层结构170，也可形成于所述待处理结构100的其他位置，对此，并不为本申请所局限。
优选地，为了保证所述VCSEL芯片的出光性能，电连接于所述N型电接触结构170的所述负电极13的形状被设计为环形，以形成出光孔102。应可以理解，所述负电极13的形状也可为其他形状。例如，所述负电极13 的形状为四边形，所述负电极13整体地覆盖于所述N型电接触结构170 的上表面，其中，所述负电极13的制成材料为可透光材料。
根据单个所述负电极13可定义出单个单元结构200，并确定该单个单元结构200的出光位置，每个所述单元结构200自下而上包括衬底层111、 P型电接触层112、P-DBR层113、有源区114、N-DBR层116和N型电接触层117。相应地，当所述负电极13的数量大于等于二时，步骤S120，包括：形成电连接于所述N型电接触层结构170的至少二负电极13，以定义至少二单元结构200。
定义出所述至少二单元结构200后，可通过去除所述待处理结构100 的方式，或者，其他方式来形成相互电隔离的至少二单元结构200。相应地，如图4B所示，在本申请的一个具体示例中，所述VCSEL芯片的制备方法，在步骤S120，形成电连接于所述N型电接触层结构170的至少二负电极13，之后，进一步包括：去除所述待处理结构100的至少一部分以形成相互电隔离的至少二单元结构200。具体地，通过蚀刻工艺去除所述待处理结构100 的至少一部分以形成相互间隔的至少二单元结构200。每两个单元结构200 之间的间隔区域形成隔离槽103，使得所述至少二单元结构200之间实现电隔离。
在本申请实施例中，在去除所述待处理结构100的至少一部分的过程中，所述隔离槽103可从所述N型电接触层结构170贯穿至所述衬底层结构110。所述隔离槽103可贯穿至所述衬底层结构110的底面，以完全贯穿所述衬底层结构110，所述衬底层结构110被间隔为相互独立的至少二衬底层111。所述隔离槽103也可贯穿至所述衬底层结构110的上表面，以使得所述至少二单元结构200的至少二衬底层111具有一体式结构。
在本申请实施例中，所述衬底层111由P型掺杂的半导体材料制成(即，所述衬底层111为P型衬底层)，所述P型衬底层相邻于所述P型电接触层112和P-DBR层113，所述衬底层111和电连接于所述P型电接触层112 的正电极12之间的寄生器件产生的寄生效应较小，通过这样的方式来降低寄生器件对整个电路系统造成的不良影响。
在步骤S130中，对所述至少一单元结构200进行处理以在所述有源区 114的上方形成具有限制孔101的限制层115。具体地，可通过氧化工艺形成所述限制层115，首先，为了保护所述负电极13，需在对所述单元结构 200氧化之前，形成包覆所述负电极13的保护层800(图中未示意)。接着，通过氧化工艺氧化所述至少一单元结构200，所述单元结构200被氧化后，所述P-DBR层113的一部分被氧化，以在所述有源区114的上方形成氧化限制层。然后，暴露出所述负电极13，具体地，可通过去除包覆于所述负电极13的所述保护层800的至少一部分使得所述负电极13被暴露出来。也就是说，步骤S130，包括：形成包覆所述至少一负电极13的保护层 800；对所述至少一单元结构200进行氧化以在所述有源区114的上方形成具有限制孔101的氧化限制层；以及，暴露所述负电极13。
值得一提的是，可通过其他工艺形成所述限制层115，例如，可通过离子种植工艺形成所述有源区114下方的离子限制层，对此，并不为本申请所局限。
相应地，形成所述限制层115后的至少一单元结构200形成至少一发光主体11，每一所述发光主体11自下而上包括衬底层111、所述P型电接触层112、所述P-DBR层113、所述有源区114、所述限制层115、所述 N-DBR层116和所述N型电接触层117。
在步骤S140中，形成电连接于所述至少一发光主体11的至少一正电极12。所述发光主体11、所述正电极12和所述负电极13形成至少一VCSEL 发光单元10。具体地，在本申请实施例中，通过电镀工艺形成电连接于所述发光主体11的所述至少一正电极12。所述正电极12可形成于所述发光主体11的侧表面，也可形成于所述发光主体11的其他位置，例如，所述发光主体11的下表面。
值得一提的是，单个所述VCSEL发光单元10可由单个所述发光主体 11、形成于所述发光主体11的所述正电极12和所述负电极13形成，也可由两个及以上的发光主体11、形成于所述发光主体11的所述正电极12和所述负电极13形成。也就是说，每一所述VCSEL发光单元10包括至少一个发光主体11。
综上，基于本申请实施例的VCSEL芯片的制备方法被阐明，通过所述 VCSEL芯片的制备方法能够通过对所述VCSEL芯片自身的结构进行异构使其更加适配于高速电路系统。
以上结合具体实施例描述了本申请的基本原理，但是，需要指出的是，在本申请中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本申请的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本申请为必须采用上述具体的细节来实现。

Claims (13)

1.一种VCSEL芯片，其特征在于，包括：
至少一VCSEL发光单元，每个所述VCSEL发光单元包括发光主体、电连接于所述发光主体的正电极和负电极；
其中，所述发光主体从下而上依次包括：衬底层、P型电接触层、P-DBR层、有源区、限制层、N-DBR层和N型电接触层，所述限制层具有对应于所述有源区的限制孔。
2.根据权利要求1所述的VCSEL芯片，其中，所述衬底层由导电的P型掺杂的半导体材料制成。
3.根据权利要求2所述的VCSEL芯片，其中，所述衬底层的制成材料可选自P型掺杂的砷化镓、P型掺杂的氮化镓和P型掺杂的磷化铟中的任意一种。
4.根据权利要求2所述的VCSEL芯片，进一步包括：电连接于所述至少一VCSEL发光单元的N型场效应晶体管。
5.根据权利要求4所述的VCSEL芯片，其中，所述N型场效应晶体管形成于所述衬底层。
6.根据权利要求5所述的VCSEL芯片，其中，所述N型场效应晶体管形成于所述至少一VCSEL发光单元的衬底层的底面。
7.根据权利要求6所述的VCSEL芯片，其中，所述正电极形成于所述发光主体的下表面。
8.根据权利要求6所述的VCSEL芯片，其中，所述正电极形成于所述发光主体的侧表面。
9.根据权利要求6所述的VCSEL芯片，其中，所述P-DBR层和所述N-DBR层被配置为：在所述VCSEL发光单元被导通后，由所述有源区产生的激光在所述P-DBR层和所述N-DBR层之间形成的谐振腔内被多次反射后从所述N-DBR层出射。
10.根据权利要求1所述的VCSEL芯片，其中，所述VCSEL芯片具有形成于每两个所述VCSEL发光单元之间的至少一隔离槽，每一所述隔离槽自所述N型电接触层向下贯穿地延伸至所述衬底层，以通过所述至少一隔离槽使得每两个VCSEL发光单元之间相互电隔离。
11.一种VCSEL芯片的制备方法，其特征在于，包括：
形成待处理结构，所述待处理结构自下而上依次包括衬底层结构、P型电接触层结构、P-DBR层结构、主动层结构、N-DBR层结构和N型电接触层结构；
形成电连接于所述N型电接触层结构的至少一负电极，以定义至少一单元结构，每个所述单元结构自下而上包括：衬底层、P型电接触层、P-DBR层、有源区、N-DBR层和N型电接触层；
对所述至少一单元结构进行处理以在所述有源区的上方形成具有限制孔的限制层，以形成至少一发光主体；以及
形成电连接于所述至少一发光主体的至少一正电极，以形成至少一VCSEL发光单元。
12.根据权利要求11所述的VCSEL芯片的制备方法，其中，形成电连接于所述N型电接触层结构的至少一负电极，以形成至少一单元结构，包括：
形成电连接于所述N型电接触层结构的至少二负电极，以定义至少二单元结构；
所述VCSEL芯片的制备方法，进一步包括：去除所述待处理结构的至少一部分以形成相互电隔离的至少二单元结构。
13.根据权利要求11所述的VCSEL芯片的制备方法，其中，对所述至少一单元结构进行处理以在所述有源区的上方形成具有限制孔的限制层，包括：
对所述至少一单元结构进行氧化，以在所述有源区的上方形成具有限制孔的氧化限制层。
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