CN115548868A - Vcsel芯片及其制备方法 - Google Patents

Abstract

公开了一种VCSEL芯片及其制备方法，其中，所述VCSEL芯片包括：基底层；以及，形成于所述基底层上且相互电隔离的多个VCSEL发光单元，其中，每一所述VCSEL发光单元包括发光主体、电连接于所述发光主体的正电极和负电极；其中，所有所述VCSEL发光单元的正电极相互电连接以形成所述多个VCSEL发光单元的顶部电导通图案，所有所述VCSEL发光单元的负电极中多个区域的负电极相互电连接以形成多个底部电连接图案，所述多个VCSEL发光单元通过所述顶部电导通图案和所述多个底部电导通图案被分为多个子光源区。所述VCSEL芯片的多个VCSEL发光单元在与其出光侧相对的一侧进行分区布线，能够降低分区布线对所述多个VCSEL发光光源的出光性能的影响，同时，能够降低分区布线的难度。

Description

VCSEL芯片及其制备方法

技术领域

本申请涉及半导体激光器领域，更为具体地涉及VCSEL芯片及其制备方法。

背景技术

VCSEL(Vertical-Cavity Surface-Emitting Laser，垂直腔面发射激光器) 是指在衬底的垂直方向上形成谐振腔，沿垂直方向出射激光的一种半导体激光器。随着VCSEL技术的发展，VCSEL激光器被广泛应用于智慧交通、健康医疗、生物检测和军事安防等领域。

在诸多应用中，VCSEL激光器通常以阵列形式被应用(即，VCSEL激光器以阵列形式排布并被应用)，这里VCSEL阵列表示能够产生两束及以上激光光束的光电器件。例如，在将VCSEL技术应用为车载激光雷达时，其投射光源即为VCSEL阵列。

在一些应用场景中，VCSEL阵列不仅需同时产生两束及以上激光光束，还需要指定特定区域的激光点发光(同时，其他区域不发光)。也就是，在一些应用示例中，对于VCSEL阵列而言，其需要具备分区点亮的功能，这里，VCSEL阵列的分区点亮功能表示VCSEL阵列中至少部分VCSEL激光器能够被控制单独地点亮。因此，需为VCSEL阵列配置复杂的布线结构，以使得VCSEL阵列具有分区点亮的功能。

然而，随着VCSEL阵列包含的VCSEL激光器数量的增加，其功率逐渐增加。一方面，高功率VCSEL阵列的发热量较大，在没有充分散热的前提下，芯片性能也会受到影响；另一方面，数量增加的VCSEL阵列，其电极布线也变得更加复杂和困难。

因此，需要一种优化的用于VCSEL阵列的布线方案，以使得最终封装的 VCSEL芯片具有分区点亮的功能且满足其他方面的性能要求。

发明内容

本申请的一个优势在于提供了一种VCSEL芯片及其制备方法，其中，所述VCSEL芯片的多个VCSEL发光单元在与其出光侧相对的一侧进行分区布线，能够降低分区布线对所述多个VCSEL发光光源的出光性能的影响，同时，能够降低分区布线的难度。

本申请的又一优势在于提供了一种VCSEL芯片及其制备方法，其中，所述VCSEL芯片采用相对优化的布线结构能够满足所述VCSEL芯片在散热方面的性能需求。

本申请的又一优势在于提供了一种VCSEL芯片及其制备方法，其中，所述VCSEL芯片将寻址电路的思路应用于VCSEL阵列中，以相对简化的布线结构实现了其寻址功能。

为了实现上述至少一优势或其他优势和目的，根据本申请的一个方面，提供了一种VCSEL芯片，其包括：

基底层；

形成于所述基底层上切相互电隔离的多个VCSEL发光单元，其中，每一所述VCSEL发光单元包括发光主体、电连接于所述发光主体的正电极和负电极；

其中，所有所述VCSEL发光单元的正电极相互电连接以形成所述多个 VCSEL发光单元的顶部电导通图案，所有所述VCSEL发光单元的负电极中多个区域的负电极相互电连接以形成多个底部电连接图案，所述多个VCSEL 发光单元通过所述顶部电导通图案和所述多个底部电导通图案被分为多个子光源区。

根据本申请的VCSEL芯片，进一步包括：寻址电路结构，包括多条电连接线，其中，每条电连接线电连接于所述多个底部电导通图案中至少二底部电导通图案，通过这样的方式，所述寻址电路结构形成所述多个VCSEL 单元的寻址电路以使得任一所述子光源区适于通过同时导通所述多条电连接线中的至少一条电连接线和所述顶部电连接图案来实现电导通。

在根据本申请的VCSEL芯片中，所述底部电导通图案的数量等于所述子光源区的数量，其中，所述多个底部电导通图案与所述多个子光源区一一对应。

在根据本申请的VCSEL芯片中，各个所述子光源区没有共同的所述 VCSEL发光单元。

在根据本申请的VCSEL芯片中，所述发光主体自下而上依次包括：N 型电接触层、N-DBR层、有源区、限制层、P-DBR层、P型电接触区，其中，所述限制层具有对应于所述有源区的限制孔，所述负电极电连接于所述 N型电接触层，所述正电极电连接于所述P型电接触区。

在根据本申请的VCSEL芯片中，所述正电极包括电连接于所述发光主体的出光孔结构和覆盖于所述出光孔结构的正电连接层，其中，所述出光孔结构形成对应于所述限制孔的出光孔，所有的所述VCSEL发光单元的所述正电连接层一体式连接以形成所述顶部电导通图案。

在根据本申请的VCSEL芯片中，所述正电连接层具有至少一开孔，所述开孔对应于所述出光孔。

在根据本申请的VCSEL芯片中，所述正电连接层由可透光的导电材料制成。

在根据本申请的VCSEL芯片中，所述基底层由不导电材料制成。

在根据本申请的VCSEL芯片中，所述基底层的制成材料选自如下材料其中之一：InP、GaN、GaAs。

在根据本申请的VCSEL芯片中，所述VCSEL芯片具有形成于每两个所述VCSEL发光单元之间的多个隔离槽，每一所述隔离槽自所述P型电接触层向下贯穿地延伸至所述N型电接触层，以通过所述多个隔离槽使得所述多个 VCSEL发光单元之间相互电隔离。

根据本申请的VCSEL芯片，进一步包括位于每两个所述VCSEL发光单元之间的且掺杂地形成于各所述VCSEL发光单元的所述发光主体的多个隔离介质通道，以通过多个隔离介质通道使得所述多个VCSEL发光单元之间相互电隔离。

根据本申请的另一个方面，提供了一种VCSEL芯片的制备方法，其包括：

形成半导体结构，所述半导体结构自下而上依次包括基底结构、底部导电层结构、N型电接触结构、N-DBR结构、有源区结构、P-DBR结构和P型电接触结构；

形成电连接于所述半导体结构的P型电接触层结构的多个出光孔结构，其中，所述多个出光孔结构形成多个出光孔；

去除所述半导体结构的至少一部分以形成相互电隔离的多个子结构单元，每个所述子结构单元自下而上包括N型电接触层、N-DBR层、有源区、 P-DBR层和P型电接触层；

去除所述底部导电层结构的至少一部分以形成相互电隔离的多个底部电导通图案；

对所述多个子结构单元进行处理以在所述有源区的上方形成具有限制孔的限制层，其中，形成所述限制层后的多个子结构单元形成多个发光主体，所述限制孔对应于所述出光孔；以及

形成覆盖于所有所述出光孔结构的顶部电导通图案，其中，所述顶部电导通图案电连接于所述多个发光主体。

在根据本申请的VCSEL芯片的制备方法中，对所述多个子结构单元进行处理以在所述有源区的上方形成具有限制孔的限制层，包括：形成包覆所述出光孔结构和所述多个底部电导通图案的保护层；对所述多个子结构单元进行氧化；以及，暴露所述出光孔结构和所述多个底部电导通图案。

在根据本申请的VCSEL芯片的制备方法中，去除所述半导体结构的至少一部分以形成相互电隔离的多个子结构单元，包括：通过蚀刻工艺去除所述半导体结构的至少一部分以形成相互电隔离的多个子结构单元。

在根据本申请的VCSEL芯片的制备方法中，所述基底结构由不导电的材料制成。

通过对随后的描述和附图的理解，本申请进一步的目的和优势将得以充分体现。

本申请的这些和其它目的、特点和优势，通过下述的详细说明，附图和权利要求得以充分体现。

附图说明

从下面结合附图对本发明实施例的详细描述中，本申请的这些和/或其它方面和优点将变得更加清楚并更容易理解，其中：

图1图示了根据本申请实施例的VCSEL芯片的多个VCSEL发光单元的示意图。

图2图示了根据本申请实施例的VCSEL芯片的示意图。

图3图示了根据本申请实施例的VCSEL芯片的制备方法的流程图。

图4A图示了根据本申请实施例的VCSEL芯片的制备过程的示意图之一。

图4B图示了根据本申请实施例的VCSEL芯片的制备过程的示意图之二。

图4C图示了根据本申请实施例的VCSEL芯片的制备过程的示意图之三。

具体实施方式

以下说明书和权利要求中使用的术语和词不限于字面的含义，而是仅由本发明人使用以使得能够清楚和一致地理解本申请。因此，对本领域技术人员很明显仅为了说明的目的而不是为了如所附权利要求和它们的等效物所定义的限制本申请的目的而提供本申请的各种实施例的以下描述。

可以理解的是，术语“一”应理解为“至少一”或“一个或多个”，即在一个实施例中，一个元件的数量可以为一个，而在另外的实施例中，该元件的数量可以为多个，术语“一”不能理解为对数量的限制。

虽然比如“第一”、“第二”等的序数将用于描述各种组件，但是在这里不限制那些组件。该术语仅用于区分一个组件与另一组件。例如，第一组件可以被称为第二组件，且同样地，第二组件也可以被称为第一组件，而不脱离发明构思的教导。在此使用的术语“和/或”包括一个或多个关联的列出的项目的任何和全部组合。

在这里使用的术语仅用于描述各种实施例的目的且不意在限制。如在此使用的，单数形式意在也包括复数形式，除非上下文清楚地指示例外。另外将理解术语“包括”和/或“具有”当在该说明书中使用时指定所述的特征、数目、步骤、操作、组件、元件或其组合的存在，而不排除一个或多个其它特征、数目、步骤、操作、组件、元件或其组的存在或者附加。

申请概述

如上所述，在一些应用场景中，VCSEL阵列不仅需同时产生两束及以上激光光束，还需要指定特定区域的激光点发光(同时，其他区域不发光)。也就是，在一些应用示例中，对于VCSEL阵列而言，其需要具备分区点亮的功能，这里，VCSEL阵列的分区点亮功能表示VCSEL阵列中至少部分 VCSEL激光器能够被控制单独地点亮。因此，需为VCSEL阵列配置复杂的布线结构，以使得VCSEL阵列具有分区点亮的功能。

然而，随着VCSEL阵列包含的VCSEL激光器数量的增加，其功率逐渐增加。一方面，高功率VCSEL阵列的发热量较大，在没有充分散热的前提下，芯片性能也会受到影响；另一方面，数量增加的VCSEL阵列，其电极布线也变得更加复杂和困难。

本申请的发明人通过调整布线结构解决VCSEL阵列的因高功率产生的散热问题和布线困难的问题。在分区布线的方案中，可将分区布线结构设置于VCSEL激光器的出光侧，也可将分区布线结构设置于VCSEL激光器的与其出光侧相对的一侧。

经发明人分析，选择将分区布线结构设置于VCSEL激光器的与其出光侧相对的一侧。其原因在于，当分区布线结构与VCSEL激光器的出光侧同侧时，首先，为了避开VCSEL激光器的出光路径，分区布线结构将较为复杂和困难；其次，将会降低热量的传递速度，也就是，这样的布线方式不仅没有解决散热问题，反而增加了散热难度。因此，将分区布线结构设置于 VCSEL激光器的与其出光侧相对的一侧为优选的布线方案。

基于此，根据本申请的一个方面，本申请提出了一种VCSEL芯片，其包括：基底层；以及，形成于所述基底层上且相互电隔离的多个VCSEL发光单元，其中，每一所述VCSEL发光单元包括发光主体、电连接于所述发光主体的正电极和负电极；其中，所有所述VCSEL发光单元的正电极相互电连接以形成所述多个VCSEL发光单元的顶部电导通图案，所有所述VCSEL发光单元的负电极中多个区域的负电极相互电连接以形成多个底部电连接图案，所述多个VCSEL发光单元通过所述顶部电导通图案和所述多个底部电导通图案被分为多个子光源区。

根据本申请的另一个方面，本申请提出了一种VCSEL芯片的制备方法，其包括：形成半导体结构，所述半导体结构自下而上依次包括基底结构、底部导电层结构、N型电接触结构、N-DBR结构、有源区结构、P-DBR结构和P 型电接触结构；形成电连接于所述半导体结构的P型电接触层结构的多个出光孔结构，其中，所述多个出光孔结构形成多个出光孔；去除所述半导体结构的至少一部分以形成相互电隔离的多个子结构单元，每个所述子结构单元自下而上包括N型电接触层、N-DBR层、有源区、P-DBR层和P型电接触层；去除所述底部导电层结构的至少一部分以形成相互电隔离的多个底部电导通图案；对所述多个子结构单元进行处理以在所述有源区的上方形成具有限制孔的限制层，其中，形成所述限制层后的多个子结构单元形成多个发光主体，所述限制孔对应于所述出光孔；以及，形成覆盖于所有所述出光孔结构的顶部电导通图案，其中，所述顶部电导通图案电连接于所述多个发光主体。

在介绍本申请的基本原理之后，下面将参考附图来具体介绍本申请的各种非限制性实施例。

示意性VCSEL芯片

如图1至图2所示，根据本申请实施例的VCSEL芯片被阐明，其中，所述VCSEL芯片包括基底层10和形成于所述基底层10上且相互电隔离的多个VCSEL发光单元20。所述基底层10由不导电材料制成，因此，尽管所述多个VCSEL发光单元20均形成于所述基底层10，所述多个VCSEL 发光单元2010之间仍然可实现电隔离。具体地，所述基底层10的制成材料选自如下材料其中之一：InP、GaN、GaAs。

如图1所示，每个所述VCSEL发光单元20包括一发光主体21以及电连接于所述发光主体21的正电极22和负电极23。在本申请实施例中，所述发光主体21自下而上依次包括N型电接触层211、N-DBR层212、有源区213、限制层214、P-DBR层215和P型电接触层216，其中，所述限制层214具有对应于所述有源区213的限制孔202。

在本申请实施例中，所述N-DBR层212由N型掺杂的高铝含量的 Al_xGa_1-xAs(x＝1～0)和N型掺杂的低铝含量的Al_xGa_1-xAs(x＝1～0)的交替层形成。所述P-DBR层215由P型掺杂的高铝含量的Al_xGa_1-xAs(x＝1～0)和P型掺杂的低铝含量的Al_xGa_1-xAs(x＝1～0)的交替层形成。在本申请一些示例中，所述N-DBR层212和所述P-DBR层215的制成材料中甚至可以没有铝含量，也就是，不包含铝。值得一提的是，所述交替层的材料选择取决于所述 VCSEL发光单元20出射的激光的工作波长，交替层的光学厚度等于或约等于激光的工作波长的1/4。

如图1所示，所述有源区213被夹设在所述N-DBR层212和所述 P-DBR层215之间，以形成谐振腔，其中，光子在被激发后在所述谐振腔内来回反射不断重复放大以形成激光振荡，从而形成了激光。本领域普通技术人员应知晓，通过对所述N-DBR层212和所述P-DBR层215的配置和设计能够可选择地控制激光的出射方向，例如，从所述N-DBR层212出射，即，所述VCSEL发光单元20的出光侧为所述VCSEL发光单元20的底侧，或者，从所述P-DBR层215出射，即，所述VCSEL发光单元20的出光侧为所述VCSEL发光单元20的顶侧。

在本申请实施例中，所述N-DBR层212和所述P-DBR层215被配置为使得：在所述VCSEL发光单元20被导通后，由所述有源区213产生的激光在所述N-DBR层212和所述P-DBR层215之间形成的谐振腔内被多次反射后，从所述VCSEL发光单元20的所述P-DBR层215出射，即，所述VCSEL发光单元20的出光侧为所述VCSEL发光单元20的顶侧。

进一步地，所述限制层214具有对应于所述有源区213的限制孔202，由所述有源区213产生的激光在所述谐振腔内被多次反射后通过所述限制孔202后，从所述VCSEL发光单元20的所述P-DBR层215出射。

在本申请的一些示例中，所述限制层214可被实施为氧化限制层，其通过氧化工艺形成于所述有源区213的上方。在具体实施中，所述氧化限制层可作为单独的一层形成于所述有源区213的上方。当然，在其他具体实施方案中，所述氧化限制层还可以通过氧化所述P-DBR层215的下方区域的至少一部分的方式形成于所述有源区213的上方，对此，并不为本申请所局限。在本申请的另外一些示例中，所述限制层214还可以被实施为其他形态，例如，被实施为离子限制层(图中未示意)，其通过离子种植工艺形成于所述有源区213的上方，对此，并不为本申请所局限。

在本申请实施例中，所述多个VCSEL发光单元20被分为多个子光源区201。具体地，所有所述VCSEL发光单元20的正电极22相互电连接以形成所述多个VCSEL发光单元20的顶部电导通图案30，所有所述VCSEL 发光单元20的负电极23可被划分为多个区域，每个区域的负电极23相互电连接以形成多个底部电导通图案40，也就是，所有所述VCSEL发光单元20的负电极23中多个区域的负电极23相互电连接以形成多个底部电导通图案40，所述多个VCSEL发光单元20通过所述顶部电导通图案30和所述多个底部电导通图案40被分为多个子光源区201。

在本申请的一些示例中，各个所述子光源区201没有共同的所述 VCSEL发光单元20，也就是，所述子光源区201没有交集，每一所述VCSEL 发光单元20仅属于一个所述子光源区201，如图2所示。

在本申请的其他示例中，所述多个子光源区201中的至少一所述子光源区201与另一所述子光源区201有交集(图中未示意)。例如，所述多个子光源区201中的第一子光源区和第二子光源区有交集，其中，所述第一子光源区中的至少一个所述VCSEL发光单元20既属于所述第一子光源区，也属于所述第二子光源区。

更具体地，如图2所示，所述正电极22包括电连接于所述发光主体21 的出光孔结构221和覆盖于所述出光孔结构221的正电连接层222，其中，所述出光孔结构221形成对应于所述限制孔202的出光孔203，所有的所述VCSEL发光单元20的所述正电连接层222一体式连接以形成所述顶部电导通图案30。所有所述VCSEL发光单元20的负电极23中的每个区域的负电极23一体式连接以形成所述底部电导通图案40，多个区域的负电极 23形成所述多个底部电导通图案40，也就是，所述VCSEL发光单元20的分区布线结构被设置于所述VCSEL发光单元20的底侧。

在本申请的一个具体示例中，当激光从所述VCSEL发光单元20的所述P-DBR层215出射时，为了保证所述VCSEL发光单元20出射的激光的性能，可在所述正电连接层222上设置开孔204，以使得从所述P-DBR层 215出射的激光穿过所述正电连接线61上的开孔204后被射出。也就是说，所述正电连接层222具有至少一开孔204，所述开孔204对应于所述出光孔203。应可以理解，也可选择可透光的材料制备所述正电连接层222。相应地，在本申请的另一具体示例中，电连接于所述发光主体21的所述正电连接层222由可透光的导电材料制成。

在本申请实施例中，所述底部电导通图案40的数量等于所述子光源区201的数量，其中，所述多个底部电导通图案40与所述多个子光源区201 一一对应。可通过导通所述顶部电导通图案30和至少一所述底部电导通图案40点亮与所述底部电导通图案40对应的所述子光源区201，以实现所述VCSEL芯片的分区点亮。

如前所述，在本申请实施例中，所述VCSEL发光单元20的出光侧为所述VCSEL发光单元20的顶侧，所述VCSEL发光单元20的分区布线结构被设置于所述VCSEL发光单元20的底侧。这样，所述多个VCSEL发光单元20在与其出光侧相对的一侧进行分区布线，能够降低分区布线对所述多个VCSEL发光光源的出光性能的影响。同时，在分区布线的过程中，无需考虑避开所述VCSEL发光单元20的出光路径，能够降低分区布线的难度。并且，由于所述多个VCSEL发光单元20在与其出光侧相对的一侧进行分区布线，所述VCSEL发光单元20的出光的过程中在其出光侧产生热量不易累积，通过这样的方式来满足所述VCSEL芯片在散热方面的性能需求。

值得一提的是，为了实现所述多个VCSEL发光单元20之间的电隔离，在本申请的一个具体示例中，所述VCSEL芯片具有形成于每两个所述VCSEL 发光单元20之间的多个隔离槽205。具体地，每一所述隔离槽205自所述 P型电接触层216向下贯穿地延伸至所述N型电接触层211，以通过所述多个隔离槽205使得所述多个VCSEL发光单元20之间相互电隔离。

在本申请的其他示例中，也可通过其他方式实现所述多个VCSEL发光单元20之间的电隔离，对此，并不为本申请所局限。在本申请的另一个具体示例中，所述VCSEL芯片进一步包括位于每两个所述VCSEL发光单元 20之间的且掺杂地形成于各所述VCSEL发光单元20的所述发光主体21 的多个隔离介质通道，以通过多个隔离介质通道使得所述多个VCSEL发光单元20之间相互电隔离。

特别地，在本申请的一些示例中，所述VCSEL芯片将寻址电路的思路应用于VCSEL阵列中，以通过相对简化的布线结构实现寻址功能。相应地，所述VCSEL芯片进一步包括形成于所述多个VCSEL发光单元20寻址电路结构60。

具体地，所述寻址电路结构60包括多条电连接线61，其中，每条电连接线61电连接于所述多个底部电导通图案40中至少二底部电导通图案40，通过这样的方式，所述寻址电路结构60形成所述多个VCSEL单元的寻址电路以使得任一所述子光源区201适于通过同时导通所述多条电连接线61中的至少一条电连接线61和所述顶部电连接图案来实现电导通。

值得一提的是，可同时点亮所述子光源区201中待被点亮的子光源区 201，也可依次点亮所述子光源区201中待被点亮的子光源区201。进一步地，通过控制所述子光源区201中待被点亮的子光源区201的点亮顺序，可确定所述VCSEL芯片的发光区域的点亮顺序。

综上，基于本申请实施例的VCSEL芯片被阐明，所述VCSEL芯片的多个VCSEL发光单元20在与其出光侧相对的一侧进行分区布线，能够降低分区布线对所述多个VCSEL发光光源的出光性能的影响，同时，能够降低分区布线的难度。并且，相对简化的布线结构能够满足所述VCSEL芯片在散热方面的性能需求。

示意性VCSEL芯片的制备方法

根据本申请的另一方面，还提供了一种VCSEL芯片的制备方法，其用于制备如上所述的VCSEL芯片。参考说明书附图之图3至图4C，根据本申请实施例的VCSEL芯片的制备方法被阐明。

如图3所示，根据本申请实施例的所述VCSEL芯片的制备方法，包括：S110，形成半导体结构100，所述半导体结构100自下而上依次包括基底结构110、底部导电层结构120、N型电接触结构130、N-DBR结构140、有源区结构150、P-DBR结构160和P型电接触结构170；S120，形成电连接于所述半导体结构100的P型电接触层216结构的多个出光孔结构221，其中，所述多个出光孔结构221形成多个出光孔203；S130，去除所述半导体结构100的至少一部分以形成相互电隔离的多个子结构单元200，每个所述子结构单元200自下而上包括N型电接触层211、N-DBR层212、有源区213、P-DBR层215和P型电接触层216；S140，去除所述底部导电层结构120的至少一部分以形成相互电隔离的多个底部电导通图案40；S150，对所述多个子结构单元200进行处理以在所述有源区213的上方形成具有限制孔202的限制层214，其中，形成所述限制层214后的多个子结构单元200形成多个发光主体21，所述限制孔202对应于所述出光孔203；以及，S160，形成覆盖于所有所述出光孔结构221的顶部电导通图案30，其中，所述顶部电导通图案30电连接于所述多个发光主体21。

图4A至图4C图示了根据本申请实施例的所述VCSEL芯片的制备过程的示意图。如图4A所示，在步骤S110中，形成半导体结构100。具体地，通过半导体生长工艺形成基底结构110、叠置于所述基底结构110的底部导电层结构120、N型电接触结构130、N-DBR结构140、有源区结构150、 P-DBR结构160、P型电接触结构170，其中，所述基底结构110由不导电的材料制成。

在本申请实施例中，所述N-DBR层212和所述P-DBR层215被配置为使得：在所述半导体结构100被导通后，由所述有源区213产生的激光在所述N-DBR层212和所述P-DBR层215之间形成的谐振腔内被多次反射后从所述P-DBR层215出射。也就是所述VCSEL芯片的出光侧为顶侧。

相应地，在步骤S120中，形成电连接于所述半导体结构100的P型电接触层216结构的多个出光孔结构221。具体地，通过电镀工艺形成电连接于所述半导体结构100的所述多个出光孔结构221。应可以理解，所述多个出光孔结构221也可通过其他工艺形成于所述半导体结构100，对此，并不为本申请所局限。优选地，电连接于所述P型电接触结构170的所述多个出光孔结构221的形状为环形以形成多个出光孔203。

如图4B所示，在步骤S130中，去除所述半导体结构100的至少一部分以形成相互电隔离的多个子结构单元200。具体地，通过蚀刻工艺(例如，干法蚀刻工艺或湿法蚀刻工艺)去除所述半导体结构100的至少一部分以形成相互分隔的多个子结构单元200，其中，每个所述子结构单元200自下而上包括N型电接触层211、N-DBR层212、有源区213、P-DBR层215和P型电接触层216。每两个子结构单元200之间的间隔区域形成隔离槽 205，使得所述多个子结构单元200之间实现电隔离。

在步骤S140中，去除所述底部导电层结构120的至少一部分以形成相互电隔离的多个底部电导通图案40。具体地，通过蚀刻工艺去除所述底部导电层结构120的至少一部分以形成相互电隔离的多个底部电导通图案 40，其中，所述多个底部电导通图案40中的每个所述底部电导通图案40 电连接于至少一所述子结构单元200。

在本申请实施例中，在晶圆级别上形成了分区布线结构(即，所述底部电导通图案40)，能够降低分区布线难度，并且，有利于所述多个VCSEL 发光单元20在晶圆级别上集成其他结构单元(例如，驱动电路结构)。进一步地，所述底部电导通结构40(分区布线结构)被设置于与所述VCSEL 芯片的出光侧相对的一侧，能够降低分区布线对所述多个VCSEL发光主体 21的出光性能的影响，同时，能够降低分区布线的难度。

值得一提的是，各个所述底部电导通图案40电连接的所述子结构单元 200的个数可以相同，也可以不同。例如，所述多个底部电导通图案40中的第一底部电导通图案电连接于两个所述子结构单元200，第二底部电导通图案电连接于三个所述子结构单元200，其中，与所述第二底部电导通图案电连接的三个所述子结构单元200中的一个所述子结构单元200被导通时，其他所述子结构单元200也被导通。

如图4C所示，在步骤S150中，对所述多个子结构单元200进行处理以在所述有源区213的上方形成具有限制孔202的限制层214。具体地，可通过氧化工艺形成所述限制层214，首先，为了保护所述出光孔结构221 和所述多个底部电导通图案40，需在对所述子结构单元200氧化之前，形成包覆所述出光孔结构221和所述多个底部电导通图案40保护层；接着，氧化所述多个子结构单元200，所述子结构单元200被氧化后，所述P-DBR 层215的一部分被氧化，以在所述有源区213的上方形成所述限制层214，其中，形成所述限制层214后的多个子结构单元200形成多个发光主体21，所述限制孔202对应于所述出光孔203；然后，暴露出所述出光孔结构221 和所述多个底部电导通图案40，具体地，可通过去除包覆于所述多个底部电导通图案40的所述保护层的至少一部分使得所述出光孔结构221和所述多个底部电导通图案40被暴露出来。也就是说，步骤S150，包括：形成包覆所述出光孔结构221和所述多个底部电导通图案40的保护层；对所述多个子结构单元200进行氧化；以及，暴露所述出光孔结构221和所述多个底部电导通图案40。

值得一提的是，可通过其他工艺形成所述限制层214，例如，可通过离子种植工艺形成所述有源区213上方的离子限制层，对此，并不为本申请所局限。

相应地，形成所述限制层214后的多个子结构单元200形成多个发光主体21，每一所述发光主体21自下而上包括所述N型电接触层211、所述N-DBR层212、所述有源区213、所述限制层214、所述P-DBR层215 和所述P型电接触层216。

在步骤S160中，形成覆盖于所有所述出光孔结构221的顶部电导通图案30。具体地，形成覆盖于所述多个出光孔结构221的多个正电连接层 222，其中，所述多个正电连接层222一体成型地形成于所述多个出光孔结构221以形成电连接于所述多个发光主体21的所述顶部电导通图案30。所述多个发光主体21通过所述顶部电导通图案30和所述多个底部电导通图案40被分为多个发光区域，当所述顶部电导通图案30和所述多个底部电导通图案40中的至少一所述底部电导通图案40被导通时，与所述底部电导通图案40对应的所述发光区域被导通。

当激光从所述VCSEL发光单元20的所述P-DBR层215出射时，为了保证所述VCSEL发光单元20出射的激光的性能，可在所述正电连接层222 上设置开孔204，以使得从所述P-DBR层215出射的激光穿过所述正电连接线61上的开孔204后被射出。也就是说，所述正电连接层222具有至少一开孔204，所述开孔204对应于所述出光孔203。应可以理解，也可选择可透光的材料制备所述正电连接层222。也就是，电连接于所述发光主体21 的所述正电连接层222由可透光的导电材料制成。

在本申请的一些实施例中，所述VCSEL芯片通过相对简化的布线方式实现寻址功能。相应地，所述VCSEL芯片的制备方进一步包括：S170，形成多条电连接线61以形成寻址电路结构60，其中，每条所述电连接线61 电连接于所述多个底部电导通图案40中至少二底部电导通图案40，通过这样的方式，所述寻址电路结构60形成所述VCSEL芯片的寻址电路以使得任一所述发光区域适于通过同时导通所述多条电连接线61中的至少一条电连接线61和所述顶部电连接图案30来实现电导通。

综上，基于本申请实施例的VCSEL芯片的制备方法被阐明，在与所述 VCSEL芯片的出光侧相对的一侧设置分区布线结构(所述底部电导通结构 40)，能够降低分区布线对所述多个VCSEL芯片的出光性能的影响，同时，能够降低分区布线的难度。

以上结合具体实施例描述了本申请的基本原理，但是，需要指出的是，在本申请中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本申请的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本申请为必须采用上述具体的细节来实现。

Claims (16)

1.一种VCSEL芯片，其特征在于，包括：

基底层；以及

形成于所述基底层上且相互电隔离的多个VCSEL发光单元，其中，每一所述VCSEL发光单元包括发光主体、电连接于所述发光主体的正电极和负电极；

其中，所有所述VCSEL发光单元的正电极相互电连接以形成所述多个VCSEL发光单元的顶部电导通图案，所有所述VCSEL发光单元的负电极中多个区域的负电极相互电连接以形成多个底部电连接图案，所述多个VCSEL发光单元通过所述顶部电导通图案和所述多个底部电导通图案被分为多个子光源区。

2.根据权利要求1所述VCSEL芯片，进一步包括：寻址电路结构，包括多条电连接线，其中，每条电连接线电连接于所述多个底部电导通图案中至少二底部电导通图案，通过这样的方式，所述寻址电路结构形成所述多个VCSEL单元的寻址电路以使得任一所述子光源区适于通过同时导通所述多条电连接线中的至少一条电连接线和所述顶部电连接图案来实现电导通。

3.根据权利要求1所述的VCSEL芯片，其中，所述底部电导通图案的数量等于所述子光源区的数量，其中，所述多个底部电导通图案与所述多个子光源区一一对应。

4.根据权利要求1所述的VCSEL芯片，其中，各个所述子光源区没有共同的所述VCSEL发光单元。

5.根据权利要求1所述的VCSEL芯片，其中，所述发光主体自下而上依次包括：N型电接触层、N-DBR层、有源区、限制层、P-DBR层、P型电接触区，其中，所述限制层具有对应于所述有源区的限制孔，所述负电极电连接于所述N型电接触层，所述正电极电连接于所述P型电接触区。

6.根据权利要求5所述的VCSEL芯片，其中，所述正电极包括电连接于所述发光主体的出光孔结构和覆盖于所述出光孔结构的正电连接层，其中，所述出光孔结构形成对应于所述限制孔的出光孔，所有的所述VCSEL发光单元的所述正电连接层一体式连接以形成所述顶部电导通图案。

7.根据权利要求6所述的VCSEL芯片，其中，所述正电连接层具有至少一开孔，所述开孔对应于所述出光孔。

8.根据权利要求6所述的VCSEL芯片，其中，所述正电连接层由可透光的导电材料制成。

9.根据权利要求1所述的VCSEL芯片，其中，所述基底层由不导电材料制成。

10.根据权利要求9所述的VCSEL芯片，其中，所述基底层的制成材料选自如下材料其中之一：InP、GaN、GaAs。

11.根据权利要求1所述的VCSEL芯片，其中，所述VCSEL芯片具有形成于每两个所述VCSEL发光单元之间的多个隔离槽，每一所述隔离槽自所述P型电接触层向下贯穿地延伸至所述N型电接触层，以通过所述多个隔离槽使得所述多个VCSEL发光单元之间相互电隔离。

12.根据权利要求1所述的VCSEL芯片，进一步包括位于每两个所述VCSEL发光单元之间的且掺杂地形成于各所述VCSEL发光单元的所述发光主体的多个隔离介质通道，以通过多个隔离介质通道使得所述多个VCSEL发光单元之间相互电隔离。

13.一种VCSEL芯片的制备方法，其特征在于，包括：

形成半导体结构，所述半导体结构自下而上依次包括基底结构、底部导电层结构、N型电接触结构、N-DBR结构、有源区结构、P-DBR结构和P型电接触结构；

形成电连接于所述半导体结构的P型电接触层结构的多个出光孔结构，其中，所述多个出光孔结构形成多个出光孔；

去除所述半导体结构的至少一部分以形成相互电隔离的多个子结构单元，每个所述子结构单元自下而上包括N型电接触层、N-DBR层、有源区、P-DBR层和P型电接触层；

去除所述底部导电层结构的至少一部分以形成相互电隔离的多个底部电导通图案；

对所述多个子结构单元进行处理以在所述有源区的上方形成具有限制孔的限制层，其中，形成所述限制层后的多个子结构单元形成多个发光主体，所述限制孔对应于所述出光孔；以及

形成覆盖于所有所述出光孔结构的顶部电导通图案，其中，所述顶部电导通图案电连接于所述多个发光主体。

14.根据权利要求13所述的VCSEL芯片的制备方法，其中，对所述多个子结构单元进行处理以在所述有源区的上方形成具有限制孔的限制层，包括：

形成包覆所述出光孔结构和所述多个底部电导通图案的保护层；

对所述多个子结构单元进行氧化；以及

暴露所述出光孔结构和所述多个底部电导通图案。

15.根据权利要求13所述的VCSEL芯片的制备方法，其中，去除所述半导体结构的至少一部分以形成相互电隔离的多个子结构单元，包括：

通过蚀刻工艺去除所述半导体结构的至少一部分以形成相互电隔离的多个子结构单元。

16.根据权利要求13所述的VCSEL芯片的制备方法，其中，所述基底结构由不导电的材料制成。

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