KR20200040700A - 반도체 장치 - Google Patents

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KR20200040700A
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히로키 묘도
토요카즈 홋치
마사아키 호시야마
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나믹스 가부시끼가이샤
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Abstract

몰드 수지와 기판 사이의 박리가 억제되는 반도체 장치를 제공하는 것을 목적으로 한다. 몰드 수지층(40)으로 몰드된 반도체 칩(20)과 기판(10)을 포함하는 반도체 장치(1)로서, 경화한 몰드 수지층(40)과 기판(10) 사이에 몰드 수지층(40)과 상이한 두께 200㎚ 이하의 수지층(50)을 갖는 것을 특징으로 하는 반도체 장치(1)이다. 몰드 수지층(40)과 기판(10) 사이에 존재하는 수지층(50)이 칩 전체 둘레의 길이를 100％로 했을 때, 30％ 이상의 주변에 존재하면 바람직하다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것이다. 특히, 반도체 칩과 기판이 플립 칩 형식으로 접속되어 있는 반도체 장치에 관한 것이다.
근래에는 전자 기기의 배선 등의 추가적인 고밀도화, 고주파화에 대응 가능한 반도체 패키지의 실장 방식으로서, 플립 칩 본딩이 이용되고 있다. 일반적으로 플립 칩 본딩에서는, 반도체 칩에 형성된 땜납 범프와, 기판에 형성된 땜납 도금된 배선을 납땜한 후, 반도체 칩과 기판의 간극을 언더 필제라고 하는 절연성 수지로 봉지한다.
통상, 플립 칩 본딩된 반도체 패키지의 신뢰성을 높이기 위해, 반도체 칩과 기판을 납땜 등으로 접합한 후, 반도체 칩과 기판의 간극에 열경화성 반도체 수지 봉지 조성물인 언더 필제를 충전한다. 추가로 그 후, 몰드 수지층으로 반도체 칩의 주위를 몰드한다.
몰드 수지층의 형상에 관한 반도체 장치의 제조 방법으로서, 날인의 시인성이 양호하며, 또한 생산성이 양호한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 하고, 반도체 칩 및 당해 반도체 칩에서 발생하는 열을 방열하는 방열판을 당해 반도체 칩을 외부와 접속하는 리드와 함께 수지제 패키지로 일체적으로 몰드하여 이루어지는 반도체 장치의 제조 방법에 있어서, 상기 방열판 표면에 수지막을 형성하는 수지막 형성 공정과, 상기 수지막을 열선에 의해 국소적으로 제거하고, 상기 방열판을 국소적으로 벗겨냄으로써 날인을 행하는 날인 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 보고되어 있다(특허문헌 1).
또한, 양면 방열형 반도체 장치에 있어서, 정전기에 의한 정전 유도에 의해 내부 회로에 전류가 흐르는 것을 방지하는 것을 목적으로 하고, 반도체 소자와, 상기 반도체 소자를 사이에 두도록 상기 반도체 소자의 양면에 배치되어 상기 반도체 소자와 전기적·열적으로 접속된 한 쌍의 방열판과, 상기 반도체 소자 및 상기 양 방열판을 봉지하는 몰드 수지를 구비하며, 상기 양 방열판의 각각의 외면에는 전기 절연성을 갖는 절연층이 형성됨과 함께, 이 절연층은 상기 몰드 수지로부터 노출되어 있는 반도체 장치에 있어서, 각각의 상기 절연층의 상기 몰드 수지로부터 노출되는 면에는, 도전성을 갖는 도체층이 장착되어 있고, 한쪽의 상기 방열판측에 위치하는 상기 도체층과 다른 한쪽의 상기 방열판측에 위치하는 상기 도체층은 도전성을 갖는 접속 부재를 개재하여 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치가 보고되어 있다(특허문헌 2).
또한, 일괄하여 수지 봉지를 행한 후에는, 반도체 칩이 탑재되어 있지 않은 불량 디바이스 영역의 반도체 장치가 불명해지기 때문에, 선별 공정에 있어서는, 모든 반도체 장치의 선별이 행해지게 되고, 이 선별 공정에 걸리는 시간이 길어져, 반도체 장치의 제조 효율이 낮아진다는 문제 등의 해결을 목적으로 하고, 복수의 디바이스 영역을 갖는 멀티 피스 기판과 상기 복수의 디바이스 영역에 탑재하는 반도체 칩을 준비하는 공정과, 상기 디바이스 영역에 상기 반도체 칩을 탑재하는 공정과, 상기 반도체 칩의 표면 전극과 이에 대응하는 상기 디바이스 영역의 본딩 전극을 접속 부재에 의해 접속하는 공정과, 상기 디바이스 영역의 불량을 검출하는 공정과, 상기 멀티 피스 기판에 있어서의 복수의 디바이스 영역을 몰드 수지에 의해 일괄하여 덮어, 상기 반도체 칩을 수지 봉지함과 함께 일괄 봉지부를 형성하는 공정과, 상기 불량이 검출된 디바이스 영역의 일괄 봉지부 표면에 불량 마크를 마킹하는 공정과, 다이싱 라인을 따라 상기 디바이스 영역마다 상기 멀티 피스 기판 및 상기 일괄 봉지부를 분할하여 개편화하고, 개개의 봉지부를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 보고되어 있다(특허문헌 3).
그러나, 상술한 제조 방법으로 제조된 반도체 장치, 상술한 반도체 장치는 모두 몰드 수지와 기판의 밀착성이 충분하지 않은 경우가 있어, 몰드 수지와 기판 사이에 박리가 발생된다는 문제가 있다.
일본 공개특허공보 평6-177268호 일본 공개특허공보 2008-166333호 일본 공개특허공보 2002-305266호
본 발명은 상기와 같은 문제점을 감안하여 이루어진 것으로서, 몰드 수지와 기판 사이의 박리가 억제되는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명자들은 상기 과제를 해결할 수 있도록 예의 검토를 행하여, 경화한 몰드 수지층과 기판 사이에 몰드 수지층과 상이한 두께 200㎚ 이하의 수지층을 형성함으로써, 몰드 수지와 기판 사이의 박리가 억제되는 반도체 장치를 얻을 수 있었다.
본 발명은 이하의 구성을 가짐으로써 상기 문제를 해결한 반도체 장치에 관한 것이다.
[1] 몰드 수지층으로 몰드된 반도체 칩과 기판을 포함하는 반도체 장치로서,
경화한 몰드 수지층과 기판 사이에 몰드 수지층과 상이한 두께 200㎚ 이하의 수지층을 갖는 것을 특징으로 하는 반도체 장치.
[2] 몰드 수지층과 기판 사이에 존재하는 수지층이 반도체 칩 전체 둘레의 길이를 100％로 했을 때, 30％ 이상의 둘레에 존재하는 상기 [1]에 기재된 반도체 장치.
[3] 반도체 칩이 사변형이며, 몰드 수지층과 기판 사이에 존재하는 수지층이 적어도 반도체 칩의 2변에 존재하는 상기 [1] 또는 [2]에 기재된 반도체 장치.
[4] 몰드 수지층과 기판 사이에 존재하는 수지층이 에폭시 수지 및 아크릴 수지로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 상기 [1]∼[3] 중 어느 하나에 기재된 반도체 장치.
[5] 기판의 표면이 솔더 레지스트, 질화규소, 폴리이미드 또는 규소인 상기 [1]∼[4] 중 어느 하나에 기재된 반도체 장치.
[6] 반도체 칩이 기판과 플립 칩 형식으로 접속되어 있는 상기 [1]∼[5] 중 어느 하나에 기재된 반도체 장치.
[7] 반도체 칩이 기판과 페이스 업으로 접속되어 있는 상기 [6]에 기재된 반도체 장치.
[8] 몰드 수지층이 에폭시 수지인 상기 [1]∼[7] 중 어느 하나에 기재된 반도체 장치.
본 발명 [1]에 의하면, 몰드 수지와 기판 사이의 박리가 억제되는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 반도체 장치의 단면의 개략도의 일 예이다.
도 2는 본 발명의 반도체 장치의 상면의 개략도의 일 예이다.
도 3은 본 발명의 반도체 장치의 상면의 개략도의 일 예이다.
본 발명의 반도체 장치는 몰드 수지층으로 몰드된 반도체 칩과 기판을 포함하는 반도체 장치로서, 경화한 몰드 수지층과 기판 사이에 몰드 수지층과 상이한 두께 200㎚ 이하의 수지층을 갖는 것을 특징으로 한다.
도 1에 본 발명의 반도체 장치의 단면의 개략도의 일 예를 나타낸다. 또한, 도 2에 본 발명의 반도체 장치의 상면의 개략도의 일 예를 나타낸다. 도 2에서는, 몰드 수지층(40)이 투과하고 있는 경우이다. 도 1, 2에서는, 본 발명의 반도체 장치(1)는 몰드 수지층(40)으로 몰드된, 상측에 반도체 칩(20)과 하측에 기판(10)을 포함하는 반도체 장치(1)로서, 경화한 몰드 수지층(40)과 기판(10) 사이에 반도체 칩(20)의 위에서 보았을 때, 반도체 칩(20)의 외측에 몰드 수지층(40)과 상이한 두께 200㎚ 이하의 수지층(50)을 갖는다. 한편, 도 1은 반도체 칩(20)이 기판(10)과, 페이스 다운의 플립 칩 형식으로 접속되어 있는 예이며, 반도체 칩의 배선(21)과, 기판의 배선(11)이 접속부(25)로 접속되어 있다. 한편, 당연히 반도체 칩과 기판의 상하가 역이어도 되며, 반도체 칩과 기판의 위치 관계는 한정되지 않는다.
[반도체 칩]
반도체 칩은 특별히 한정되지 않지만, 본 발명의 효과를 발휘하기 쉬운 관점에서, 기판과 플립 칩 형식(페이스 다운)으로 접속 가능한 것이나, 기판과 페이스 업으로 접속 가능한 것이면 보다 바람직하다.
[기판]
기판은 특별히 한정되지 않으며, 유기 기판, 무기 기판 모두 사용할 수 있다. 유기 기판으로는 유리-에폭시 기판 에폭시 수지, 폴리이미드 수지 등을 들 수 있다. 무기 기판으로는 실리콘 기판, 세라믹스 기판 등을 들 수 있다. 한편, 기판의 표면은 솔더 레지스트, 질화규소, 폴리이미드 또는 규소이면 바람직하다.
[몰드 수지층]
(MA) 성분은 제1 수지에 경몰드 수지층(이하, 제1 수지층이라고 한다)을 형성하는 몰드 수지는 신뢰성의 관점에서 액상 에폭시 수지가 바람직하다. 몰드 수지(이하, 제1 수지라고 한다)로는, (MA) 에폭시 수지, (MB) 산무수물 경화제 및 (MC) 무기 필러를 포함하는 액상 수지를 들 수 있다.
경화성, 내열성, 접착성을 부여하고, 경화 후의 제1 수지에 내구성을 부여한다. (MA) 성분으로는, 나프탈렌형 에폭시 수지, 지방족 고리형 에폭시 수지, 아미노페놀계 에폭시 수지, 비스페놀 A형 에폭시 수지, 브롬화 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비페닐형 에폭시 수지, 노볼락형 에폭시 수지, 에테르계 또는 폴리에테르계 에폭시 수지, 옥실란 고리 함유 에폭시 수지 등을 들 수 있고, 나프탈렌형 에폭시 수지, 지방족 고리형 에폭시 수지, 아미노페놀계 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 A형 에폭시 수지가 제1 수지의 유리 전이점, 내리플로우성 및 내습성의 관점에서 바람직하다. (MA) 성분은 단독이어도 2종 이상을 병용해도 된다.
(MB) 성분은 (MA) 성분의 경화능을 갖는다. (MB) 성분으로는, 테트라히드로무수프탈산, 헥사히드로무수프탈산, 메틸테트라히드로무수프탈산, 메틸헥사히드로무수프탈산, 메틸나딕산 무수물, 수소화메틸나딕산 무수물, 트리알킬테트라히드로무수프탈산, 메틸시클로헥센테트라카르복실산 이무수물, 무수프탈산, 무수트리멜리트산, 무수피로멜리트산, 벤조페논테트라카르복실산 이무수물, 에틸렌글리콜비스언히드로트리멜리테이트, 글리세린비스(언히드로트리멜리테이트)모노아세테이트, 도데세닐무수숙신산, 지방족 이염기산 폴리무수물, 클로렌드산 무수물, 메틸부테닐테트라히드로프탈산 무수물, 알킬화 테트라히드로프탈산 무수물, 메틸하이믹산 무수물, 알케닐기로 치환된 숙신산 무수물, 글루타르산 무수물 등을 들 수 있고, 메틸부테닐테트라히드로프탈산 무수물이 바람직하다. 시판품으로는, 미츠비시 화학 제조 산무수물(그레이드: YH306, YH307), 히타치 화성 공업 제조 3 or 4-메틸-헥사히드로무수프탈산(품명: HN-5500) 등을 들 수 있다. (MB) 성분은 단독이어도 2종 이상을 병용해도 된다.
(MC) 성분에 의해, 경화 후의 제1 수지의 열팽창 계수나 탄성률을 조정할 수 있다. (MC) 성분으로는, 콜로이달 실리카, 소수성 실리카, 미세 실리카, 나노 실리카 등의 실리카, 아크릴 비즈, 유리 비즈, 우레탄 비즈, 벤토나이트, 아세틸렌 블랙, 케첸 블랙 등을 들 수 있다. (MC) 성분은 제1 수지의 점도, 유동성의 관점에서, 적어도 2종류의 평균 입경(입자 형상이 아닌 경우는, 그 평균 최대 직경)의 무기 필러를 포함한다. 여기서 평균 입경이란, 메디안 직경(d50)을 말하며, 적어도 2종류의 평균 입경의 무기 필러를 포함한다는 것은, 메디안 직경(d50)이 상이한 무기 필러를 적어도 2종류 이상 포함하는 것을 말한다. (MC) 성분을 균일하게 분산시키는, 제1 수지의 유동성이 우수함 등의 이유로부터, (MC) 성분 중 적어도 1종류가 평균 입경 25∼100㎛의 무기 필러를 포함하면 바람직하고, (MC) 성분이 적어도 평균 입경 25∼100㎛의 무기 필러와, 평균 입경 0.5∼20㎛의 무기 필러를 포함하면 보다 바람직하다. (C) 성분이 적어도 평균 입경 25∼100㎛의 무기 필러, 평균 입경 10∼20㎛의 무기 필러 및 평균 입경 0.5∼7㎛의 무기 필러를 포함하면 더욱 바람직하다. 0.5㎛ 미만이면, 제1 수지의 점도가 상승하여, 유동성이 악화될 우려가 있다. 100㎛를 초과하면, 제1 수지 중에 (C) 성분을 균일하게 존재시키는 것이 곤란해질 우려가 있다. 시판품으로는, 토쿠야마 제조 실리카 필러(품명: SE-40, 평균 입경: 50㎛), 타츠모리 제조 실리카 필러(품명: MSV25G, 평균 입경: 20㎛), 타츠모리 제조 실리카 필러(품명: MLV-2114, 평균 입경: 15㎛), 아드마텍스 제조 실리카 필러(품명: SO-E5, 평균 입경: 2㎛), 아드마텍스 제조 실리카(제품명: SO-E2, 평균 입경: 0.5㎛) 등을 들 수 있다. 여기서, (C) 성분의 평균 입경은 Beckman Coulter사 제조 레이저 산란·회절식 입도 분포 측정 장치(제품 번호: LS13 320)에 의해 측정한다. (MC) 성분은 단독이어도 2종 이상을 병용해도 된다.
(MB) 성분의 산무수 당량은 (MA) 성분의 에폭시 당량의 0.6∼1.1배이면 바람직하고, 0.6배 미만이면, (MA) 성분의 경화가 불충분해지기 쉽고, 또는 보이드 발생이나 리플로우 테스트 후의 제1 수지의 디라미네이션의 발생이 일어나기 쉬워진다. 한편, (MB) 성분의 산무수 당량이 1.1배를 초과해도, 보이드 발생, 리플로우 테스트 후의 제1 수지의 디라미네이션의 발생이 일어나기 쉬워진다.
(MC) 성분은 제1 수지 100질량부에 대해, 80∼91질량부이면 바람직하다. 80질량부 미만이면, 경화 후의 성형물의 휨이 커지기 쉽고, 91질량부를 초과하면, 액상 수지 조성물의 점도가 너무 높아지기 쉽거나, 또는 액상이 되지 않는 경우가 있다. 또한, (MC) 성분의 평균 입경 25∼100㎛의 무기 필러는 제1 수지 100질량부에 대해, 50∼85질량부이면 바람직하고, 평균 입경 0.5∼20㎛의 무기 필러는 제1 수지 100질량부에 대해, 5∼30질량부이면 바람직하다. 평균 입경 0.5∼20㎛의 무기 필러 중에서는, 평균 입경 10∼20㎛의 무기 필러 및 평균 입경 0.5∼7㎛의 무기 필러는 각각, 제1 수지 100질량부에 대해, 0∼30질량부이며, 또한 평균 입경 10∼20㎛의 무기 필러 및 평균 입경 0.5∼7㎛의 무기 필러의 합계가 제1 수지 100질량부에 대해, 5∼30질량부이면 보다 바람직하다.
(MA) 성분, (MB) 성분 및 (MC) 성분을 혼합하는 장치로는, 플래너터리 믹서, 뇌궤기 등을 들 수 있다.
몰드 수지는 디스펜서 등에 의해 도포되고, 기판 상의 반도체 칩의 상면 및 주위를 몰드하여, 몰드 수지층을 형성한다.
[몰드 수지층과 기판 사이에 존재하는 몰드 수지층과 상이한 수지층]
몰드 수지층과 기판 사이에 존재하는 몰드 수지층과 상이한 수지층(이하, 제2 수지층이라고 한다)을 형성하는 수지(이하, 제2 수지라고 한다)는 언더 필제와 공통되어도 되고, 언더 필제와 상이해도 된다. 몰드 수지층의 형성이 용이함의 관점에서, 언더 필제를 반도체 칩의 주위까지 형성하는 것이 바람직하다. 여기서, 언더 필제를 반도체 칩의 주위까지 형성하는 경우에는, 후공급형이어도 선공급형이어도 된다. 한편, 제2 수지가 언더 필제와 상이한 경우의 언더 필제에는, 종래 사용되고 있는 언더 필제를 사용할 수 있다.
제2 수지는 (UA) 열경화성 수지를 포함한다.
(UA) 성분인 열경화성 수지로는, 에폭시 수지 및 아크릴 수지로 이루어지는 군으로부터 선택되는 적어도 1종이면 바람직하다. (UA) 성분으로는, 에폭시 수지를 포함하면, 피착체에 대한 접착력을 확보할 수 있기 때문에 특히 바람직하다. 에폭시 수지로는, 액상 비스페놀 A형 에폭시 수지, 액상 비스페놀 F형 에폭시 수지, 액상 나프탈렌형 에폭시 수지, 액상 수첨 비스페놀형 에폭시 수지, 액상 지환식 에폭시 수지, 액상 알코올에테르형 에폭시 수지, 액상 고리형 지방족형 에폭시 수지, 액상 플루오렌형 에폭시 수지, 액상 실록산계 에폭시 수지 등을 들 수 있고, 액상 비스페놀 A형 에폭시 수지, 액상 비스페놀 F형 에폭시 수지, 액상 실록산계 에폭시 수지, 아미노페놀형 에폭시 수지가 경화성, 내열성, 접착성, 내구성의 관점에서 바람직하다. 또한, 에폭시 당량은 점도 조정의 관점에서, 80∼250g/eq가 바람직하다. 시판품으로는, 신닛테츠 화학 제조 비스페놀 F형 에폭시 수지(품명: YDF8170), 신닛테츠 화학 제조 비스페놀 A형 에폭시 수지(품명: YD8125), DIC 제조 나프탈렌형 에폭시 수지(품명: HP4032D), 신에츠 화학 제조 실록산계 에폭시 수지(품명: TSL9906), 미츠비시 화학 제조 아미노페놀형 에폭시 수지(그레이드: JER630, JER630LSD) 등을 들 수 있다. 또한, 에폭시 수지는 고형의 것을 사용해도 된다. (UA) 성분은 단독이어도 2종 이상을 병용해도 된다.
(UA) 성분의 아크릴 수지는 경화 후의 수지 조성물에 투명성이나 적당한 경도를 부여할 수 있다. 이 (UA) 성분은 아크릴산에스테르 모노머 및/또는 메타크릴산에스테르 모노머, 혹은 이들의 올리고머이다. 본 발명에 사용 가능한 아크릴산에스테르 모노머 및/또는 메타크릴산에스테르 모노머, 혹은 이들의 올리고머로는, 트리스(2-히드록시에틸)이소시아누레이트의 디아크릴레이트 및/또는 디메타크릴레이트; 트리스(2-히드록시에틸)이소시아누레이트트리아크릴레이트 및/또는 트리메타크릴레이트; 트리메틸올프로판트리아크릴레이트 및/또는 트리메타크릴레이트, 혹은 그 올리고머; 펜타에리스리톨트리아크릴레이트 및/또는 트리메타크릴레이트, 혹은 그 올리고머; 디펜타에리스리톨의 폴리아크릴레이트 및/또는 폴리메타크릴레이트; 트리스(아크릴옥시에틸)이소시아누레이트; 카프로락톤 변성 트리스(아크릴옥시에틸)이소시아누레이트; 카프로락톤 변성 트리스(메타크릴옥시에틸)이소시아누레이트; 알킬 변성 디펜타에리스리톨의 폴리아크릴레이트 및/또는 폴리메타크릴레이트; 카프로락톤 변성 디펜타에리스리톨의 폴리아크릴레이트 및/또는 폴리메타크릴레이트 등을 들 수 있다. (UA) 성분의 시판품으로는, 다이셀 올넥스 주식회사 제조 폴리에스테르아크릴레이트(품명: EBECRYL810), 도아 합성 주식회사 제조 폴리에스테르 아크릴레이트(품명: M7100)를 들 수 있다. (UA) 성분은 단독이어도 2종 이상을 병용해도 된다.
제2 수지는 (UA) 성분이 에폭시 수지인 경우에는, (UB) 경화제를 포함한다. (UB) 성분으로는, 아민계 경화제, 산무수물계 경화제, 페놀계 경화제 등을 들 수 있고, 아민계 경화제가 절연성 수지 조성물의 내리플로우성 및 내습성의 관점에서 바람직하다. 산무수물계 경화제는 상술한 바와 같다.
아민계 경화제로는 예를 들면, 지방족 폴리아민; 방향족 아민; 폴리아미노아미드, 폴리아미노이미드, 폴리아미노에스테르 및 폴리아미노요소 등의 변성 폴리아민; 제3급 아민계; 이미다졸계; 히드라지드계; 디시안아미드계; 멜라민계의 화합물 등을 들 수 있고, 방향족 아민계 화합물이 바람직하다.
방향족 아민계 화합물은 1개의 방향족 고리를 갖는 방향족 아민 화합물 및/또는 2개의 방향족 고리를 갖는 방향족 아민 화합물을 포함하는 것이 보다 바람직하다.
1개의 방향족 고리를 갖는 방향족 아민 화합물로는 예를 들면, 메타페닐렌디아민 등을 들 수 있다. 2개의 방향족 고리를 갖는 방향족 아민 화합물로는, 디아미노디페닐메탄, 디아미노디페닐술폰 등을 들 수 있다.
페놀계 경화제로는 예를 들면, 레졸형 또는 노볼락형 페놀 수지를 사용할 수 있고, 알킬레졸형, 알킬노볼락형, 아랄킬노볼락형 페놀 수지, 자일렌 수지, 알릴페놀 수지 등을 들 수 있다. 수평균 분자량으로는, 220∼1000인 것이 바람직하고, 220∼500이 보다 바람직하다. 알킬레졸형 또는 알킬노볼락형 페놀 수지의 경우, 알킬기로는 탄소수 1∼18의 것을 사용할 수 있고, 에틸, 프로필, 부틸, 펜틸, 헥실, 옥틸, 노닐, 데실과 같은 탄소수 2∼10의 것이 바람직하다.
(UB) 성분은 단독이어도 2종 이상을 병용해도 된다.
(UA) 성분은 신뢰성의 관점에서, 무기 충전재 100질량부에 대해, 5∼900질량부이면 바람직하다.
(UB) 성분은 신뢰성의 관점에서, UA 성분 100질량부에 대해, 5∼150질량부이면 바람직하다.
제2 수지는 추가로 필요에 따라, 이하의 성분을 포함해도 된다.
(1) 잠재성 경화제: 실온에서는 불활성 상태이고, 가열함으로써 활성화하여, 경화 촉진제로서 기능하는 화합물이며, 예를 들면, 상온에서 고체인 이미다졸 화합물; 아민 화합물과 에폭시 화합물의 반응 생성물(아민-에폭시 어덕트계) 등의 고체 분산형 아민 어덕트계 잠재성 경화 촉진제; 아민 화합물과 이소시아네이트 화합물 또는 요소 화합물의 반응 생성물(요소형 어덕트계) 등을 들 수 있다. 잠재성 경화제는 (UB) 성분과 조합하여, 제2 수지를 저온 경화시킬 수 있다.
(2) 실리카 필러: 최대 입경 6㎛ 이하인 것이 바람직하다. 제2 수지 100질량부에 대해, 20∼65질량부 함유되면 바람직하다. 또한, 표면 처리되어 있어도 된다.
(3) 각종 첨가제류
·커플링제: 에폭시기 또는 (메타)아크릴레이트기를 함유하는 것이 바람직하다.
·레올로지 조정제: 도포 적성, 유동 적성의 조정에 사용할 수 있다.
·분산제, 침강 방지제: 충전제, 착색제의 분산성 향상, 침강 방지를 위해 사용할 수 있다.
·소포제: 소포성 조정에 사용할 수 있다.
·착색제: 착색에 사용할 수 있다.
·표면 조정제: 표면 상태, 젖음성 조정에 사용할 수 있다.
·엘라스토머류: 탄성 조정에 사용할 수 있다.
·고형 수지: 점도, 인성 등의 조정을 위해 조성물로서 액상을 유지할 수 있는 범위 내에서 사용할 수 있다.
상술한 바와 같이, 제2 수지층으로서 언더 필제를 반도체 칩의 주위까지 형성하는 경우에는, 후공급형이어도 선공급형이어도 된다. 제2 수지층을 형성하는 방법으로는, 디스펜서 등에 의한 도포, 건조를 들 수 있다.
제2 수지층의 두께는 200㎚ 이하이다. 제2 수지층의 두께가 200㎚를 초과하면, 몰드 수지와 기판 사이의 박리를 충분히 억제할 수 없다.
[반도체 장치]
본 발명의 반도체 장치는 제2 수지층이 칩 전체 둘레의 길이를 100％로 했을 때, 30％ 이상의 외측의 둘레에 존재하면 바람직하다.
반도체 칩이 사변형이고, 몰드 수지와 기판 사이의 박리 억제의 관점에서, 몰드 수지층과 기판 사이에 존재하는 수지층이 반도체 칩의 위에서 보았을 때, 적어도 반도체 칩의 2변의 외측에 존재하면 바람직하고, 4변에 존재하면 보다 바람직하다.
또한, 제2 수지층의 면적은 몰드 수지와 기판 사이의 박리 억제의 관점에서, 반도체 칩의 면적의 0.5∼50％이면 바람직하다.
도 3에 본 발명의 반도체 장치의 상면의 개략도의 일 예를 나타낸다. 도 3에서는, 몰드 수지층(40)이 투과하고 있는 경우이다. 도 3에 나타내는 바와 같이, 반도체 장치(100)는 제2 수지층(150)이 일점 파선으로 나타내는 칩 전체 둘레(122)의 길이를 100％로 했을 때, 30％ 이상의 둘레(반도체 칩의 외측)에 존재하면 바람직하다. 또한, 반도체 칩(120)이 사변형이고, 몰드 수지층(140)과 기판(110) 사이의 박리 억제의 관점에서, 몰드 수지층(140)과 기판(110) 사이에 존재하는 수지층(150)이 적어도 반도체 칩(120)의 2변의 외측에 존재하면 바람직하다. 또한, 제2 수지층(150)의 면적은 몰드 수지층(140)과 기판 사이의 박리 억제의 관점에서, 반도체 칩(1)(7㎜□)의 면적의 0.5∼50％이면 바람직하다.
반도체 장치는 제2 수지층을 형성한 후, 제1 수지층을 형성함으로써 제작된다.
실시예
이하, 본 발명에 대해, 실시예에 의해 설명하지만, 본 발명은 이들에 한정되는 것은 아니다. 한편, 이하의 실시예에 있어서, 부, ％는 언급이 없는 한, 질량부, 질량％를 나타낸다.
표 1, 2에 기재한 반도체 칩에는 Walts 제조 반도체 칩(품명: CC80-0101JY)를, 기판에는 Walts 제조 기판(표 1, 2에는, 유리 에폭시로 기재, 품명: WALTS-KIT CC80-0102JY) 또는 실리콘 기판(표 1, 2에는, 실리콘으로 기재, 길이: 10㎜×폭: 10㎜×두께: 725㎛)을, 수지층 함유 수지(몰드 수지층과 상이한 두께 200㎚ 이하의 수지층(제2 수지층)에 함유되는 수지)에는 나믹스 제조 에폭시계 봉지재(표 1, 2에는, 에폭시 수지로 기재, 품명: U8410-73C) 또는 이하의 제조 방법으로 제조한 아크릴계 봉지제(표 1, 2에는, 아크릴 수지로 기재)를 사용했다.
아크릴계 봉지재는 신나카무라 화학 공업 주식회사 제조 아크릴 수지(품명: A-DCP) 50부, 신나카무라 화학 공업 주식회사 제조 아크릴 수지(품명: ABE-300) 50부, 니치유 주식회사 제조 중합 개시제(품명: 퍼부틸P) 1부 및 주식회사 아드마텍스사 제조 무기 충전재(품명: SO-E2) 135부를 3본롤에서 혼련한 후, 진공 탈포하여 조제했다.
몰드재로는, 나믹스 제조 에폭시계 몰드재(표 1, 2에는, 에폭시계 몰드재로 기재, 품명: G8345-6)를 사용했다.
칩 실장 방향의 FU는 페이스 업을, FD는 페이스 다운을 나타낸다.
기판 표면의 SR은 타이요 홀딩스 제조 솔더 레지스트(품명: PSR4000-AUS703)를 15㎛ 두께로,
SiN은 질화규소를 5㎛ 두께로,
PI는 스미토모 베이클라이트 제조 폴리이미드(품명: CRC-6061C)를 0.1㎛ 두께로 형성했다.
수지층의 존재율은 제2 수지층의 존재율을 공업용 현미경(올림푸스 제조, 제품 번호: STM7)으로 측정했다.
수지층의 두께는 제2 수지층의 두께를, 단면을 제작한 후, 주사형 전자 현미경(SEM, 히타치 하이테크놀로지즈 제조)으로 측정했다.
[실시예 1∼10, 비교예 1∼2]
반도체 칩과 기판을 조립하고, 수지층 함유 수지를 도포했다. 이를 50℃의 핫 플레이트 상에 방치하고, 방치 시간에 의해 수지층의 길이를 컨트롤했다. 이어서, 이를 150℃에서 2시간 배치 오븐에 넣고, 수지층 함유 수지를 본경화시켜, 기판 상에 두께 200㎚ 이하의 수지층을 갖는 디바이스를 제작했다.
[밀착성의 평가]
반도체 칩이 실장된 디바이스로, 본경화한 수지층 상에 몰드재를 도포한 후, 경화시켜, 몰드재의 경화물을 제작하고, 수지층과 몰드재의 쉐어 강도를 측정했다. 아이코 엔지니어링 제조 탁상 강도 시험기(제품 번호: 1605HTP)를 사용하여, 전단 강도(단위: MPa)를 측정했다.
[신뢰성의 평가]
실장된 디바이스를 30℃／60％RH 환경하에 168시간 방치하고, 리플로우에 3회 통과시켜, SAT의 투과법을 이용하여 몰드 부분의 박리를 평가했다. 리플로우 조건은 IPC/JEDEC J-STD-020에 준거했다.
Figure pct00001
Figure pct00002
표 1∼2로부터 알 수 있는 바와 같이, 실시예 1∼10 모두에서 밀착성, 신뢰성이 양호했다. 이에 비해, 제2 수지층이 없는 비교예 1과, 제2 수지층이 너무 두꺼운 비교예 2는 신뢰성이 열악했다.
본 발명은 몰드 수지와 기판 사이의 박리가 억제되는 반도체 장치를 제공할 수 있어 매우 유용하다.
1, 100 반도체 장치
10, 110 기판
11 기판의 배선
20, 120 반도체 칩
21 반도체 칩의 배선
122 반도체 칩의 전체 둘레
25 접속부
30 언더 필제
40, 140 몰드 수지층
50, 150 몰드 수지층과 상이한 두께 200㎚ 이하의 수지층

Claims (8)

  1. 몰드 수지층으로 몰드된 반도체 칩과 기판을 포함하는 반도체 장치로서, 경화한 몰드 수지층과 기판 사이에 몰드 수지층과 상이한 두께 200㎚ 이하의 수지층을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    몰드 수지층과 기판 사이에 존재하는 수지층이 반도체 칩 전체 둘레의 길이를 100％로 했을 때, 30％ 이상의 둘레에 존재하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    반도체 칩이 사변형이며, 몰드 수지층과 기판 사이에 존재하는 수지층이 적어도 반도체 칩의 2변에 존재하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    몰드 수지층과 기판 사이에 존재하는 수지층이 에폭시 수지 및 아크릴 수지로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    기판의 표면이 솔더 레지스트, 질화규소, 폴리이미드 또는 규소인 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    반도체 칩이 기판과 플립 칩 형식으로 접속되어 있는 반도체 장치.
  7. 제 5 항에 있어서,
    반도체 칩이 기판과 페이스 업으로 접속되어 있는 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    몰드 수지층이 에폭시 수지인 반도체 장치.
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