KR20200034990A - 반도체 장치 - Google Patents
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Abstract
본 발명은 산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공한다.
기판 위에 제공된 게이트 전극층과, 게이트 전극층 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 산화물 반도체막과, 산화물 반도체막 위에 게이트 전극층과 중첩되도록 제공된 드레인 전극층과, 산화물 반도체막의 외주 단부를 덮도록 제공된 소스 전극층을 갖고, 드레인 전극층의 외주 단부는 상기 게이트 전극층의 외주 단부보다 내측에 위치하는 반도체 장치다.
기판 위에 제공된 게이트 전극층과, 게이트 전극층 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 산화물 반도체막과, 산화물 반도체막 위에 게이트 전극층과 중첩되도록 제공된 드레인 전극층과, 산화물 반도체막의 외주 단부를 덮도록 제공된 소스 전극층을 갖고, 드레인 전극층의 외주 단부는 상기 게이트 전극층의 외주 단부보다 내측에 위치하는 반도체 장치다.
Description
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란 반도체 특성을 사용함으로써 기능할 수 있는 장치 전반을 가리키고, 트랜지스터, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 이 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 이 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물 반도체막을 사용한 트랜지스터가 개시(開示)되어 있다(특허 문헌 1 참조).
산화물 반도체막에 채널이 형성되는 트랜지스터는 가공 조건 또는 가열 처리 조건에 따라 전기 특성이 변화될 수 있다. 이 변화는 상기 산화물 반도체막의 형성 공정시에 수소 등의 불순물이 혼입되거나 또는 상기 산화물 반도체막으로부터 산소가 탈리되는 것 등에 기인하는 것으로 생각된다. 그리고, 상기 변화는 산화물 반도체막의 단부에서 현재화(顯在化)되기 쉬운 것을 알았다. 즉 산화물 반도체막에 채널이 형성되는 트랜지스터에서는 상기 산화물 반도체막의 단부가 저저항화된 영역이 되고, 상기 영역에 트랜지스터의 기생 채널이 형성되기 쉽다는 것을 알았다. 또한, 상기 트랜지스터는 게이트와 중첩된 영역의 산화물 반도체막에서 게이트와 소스 사이의 전압에 따라 소스와 드레인 사이의 가장 짧은 경로에 형성되는 채널(제 1 채널이라고도 함)과 상기 기생 채널(제 2 채널이라고도 함)의 2가지 채널이 형성될 수 있다.
2가지 채널이 형성될 수 있는 트랜지스터는 채널이 형성될 때의 게이트와 소스 사이의 전압(문턱 전압)이 상이한 경우가 많다. 제 1 채널이 형성되는 문턱 전압은 제 2 채널이 형성되는 문턱 전압보다 높은 것이 전형적이다. 또한, 제 1 채널의 전류 구동 능력은 제 2 채널의 전류 구동 능력보다 높다. 따라서, 오프 상태인 상기 트랜지스터의 게이트와 소스 사이의 전압(게이트 전압)을 상승시킨 경우에는, 소스와 드레인 사이의 전류가 2단계에 걸쳐 변화한다. 구체적으로는 제 2 채널이 형성되는 문턱 전압의 근방에서 첫 번째 단계의 변화(소스와 드레인 사이의 전류 증가)가 확인되고, 또한 제 1 채널이 형성되는 문턱 전압의 근방에서 2번째 단계의 변화(소스와 드레인 사이의 전류 증가)가 확인된다.
상술한 문제를 감안하여 산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공하는 것을 목적 중 하나로 한다.
산화물 반도체막의 단부에 기생 채널이 형성되는 이유는 상기 단부와 트랜지스터의 소스 및 드레인이 전기적으로 접속되기 때문이다. 즉 상기 단부와 트랜지스터의 소스 및 드레인 중 적어도 하나가 전기적으로 접속되지 않으면, 상기 단부에 기생 채널이 형성되지 않는다. 따라서, 본 발명의 일 형태는 트랜지스터의 소스 및 드레인 중 적어도 하나와 산화물 반도체층의 단부가 전기적으로 접속되지 않은 구조의 트랜지스터를 제공하는 것을 요지(要旨)로 한다.
본 발명의 일 형태는 게이트 전극층과, 게이트 전극층 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 산화물 반도체막과, 산화물 반도체막 위에 게이트 전극층과 중첩되도록 제공된 드레인 전극층과, 산화물 반도체막의 외주(外周) 단부를 덮도록 제공된 소스 전극층을 갖고, 드레인 전극층의 외주 단부는 게이트 전극층의 외주 단부보다 내측에 위치하는 반도체 장치다.
또한, 본 발명의 다른 일 형태는 개구부가 형성된 게이트 전극층과, 게이트 전극층 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 산화물 반도체막과, 산화물 반도체막 위에 게이트 전극층의 내주(內周) 단부와 중첩되도록 제공된 드레인 전극층과, 산화물 반도체막의 외주 단부를 덮도록 제공된 소스 전극층을 갖고, 드레인 전극층의 외주 단부는 게이트 전극층의 외주 단부보다 내측에 위치하는 반도체 장치다.
게이트 전극층은 제 1 도전층, 제 2 도전층, 및 제 3 도전층을 갖고, 제 1 도전층 및 제 3 도전층으로서 제 2 도전층의 금속의 이동을 저해하는 배리어층을 사용하는 것이 바람직하다. 또한, 소스 전극층 및 드레인 전극층은 제 4 도전층, 제 5 도전층, 및 제 6 도전층을 갖고, 제 4 도전층 및 제 6 도전층으로서 제 5 도전층의 금속의 이동을 저해하는 배리어층을 사용하는 것이 바람직하다.
또한, 게이트 전극층의 평면 형상은 직사각형이라도 좋다.
또한, 드레인 전극층의 평면 형상은 직사각형이라도 좋다.
또한, 산화물 반도체막은 비정질부 및 결정부를 갖고, 결정부의 c축이 산화물 반도체막이 형성되는 면의 법선 벡터 또는 산화물 반도체막 표면의 법선 벡터에 평행한 방향으로 정렬되어도 좋다.
또한, 산화물 반도체막은 적어도 인듐을 포함할 수 있다.
또한, 산화물 반도체막, 소스 전극층, 및 드레인 전극층 위에 산소 과잉 영역을 갖는 산화물 절연막과, 상기 산화물 절연막 위에 제공된 배리어막과, 배리어막 위에 제공된 평탄화 절연막과, 산화물 절연막, 배리어막, 및 평탄화 절연막에 제공된 개구를 통하여 드레인 전극층과 접촉된 화소 전극층을 더 가져도 좋다.
본 발명의 일 형태에 의하여 산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1a는 반도체 장치의 형태를 설명하기 위한 평면도이고, 도 1b는 단면도.
도 2a는 반도체 장치의 형태를 설명하기 위한 평면도이고, 도 2b는 단면도.
도 3a는 반도체 장치의 형태를 설명하기 위한 평면도이고, 도 3b는 단면도.
도 4a는 반도체 장치의 형태를 설명하기 위한 평면도이고, 도 4b는 단면도.
도 5a는 반도체 장치의 형태를 설명하기 위한 평면도이고, 도 5b는 단면도.
도 6a 내지 도 6c는 반도체 장치의 형태를 설명하기 위한 단면도.
도 7a 내지 도 7e는 반도체 장치의 제작 방법의 형태를 설명하기 위한 단면도.
도 8a 내지 도 8d는 반도체 장치의 제작 방법의 형태를 설명하기 위한 단면도.
도 9a 내지 도 9c는 반도체 장치의 제작 방법의 형태를 설명하기 위한 단면도.
도 10은 표시 장치의 구성예를 도시한 도면.
도 11은 주사선 구동 회로의 구성예를 도시한 도면.
도 12는 각종 신호의 파형의 일례를 도시한 도면.
도 13a는 펄스 출력 회로의 단자를 도시한 도면이고, 도 13b는 반전 펄스 출력 회로의 단자를 도시한 도면.
도 14a는 펄스 출력 회로의 구성예를 도시한 도면이고, 도 14b는 동작예를 도시한 도면.
도 15a는 반전 펄스 출력 회로의 구성예를 도시한 도면이고, 도 15b는 동작예를 도시한 도면.
도 16a는 화소의 구성예를 도시한 도면이고, 도 16b는 동작예를 도시한 도면.
도 17a는 유기 EL 소자를 사용한 표시 장치의 화소의 일부의 단면도이고, 도 17b는 발광층의 단면도.
도 18a는 액정 소자를 사용한 표시 장치의 화소의 회로도이고, 도 18b는 단면도.
도 19a 내지 도 19c는 전자 기기를 설명하기 위한 도면.
도 20a 내지 도 20c는 전자 기기를 설명하기 위한 도면.
도 21a는 실시예에 따른 트랜지스터의 평면도이고, 도 21b는 단면도.
도 22a는 비교예에 따른 트랜지스터의 평면도이고, 도 22b는 단면도.
도 23a 및 도 23b는 트랜지스터의 전기 특성을 도시한 도면.
도 2a는 반도체 장치의 형태를 설명하기 위한 평면도이고, 도 2b는 단면도.
도 3a는 반도체 장치의 형태를 설명하기 위한 평면도이고, 도 3b는 단면도.
도 4a는 반도체 장치의 형태를 설명하기 위한 평면도이고, 도 4b는 단면도.
도 5a는 반도체 장치의 형태를 설명하기 위한 평면도이고, 도 5b는 단면도.
도 6a 내지 도 6c는 반도체 장치의 형태를 설명하기 위한 단면도.
도 7a 내지 도 7e는 반도체 장치의 제작 방법의 형태를 설명하기 위한 단면도.
도 8a 내지 도 8d는 반도체 장치의 제작 방법의 형태를 설명하기 위한 단면도.
도 9a 내지 도 9c는 반도체 장치의 제작 방법의 형태를 설명하기 위한 단면도.
도 10은 표시 장치의 구성예를 도시한 도면.
도 11은 주사선 구동 회로의 구성예를 도시한 도면.
도 12는 각종 신호의 파형의 일례를 도시한 도면.
도 13a는 펄스 출력 회로의 단자를 도시한 도면이고, 도 13b는 반전 펄스 출력 회로의 단자를 도시한 도면.
도 14a는 펄스 출력 회로의 구성예를 도시한 도면이고, 도 14b는 동작예를 도시한 도면.
도 15a는 반전 펄스 출력 회로의 구성예를 도시한 도면이고, 도 15b는 동작예를 도시한 도면.
도 16a는 화소의 구성예를 도시한 도면이고, 도 16b는 동작예를 도시한 도면.
도 17a는 유기 EL 소자를 사용한 표시 장치의 화소의 일부의 단면도이고, 도 17b는 발광층의 단면도.
도 18a는 액정 소자를 사용한 표시 장치의 화소의 회로도이고, 도 18b는 단면도.
도 19a 내지 도 19c는 전자 기기를 설명하기 위한 도면.
도 20a 내지 도 20c는 전자 기기를 설명하기 위한 도면.
도 21a는 실시예에 따른 트랜지스터의 평면도이고, 도 21b는 단면도.
도 22a는 비교예에 따른 트랜지스터의 평면도이고, 도 22b는 단면도.
도 23a 및 도 23b는 트랜지스터의 전기 특성을 도시한 도면.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, “제 1”, “제 2”라는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것이 아니다.
또한, 본 명세서 등에서 “전극”이나 “배선”이라는 용어는 이들의 구성 요소의 기능을 한정하는 것이 아니다. 예를 들어, “전극”은 “배선”의 일부로서 사용될 수 있고, 그 반대도 마찬가지다. 또한, “전극”이나 “배선”이라는 용어는 복수의 “전극”이나 “배선”이 일체가 되어 형성된 경우 등도 포함한다.
또한, “소스” 및 “소스 전극층”이나 “드레인” 및 “드레인 전극층”의 기능은 극성이 다른 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀔 수 있다. 따라서, 본 명세서 등에서는 “소스”나 “드레인”이라는 용어는 바꿔 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 “전기적으로 접속”이라는 표현에는 “어떤 전기적 작용을 갖는 것”을 통하여 접속되는 경우가 포함된다. 여기서, “어떤 전기적 작용을 갖는 것”은 접속된 대상들 사이에서 전기 신호를 송수신할 수 있는 것이면 특별히 제한을 받지 않는다.
본 명세서 등에서 “트랜지스터가 온 (상태)”라고 기재된 경우에는 트랜지스터의 게이트 전압이 문턱 전압 이상인 상태를 가리킨다. 또한, 예를 들어, n형 트랜지스터에서 문턱 전압이 복수인 경우에는, 가장 낮은 문턱 전압 이상인 상태를 가리킨다. 또한, “트랜지스터가 오프 (상태)”라고 기재된 경우에는, 트랜지스터의 게이트 전압이 문턱 전압보다 낮은 상태를 가리킨다. 또한, “노멀리 온”의 전기 특성을 갖는 트랜지스터란 트랜지스터의 게이트 전압이 0V일 때 트랜지스터가 온 상태인 것을 가리킨다. 즉, “노멀리 온의 트랜지스터”는 문턱 전압이 0V 이하인 트랜지스터다. 또한, “노멀리 오프”의 전기 특성을 갖는 트랜지스터란 트랜지스터의 게이트 전압이 0V일 때 트랜지스터가 오프 상태인 것을 가리킨다. 즉, “노멀리 오프의 트랜지스터”는 문턱 전압이 0V보다 높은 트랜지스터다.
(실시형태 1)
본 실시형태에서는 반도체 장치의 일 형태의 구성에 대하여 도 1a 내지 도 6c를 참조하여 설명한다.
도 1a는 트랜지스터(201)의 평면도이고, 도 1b는 도 1a의 1점 쇄선 A-B를 따라 절단한 단면도다. 또한, 도 1a에서는 복잡화를 피하기 위하여 트랜지스터(201)의 구성 요소의 일부(예를 들어 게이트 절연막(112) 등)를 생략하였다.
도 1a 및 도 1b에 도시된 트랜지스터(201)는 절연 표면을 갖는 기판(100) 위에 게이트 전극층(106)과, 게이트 전극층(106) 위에 제공된 게이트 절연막(112)과, 게이트 절연막(112) 위에 제공된 산화물 반도체막(114)을 갖는다. 또한, 산화물 반도체막(114) 위에 게이트 전극층(106)과 중첩되도록 제공된 드레인 전극층(116a)과, 산화물 반도체막(114)의 외주 단부를 덮도록 제공된 소스 전극층(116b)을 갖고, 드레인 전극층(116a)의 외주 단부는 게이트 전극층(106)의 외주 단부보다 내측에 위치한다.
또한, 트랜지스터(201) 위에 절연막(122), 절연막(124), 평탄화 절연막(126)이 제공되어도 좋다.
이와 같이, 드레인 전극층(116a)의 외주 단부를 게이트 전극층(106)의 외주 단부보다 내측에 위치시킴으로써, 드레인 전극층(116a)과 산화물 반도체막(114)의 외주 단부가 전기적으로 접속되지 않는 구조로 한다. 따라서, 산화물 반도체막(114)의 외주 단부의 영향을 받지 않는다. 결과적으로 트랜지스터(201)의 문턱 전압이 음 방향으로 시프트되는 것을 방지할 수 있다.
또한, 도 1a 및 도 1b와 같이 산화물 반도체막(114)의 외주 단부를 덮도록 소스 전극층(116b)을 제공하는 것이 바람직하다. 산화물 반도체막(114)의 외주 단부를 소스 전극층(116b)으로 덮음으로써 산화물 반도체막(114)에 불순물이 혼입되거나 또는 산화물 반도체막(114)으로부터 산소가 탈리되는 것을 방지할 수 있다.
또한, 수소, 알칼리 금속 원소, 알칼리 토류 원소, 구리 등의 금속 원소, 이 외 산화물 반도체막을 구성하는 원소가 아닌 원소 등이 산화물 반도체막에는 불순물이 될 수 있다. 또한, 이들을 포함한 분자(예를 들어 물, 수소 화합물) 등도 불순물이 될 수 있다. 따라서, 본 명세서 등에서 산화물 반도체막에 대한 불순물이란 상기 원소와 분자를 가리키는 것으로 한다.
게이트 전극층(106)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 또는 스칸듐 등의 금속 재료 또는 이들 재료를 주성분으로 한 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(106)은 산화 인듐-산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐-산화 아연, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용하여 형성할 수도 있다. 또한, 게이트 전극층(106)은 상기 도전 재료를 사용하여 단층 구조 또는 적층 구조로 형성된다.
게이트 전극층(106)을 단층 구조로 형성하는 경우에는, 예를 들어 막 두께가 100nm인 텅스텐막으로 할 수 있다.
게이트 전극층(106)의 일부에 구리막이나 알루미늄막을 사용하는 경우에는, 구리나 알루미늄이 산화물 반도체막(114)에 도달되는 것을 방지하기 위한 배리어층을 제공하는 것이 바람직하다. 구리나 알루미늄의 이동을 저해하는 배리어층으로서는 질화 탄탈막, 텅스텐막, 질화 텅스텐막, 몰리브덴막, 질화 몰리브덴막, 티타늄막, 질화 티타늄막, 크롬막, 또는 질화 크롬막을 들 수 있다. 이들을 적절히 선택하여 구리막이나 알루미늄막과 접촉시켜 제공함으로써 구리나 알루미늄이 산화물 반도체막(114)에 도달되는 것을 방지할 수 있다.
게이트 전극층(106)을 2층의 적층 구조로 하는 경우에는, 예를 들어 막 두께가 30nm인 질화 탄탈막과 막 두께가 200nm인 구리막을 적층시켜 게이트 전극층(106)으로 할 수 있다. 구리막을 사용함으로써 배선 저항을 저감시킬 수 있다. 또한, 막 두께가 30nm인 질화 탄탈막 대신에 텅스텐막, 질화 텅스텐막, 질화 몰리브덴막, 또는 질화 티타늄막을 사용하여도 좋다.
또한, 게이트 전극층(106)을 3층의 적층 구조로 하는 경우에는, 예를 들어 막 두께가 30nm인 질화 탄탈막, 막 두께가 200nm인 구리막, 및 막 두께가 30nm인 텅스텐막을 적층시켜 게이트 전극층(106)으로 할 수 있다. 또한, 막 두께가 30nm인 질화 탄탈막 대신에 텅스텐막, 질화 텅스텐막, 질화 몰리브덴막, 또는 질화 티타늄막을 사용하여도 좋다. 또한, 막 두께가 30nm인 텅스텐막 대신에 몰리브덴막을 형성하여도 좋다. 구리막을 사용함으로써 배선 저항을 저감시킬 수 있다. 또한, 구리막 위에 텅스텐막 또는 몰리브덴막을 적층시킴으로써 구리가 산화물 반도체막(114)에 도달되는 것을 방지할 수 있다. 또한, 텅스텐막 또는 몰리브덴막은 일 함수가 비교적 높으므로 게이트 전극층(106)으로서 사용하면, 트랜지스터의 문턱 전압이 양이 되기 쉽기 때문에(즉, 노멀리 오프의 트랜지스터로 하기 쉽기 때문에) 바람직하다. 또한, 게이트 절연막(112)에 의하여 구리가 산화물 반도체막(114)에 도달되는 것을 방지할 수 있으면, 텅스텐막 및 몰리브덴막은 형성하지 않아도 좋다.
또한, 게이트 절연막(112)은 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘을 사용하여 형성할 수 있다. 또한, 게이트 절연막(112)에 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연막(112)은 상기 재료를 사용하여 단층 구조 또는 적층 구조로 형성된다.
게이트 절연막(112)을 단층 구조로 하는 경우에는, 막 두께가 200nm인 산화 질화 실리콘막을 사용하면 좋다.
또한, 게이트 절연막(112)을 적층 구조로 하는 경우에는, 막 두께가 50nm인 질화 실리콘막과, 막 두께가 200nm인 산화 질화 실리콘막을 적층시켜 사용하면 좋다. 질화 실리콘막을 사용함으로써 금속(예를 들어 구리, 나트륨, 리튬 등)이나 물 등이 기판이나 게이트 전극층(106)으로부터 이후 형성되는 산화물 반도체막에 침입되는 것을 억제할 수 있다.
산화물 반도체막(114)은 적어도 인듐을 포함한다. 특히, 인듐과 아연을 포함한 것이 바람직하다. 또한, 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서 인듐 또는/및 아연에 추가적으로 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 및 지르코늄(Zr) 중 임의의 １종류 또는 복수 종류를 포함한다.
또한, 여기서, 예를 들어 In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 주성분으로 포함한 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 들어 있어도 좋다.
산화물 반도체막(114)은 예를 들어 비단결정을 가져도 좋다. 비단결정은 예를 들어 CAAC(C Axis Aligned Crystal), 다결정, 미결정, 비정질부를 갖는다. 비정질부는 미결정, CAAC보다 결함 준위 밀도가 높다. 또한, 미결정은 CAAC보다 결함 준위 밀도가 높다. 또한, CAAC를 갖는 산화물 반도체를 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)라고 부른다.
산화물 반도체막(114)은 예를 들어 CAAC-OS를 가져도 좋다. CAAC-OS는 예를 들어 c축 배향하고, a축 또는/및 b축은 거시적으로 보면 정렬되어 있지 않다.
산화물 반도체막(114)은 예를 들어 미결정을 가져도 좋다. 또한, 미결정을 갖는 산화물 반도체를 미결정 산화물 반도체라고 부른다. 미결정 산화물 반도체막은 막 내에 예를 들어 1nm 이상 10nm 미만의 사이즈의 미결정(나노 결정이라고도 함)을 갖는다. 또는, 미결정 산화물 반도체막은 예를 들어 1nm 이상 10nm 미만의 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체를 갖는다.
산화물 반도체막(114)은 예를 들어 비정질부를 가져도 좋다. 또한, 비정질부를 갖는 산화물 반도체를 비정질 산화물 반도체라고 부른다. 비정질 산화물 반도체막은 예를 들어 원자 배열이 무질서한 막이고, 결정 성분을 갖지 않는다. 또는, 비정질 산화물 반도체막은 예를 들어 완전한 비정질이고, 결정부를 갖지 않는다.
또한, 산화물 반도체막(114)이 CAAC-OS, 미결정 산화물 반도체, 비정질 산화물 반도체의 혼합막이어도 좋다. 혼합막은 예를 들어 비정질 산화물 반도체의 영역과, 미결정 산화물 반도체의 영역과, CAAC-OS의 영역을 갖는다. 또한, 혼합막은 예를 들어 비정질 산화물 반도체의 영역과, 미결정 산화물 반도체의 영역과, CAAC-OS의 영역의 적층 구조를 가져도 좋다.
또한, 산화물 반도체막(114)은 예를 들어 단결정을 가져도 좋다.
산화물 반도체막(114)은 복수의 결정부를 갖고, 상기 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되어 있는 것이 바람직하다. 또한, 상이한 결정부들 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 이와 같은 산화물 반도체막의 일례로서는, CAAC-OS막이 있다.
CAAC-OS막은 완전한 비정질이 아니다. CAAC-OS막은 예를 들어 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체를 갖는다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계, 결정부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에 명확한 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그래서, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 예를 들어 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또 ab면에 수직인 방향에서 볼 때 금속 원자가 삼각형 또는 육각형으로 배열하며, c축에 수직인 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부들 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 “수직”이라고 기재한 경우, 80° 이상 100° 이하의 범위, 바람직하게는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 “평행”이라고 기재한 경우에는 -10° 이상 10° 이하의 범위, 바람직하게는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 성막하였을 때 또는 성막 후에 가열 처리 등의 결정화 처리를 행하였을 때, 결정부는 형성된다. 따라서, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 본 실시형태에서는 산화물 반도체막(114)이 CAAC-OS막인 경우를 설명하지만, 산화물 반도체막(114)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질이라도 좋다.
산화물 반도체막(114)은 불순물이 저감되고 또 산소 결손이 저감됨으로써 고순도화된 영역인 것이 바람직하다. 고순도화된 산화물 반도체(purified OS)는 i형(진성 반도체) 또는 i형에 매우 가깝다. 따라서, 상기 산화물 반도체를 채널이 형성되는 영역에 사용한 트랜지스터는 오프 전류가 현저히 낮고, 문턱 전압이 음 방향으로 시프트되는 일이 적은(즉 노멀리 오프의 특성을 얻기 쉬운) 특성을 갖는다.
구체적으로 말하면, 산화물 반도체막(114)은 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 측정한 수소 농도가 5×1018/cm3 미만, 더 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하인 것이 바람직하다. 또한, 홀 효과 측정에 의하여 측정할 수 있는 산화물 반도체막의 캐리어 밀도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만으로 하는 것이 바람직하다. 또한, 산화물 반도체의 밴드 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 불순물 농도가 충분히 저감되고 또 산소 결손이 저감됨으로써 고순도화된 산화물 반도체를 채널이 형성되는 영역에 사용함으로써 트랜지스터의 오프 전류를 낮추고, 문턱 전압이 음 방향으로 시프트되는 일을 줄일 수 있다(즉 노멀리 오프 특성을 얻을 수 있다).
산화물 반도체막(114)에서 불순물이나 산소 결손이 저감됨으로써 캐리어의 발생을 억제할 수 있다. 캐리어 밀도가 높아지는 것을 억제함으로써 문턱 전압의 음 방향으로의 시프트를 작게 할 수 있다. 또한, 산화물 반도체막(114)의 단부는 불순물이 집중되기 쉽고 산소가 탈리되기 쉬우므로 캐리어 밀도가 높아지기 쉽다.
따라서, 트랜지스터의 소스 전극 및 드레인 전극이 산화물 반도체막의 외주 단부와 전기적으로 접속됨으로써 산화물 반도체막의 외주 단부를 통한 전류 경로가 형성될 경우가 있다.
그래서, 본 발명의 일 형태에서는 도 1a 및 도 1b에 도시된 바와 같이 드레인 전극층(116a)의 외주 단부를 게이트 전극층(106)의 외주 단부보다 내측에 위치시킴으로써 드레인 전극층(116a)과, 산화물 반도체막(114)의 외주 단부가 전기적으로 접속되지 않은 구조로 한다. 따라서, 산화물 반도체막(114)의 외주 단부의 영향을 받지 않는다. 결과적으로 트랜지스터(201)의 문턱 전압이 음 방향으로 시프트되는 것을 방지할 수 있다.
드레인 전극층(116a) 및 소스 전극층(116b)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 또는 스칸듐 등의 금속 재료 또는 이들 재료를 주성분으로 한 합금 재료를 사용하여 형성할 수 있다. 또한, 드레인 전극층(116a) 및 소스 전극층(116b)은 질화 텅스텐, 질화 탄탈, 질화 티타늄, 또는 질화 몰리브덴 등의 질화 금속 재료를 사용하여 형성할 수도 있다. 또한, 드레인 전극층(116a) 및 소스 전극층(116b)은 산화 인듐-산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐-산화 아연, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용하여 형성할 수도 있다. 또한, 드레인 전극층(116a) 및 소스 전극층(116b)은 단층 구조 또는 적층 구조로 형성된다.
드레인 전극층(116a) 및 소스 전극층(116b)의 일부에 구리막이나 알루미늄막을 사용하는 경우에는, 구리나 알루미늄이 산화물 반도체막(114)에 도달되는 것을 방지하기 위한 배리어층을 제공하는 것이 바람직하다. 구리나 알루미늄의 이동을 저해하는 배리어층으로서는 질화 탄탈막, 텅스텐막, 질화 텅스텐막, 몰리브덴막, 질화 몰리브덴막, 티타늄막, 질화 티타늄막, 크롬막, 또는 질화 크롬막을 들 수 있다. 이들을 적절히 선택하여 구리막이나 알루미늄막과 접촉시켜 제공함으로써 구리나 알루미늄이 산화물 반도체막(114)에 도달되는 것을 방지할 수 있다.
도 1a 및 도 1b의 트랜지스터(201)에서는 게이트 전극층(106), 산화물 반도체막(114), 드레인 전극층(116a), 및 소스 전극층(116b)의 평면 형상을 직사각형으로 한다. 또한, 직사각형은 정방형도 포함하는 것으로 한다.
본 발명의 일 형태에 따른 트랜지스터로서는 예를 들어 도 2a 및 도 2b에 도시된 트랜지스터(202)와 같이 게이트 전극층(106), 산화물 반도체막(114), 드레인 전극층(116a), 및 소스 전극층(116b)의 평면 형상을 원형(圓形)으로 하여도 좋다.
또한, 도 3a 및 도 3b의 트랜지스터(203)와 같이 게이트 전극층(106)의 외주 단부가 산화물 반도체막(114)의 외주 단부보다 외측에 위치하도록 배치하여도 좋다. 도 3a 및 도 3b와 같은 구조에서는 기판(100) 측으로부터 입사되는 빛이 게이트 전극층(106)에 의하여 차폐되기 때문에 산화물 반도체막(114)에서 빛에 기인한 캐리어 생성이 일어나기 어렵다. 또한, 산화물 반도체막(114)이 게이트 전극층(106)에 기인한 요철을 넘지 않은 구조이기 때문에 산화물 반도체막(114) 근방에 불순물로서 특히 수소나 물 등이 축적되기 어려워 바람직하다. 또한, 소스 전극층(116b)이 산화물 반도체막(114)의 외주 단부와 접촉되어 제공된 예를 기재하였지만, 이것에 한정되지 않는다. 드레인 전극층(116a) 및 소스 전극층(116b)이 산화물 반도체막(114)의 외주 단부보다 내측에 제공되어도 좋다.
또한, 도 4a 및 도 4b의 트랜지스터(204)와 같이 게이트 전극층(106)에 개구부가 형성되어도 좋다.
도 4a 및 도 4b에 도시된 트랜지스터(204)는 절연 표면을 갖는 기판(100) 위에 개구부가 형성된 게이트 전극층(106)과, 게이트 전극층(106) 위에 제공된 게이트 절연막(112)과, 게이트 절연막(112) 위에 제공된 산화물 반도체막(114)을 갖는다. 또한, 산화물 반도체막(114) 위에 게이트 전극층(106)의 내주 단부와 중첩되도록 제공된 드레인 전극층(116a)과, 산화물 반도체막(114)의 외주 단부를 덮도록 제공된 소스 전극층(116b)을 갖고, 드레인 전극층(116a)의 외주 단부는 게이트 전극층(106)의 외주 단부보다 내측에 위치한다.
도 4a 및 도 4b에 도시된 바와 같이, 게이트 전극층(106)과 드레인 전극층(116a)이 중첩된 면적을 작게 함으로써 게이트 전극층(106)과 드레인 전극층(116a) 사이의 기생 용량을 저감시킬 수 있다. 또한, “게이트 전극층(106)의 내주 단부와 중첩되도록 드레인 전극층(116a)을 제공한다”는 표현을 “게이트 전극층(106)의 개구부와 중첩되도록 드레인 전극층(116a)을 제공한다”고 바꿔 말할 수 있다.
또한, 도 5a 및 도 5b의 트랜지스터(205)와 같이 게이트 전극층(106)의 내주 단부보다 내측에 위치하도록 드레인 전극층(116a)을 제공하고, 또 산화물 반도체막(114), 드레인 전극층(116a), 및 소스 전극층(116b)을 원형으로 하여도 좋다.
또한, 도시하지 않았지만, 산화물 반도체막(114)보다 게이트 전극층(106)의 폭을 크게 하고 또 게이트 전극층(106)의 내주 단부와 중첩되도록 드레인 전극층(116a)을 제공하여도 좋다. 또한, 산화물 반도체막(114), 드레인 전극층(116a), 및 소스 전극층(116b)을 원형으로 하여도 좋다.
또한, 도 1a 내지 도 5b에 도시된 구조를 갖는 트랜지스터는 채널 폭을 크게 하더라도 소스 전극의 한측과 드레인 전극의 한측이 대향하는 트랜지스터와 달리 면적의 증대를 억제할 수 있다. 따라서, 채널 폭이 큰 트랜지스터로서 특히 바람직하다.
또한, 트랜지스터(201) 내지 트랜지스터(205)에서는 드레인 전극층(116a) 및 소스 전극층(116b)을 단층으로 하였지만, 이것에 한정되지 않는다. 예를 들어, 도 6a 및 도 6b에 도시된 바와 같이 복수층을 적층시킨 드레인 전극층(116a) 및 소스 전극층(116b)으로 하여도 좋다.
예를 들어 도 6a와 같이, 도전층(140a), 도전층(142a), 및 도전층(144a)의 3층을 적층시켜 드레인 전극층(116a)으로 하여도 좋다. 마찬가지로 도전층(140b), 도전층(142b), 및 도전층(144b)의 3층을 적층시켜 소스 전극층(116b)으로 하여도 좋다.
예를 들어 도 6a의 트랜지스터(206)에서는 도전층(140a) 및 도전층(140b)으로서 막 두께가 50nm인 텅스텐, 도전층(142a) 및 도전층(142b)으로서 막 두께가 400nm인 알루미늄, 도전층(144a) 및 도전층(144b)으로서 막 두께가 100nm인 티타늄을 적층시킴으로써 드레인 전극층(116a) 및 소스 전극층(116b)으로 할 수 있다.
드레인 전극층(116a) 및 소스 전극층(116b)으로서 예를 들어 구리만을 사용한 경우에도 배선 저항을 저감시킬 수 있지만, 산화물 반도체막(114)과의 밀착성이 충분하지 않거나, 구리가 산화물 반도체막(114)에 도달되어 전기 특성을 열화시키는 불순물이 되는 일 등이 우려된다. 또한, 드레인 전극층(116a) 및 소스 전극층(116b)으로서 알루미늄만을 사용한 경우에도 마찬가지로 배선 저항을 저감시킬 수 있지만, 알루미늄과 산화물 반도체막(114)의 계면에 산화 알루미늄막이 형성되고, 전기적 접속이 어렵게 될 우려가 있다.
그래서, 도전층(142a) 및 도전층(142b)에 구리나 알루미늄을 사용하고, 도전층(142a) 및 도전층(142b)과 중첩된 도전층(140a), 도전층(140b), 도전층(144a) 및 도전층(144b)을 제공함으로써 배선 저항을 저감시키면서 밀착성을 확보하고, 불순물이 산화물 반도체막(114)에 도달되는 것을 억제할 수 있으므로, 전기적 접속을 양호하게 할 수 있다.
또한, 도 6b에 도시된 바와 같이 도전층(142b)을 밀봉하도록 도전층(140b) 및 도전층(144b)을 제공한 소스 전극층(116b)으로 하여도 좋다. 이러한 구성으로 함으로써 도전층(142b)에 사용되는 금속이 산화물 반도체막(114)에 도달되는 것을 더 억제할 수 있다. 여기서, 도전층(140b) 및 도전층(144b)은 도전층(142b)의 배리어층으로서의 기능을 갖는다.
또한, 도 6b에서는 드레인 전극층(116a)은 도전층(140a) 및 도전층(144a)의 2층을 갖는 구성이지만, 이것에 한정되지 않는다. 소스 전극층(116b)과 마찬가지로 도전층(142a)을 덮도록 도전층(140a) 및 도전층(144a)을 제공한 드레인 전극층(116a)으로 하여도 좋다.
예를 들어, 도 6b의 트랜지스터(207)에서는 도전층(140b)으로서 텅스텐, 도전층(142b)으로서 구리, 도전층(144b)으로서 질화 탄탈을 적층시켜 소스 전극층(116b)으로 할 수 있다.
또한, 도전층(140a), 도전층(140b), 도전층(142b), 도전층(144a), 및 도전층(144b)은 각각 적층 구조를 가져도 좋다.
예를 들어 도전층(140a)으로서 텅스텐과 질화 텅스텐을 적층시켜 사용하고, 도전층(142a)으로서 구리를 사용하고, 도전층(144a)으로서 질화 탄탈을 사용함으로써, 드레인 전극층(116a)으로 하여도 좋다.
또한, 도 6a 및 도 6b에 도시된 바와 같은 소스 전극층(116b) 및 드레인 전극층(116a)의 적층 구조는 게이트 전극층(106)에 적용하여도 좋다.
또한, 도 6c의 트랜지스터(208)와 같이, 산화물 반도체막(114)에서 소스 전극층(116b) 및 드레인 전극층(116a)과 중첩된 영역의 두께가 소스 전극층(116b) 및 드레인 전극층(116a)과 중첩되지 않은 영역의 두께보다 큰 트랜지스터로 하여도 좋다. 또한, 산화물 반도체막(114)의 중앙 부분에 개구부가 형성되어도 좋다.
또한, 도 1a 내지 도 6c의 트랜지스터(201) 내지 트랜지스터(208)의 특징의 일부를 조합한 트랜지스터로 하여도 좋다.
(실시형태 2)
본 실시형태에서는 도 1a 및 도 1b의 반도체 장치의 제작 방법의 일례에 대하여 도 7a 내지 도 9c를 참조하여 설명한다. 아울러, 배선 접속부의 형성 방법의 일례를 각 도면의 오른 쪽에 도시하였다.
우선, 절연 표면을 갖는 기판(100)을 준비한다.
기판(100)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들의 기판 위에 반도체 소자가 제공된 것을 기판(100)으로서 사용하여도 좋다.
또한, 기판(100)으로서 가요성 기판을 사용하여 반도체 장치를 제작하여도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는 가요성 기판 위에 산화물 반도체막(114)을 포함한 트랜지스터(201)를 직접 제작하여도 좋고, 다른 제작 기판에 산화물 반도체막(114)을 포함한 트랜지스터(201)를 제작한 후 제작 기판으로부터 박리하고 가요성 기판으로 전치(轉置)하여도 좋다. 또한, 제작 기판으로부터 박리하고 가요성 기판으로 전치하기 위하여 제작 기판과 산화물 반도체막(114)을 포함한 트랜지스터(201) 사이에 박리층(예를 들어 텅스텐)을 제공하면 좋다.
다음에, 기판(100) 위에 하지막으로서 기능하는 절연막을 형성하여도 좋다. 절연막으로서는 PECVD법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 및 산화 갈륨 등의 산화물 절연 재료, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 및 질화 산화 알루미늄 등의 질화물 절연 재료, 또는 이들의 혼합 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
절연막으로서 예를 들어 질화 실리콘막과 산화 질화 실리콘막의 적층 구조를 사용하는 것이 바람직하다. 질화 실리콘막을 사용함으로써 기판으로부터의 금속이나 수소 등이 이후 형성되는 산화물 반도체막에 도달되는 것을 억제할 수 있다.
다음에, 기판(100) 위에 게이트 전극층(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다.
도전막은 스퍼터링법이나 PECVD법에 의하여 형성할 수 있다. 도전막은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬 네오디뮴, 또는 스칸듐 등의 금속 재료 또는 이들 재료를 주성분으로 한 합금 재료를 사용하여 형성할 수 있다. 또한, 도전막은 산화 인듐-산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐-산화 아연, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용하여 형성할 수도 있다. 또한, 도전막은 상기 도전 재료를 사용하여 단층 구조 또는 적층 구조로 형성된다.
도전막을 단층 구조로 형성하는 경우에는, 예를 들어 막 두께가 100nm인 텅스텐막을 형성하면 좋다.
도전막을 2층의 적층 구조로 형성하는 경우에는, 예를 들어 막 두께가 30nm인 질화 탄탈막과 막 두께가 200nm인 구리막을 적층시켜 형성하면 좋다. 구리막을 사용함으로써 배선 저항을 저감시킬 수 있다. 또한, 막 두께가 30nm인 질화 탄탈막 대신에 텅스텐막, 질화 텅스텐막, 질화 몰리브덴막, 또는 질화 티타늄막을 사용하여도 좋다. 또한, 막 두께가 200nm인 구리막 대신에 텅스텐막을 사용하여도 좋다.
또한, 도전막을 3층의 적층 구조로 형성하는 경우에는, 예를 들어 막 두께가 30nm인 질화 탄탈막, 막 두께가 200nm인 구리막, 및 막 두께가 30nm인 텅스텐막을 적층시켜 형성하면 좋다. 또한, 막 두께가 30nm인 질화 탄탈막 대신에 텅스텐막, 질화 텅스텐막, 질화 몰리브덴막, 질화 티타늄막을 사용하여도 좋다. 또한, 막 두께가 30nm인 텅스텐막 대신에 몰리브덴막을 사용하여도 좋다. 구리막을 사용함으로써 배선 저항을 저감시킬 수 있다. 또한, 구리막 위에 텅스텐막 또는 몰리브덴막을 적층시킴으로써 구리가 산화물 반도체막(114)에 도달되는 것을 억제할 수 있다.
또한, 텅스텐막 또는 몰리브덴막은 일 함수가 비교적 높으므로 게이트 전극층으로서 사용하면, 트랜지스터의 문턱 전압이 양이 되기 쉽기 때문에(즉, 노멀리 오프의 트랜지스터로 하기 쉽기 때문에) 바람직하다. 또한, 이후 형성되는 게이트 절연막에 의하여 구리가 산화물 반도체막(114)에 도달되는 것을 방지할 수 있으면, 텅스텐막 및 몰리브덴막은 형성하지 않아도 좋다.
다음에, 도 7a에 도시된 바와 같이, 포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고 선택적으로 에칭하여 게이트 전극층(106)을 형성한다. 본 실시형태에서는 게이트 전극층(106)으로서 막 두께가 30nm인 질화 탄탈막과 막 두께가 200nm인 구리막을 적층시킨 것을 형성하는 것으로 한다.
게이트 전극층(106)을 형성한 후, 레지스트 마스크를 제거한다. 도전막의 에칭에는 드라이 에칭 및 웨트 에칭 중 어느 쪽을 사용하여도 좋고, 양쪽 모두를 사용하여도 좋다.
여기서, 레지스트 마스크를 제거할 때 오염물이 생기는 경우가 있다. 생긴 오염물을 제거하는 처리(불순물 제거 처리라고도 함)를 실시하여도 좋다. 불순물 제거 처리로서 산소, 산화 이질소(I), 또는 희가스(대표적으로는 아르곤)를 사용한 플라즈마 처리, 또는 희석된 불화 수소산, 물, 현상액, 또는 TMAH 용액을 사용한 용액 처리 등을 적합하게 사용할 수 있다.
또한, 게이트 전극층(106)의 형성과 동일 공정으로 배선 접속부에 배선(107)을 형성할 수 있다.
다음에, 기판(100) 및 게이트 전극층(106)을 가열 처리하여도 좋다. 예를 들어 전기로에서 350℃ 이상 500℃ 이하로 30분 내지 1시간 동안 가열 처리하여도 좋다. 가열 처리함으로써 기판(100)이나 게이트 전극층(106)에 포함되는 수소나 물 등을 제거할 수 있다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 빛(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는 고온 가스를 사용하여 가열 처리하는 장치다. 고온 가스에는 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 예를 들어 GRTA 장치를 사용하여 가열 처리하는 경우에는 650℃로 1분 내지 5분 동안 가열 처리하면 좋다.
다음에, 도 7b에 도시된 바와 같이, 게이트 전극층(106) 위에 게이트 절연막(112)을 형성한다.
또한, 게이트 절연막(112)의 피복성을 향상시키기 위하여 게이트 전극층(106) 표면에 평탄화 처리를 실시하여도 좋다. 특히, 게이트 절연막(112)으로서 막 두께가 얇은 절연막을 사용하는 경우에는 게이트 전극층(106) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(112)은 막 두께를 1nm 이상 300nm 이하로 하고, 스퍼터링법이나, MBE(Molecular Beam Epitaxy)법이나, LPCVD법, PECVD법, 또는 미스트 CVD법 등의 CVD법이나, 펄스 레이저 퇴적법이나, 또는 ALD(Atomic Layer Deposition법)법 등을 적절히 사용하여 형성할 수 있다.
게이트 절연막(112)은 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘을 사용하여 형성할 수 있다. 또한, 게이트 절연막(112)은 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 또는 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연막(112)은 상기 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
게이트 절연막(112)을 단층 구조로 형성하는 경우에는, 예를 들어 막 두께가 200nm인 산화 질화 실리콘막을 사용하면 좋다.
또한, 게이트 절연막(112)을 적층 구조로 형성하는 경우에는, 예를 들어 막 두께가 50nm인 질화 실리콘막과 막 두께가 200nm인 산화 질화 실리콘막을 적층시켜 사용하면 좋다. 질화 실리콘막을 사용함으로써 금속(예를 들어 구리, 나트륨, 리튬 등)이나 물 등이 기판이나 게이트 전극층(106)으로부터 이후 형성되는 산화물 반도체막에 침입되는 것을 억제할 수 있다.
이 때, 막 두께가 50nm인 질화 실리콘막은 예를 들어 PECVD법을 사용하여 가스 유량 SiH4/N2=50sccm/5000sccm, 전극 면적이 6000cm2일 때 성막 전력 150W(RF), 성막 압력 40Pa, 기판 온도 350℃로 하여 형성할 수 있다. 막 두께가 200nm인 산화 질화 실리콘막은 예를 들어 PECVD법을 사용하여 가스 유량 SiH4/N2O=20sccm/3000sccm, 전극 면적이 6000cm2일 때 성막 전력 100W(RF), 성막 압력 40Pa, 기판 온도 350℃로 하여 형성할 수 있다.
또한, RF 전원 전력(전원 출력)을 높게 하여도 좋고, 예를 들어 전극 면적이 6000cm2일 때 300W 이상, 500W 이상, 또는 1000W 이상으로 한다. RF 전원 전력(전원 출력)을 높게 함으로써 치밀한 게이트 절연막(112)을 형성할 수 있고, 불순물이 이후 형성되는 산화물 반도체막에 침입되는 것을 억제할 수 있다.
다음에, 기판(100), 게이트 전극층(106), 및 게이트 절연막(112)을 가열 처리하여도 좋다. 예를 들어 GRTA 장치에 의하여 650℃로 1분 내지 10분 동안 가열 처리하면 좋다. 또한, 전기로에 의하여 350℃ 이상 500℃ 이하로 30분 내지 1시간 동안 가열 처리하여도 좋다. 가열 처리함으로써 게이트 절연막(112)에 포함되는 수소나 물 등을 제거할 수 있다.
다음에, 게이트 절연막(112)에 산소를 첨가하는 처리(산소 첨가 처리나 산소 주입 처리라고도 함)를 실시하여도 좋다. 산소를 첨가하는 처리를 실시함으로써 산소 과잉 영역을 갖는 게이트 절연막(112)이 형성된다.
산소에는 적어도 산소 라디칼, 오존, 산소 원자, 산소 이온(분자 이온, 클러스터 이온을 포함함) 중 어느 것이 포함된다. 탈수화 또는 탈수소화 처리된 게이트 절연막(112)에 산소 첨가 처리를 실시함으로써, 게이트 절연막(112) 내에 산소를 포함시킬 수 있고, 이 산소로 상기 가열 처리에 의하여 탈리된 산소를 보전함과 함께 산소 과잉 영역을 형성할 수 있다.
게이트 절연막(112)으로의 산소 첨가 방법으로서는 예를 들어 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 또는 플라즈마 처리 등을 사용할 수 있다. 또한, 이온 주입법으로서 가스 클러스터 이온 빔을 사용하여도 좋다. 또한, 기판(100) 전체 면에 한번에 산소를 첨가하여도 좋고, 예를 들어 피조사면이 선형인 이온 빔(선형 이온 빔)을 사용하여도 좋다. 선형 이온 빔을 사용하는 경우에는, 기판 또는 이온 빔을 상대적으로 이동(스캔)시킴으로써 게이트 절연막(112) 전체 면에 산소를 첨가할 수 있다. 또한, 플라즈마 처리로서 애싱 처리를 실시하여도 좋다.
산소를 공급하기 위한 가스로서는 O를 포함한 가스를 사용하면 좋고, 예를 들어 O2가스, N2O 가스, CO2 가스, CO 가스, NO2 가스 등을 사용할 수 있다. 또한, 산소를 공급하기 위한 가스에 희가스(예를 들어 Ar)를 포함시켜도 좋다.
또한, 예를 들어 이온 주입법으로 산소를 첨가하는 경우에는, 산소의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하는 것이 바람직하고, 산소 첨가 처리된 후의 게이트 절연막(112) 내의 산소의 함유량은 게이트 절연막(112)의 화학량론적 조성을 넘을 정도로 하는 것이 바람직하다. 또한, 이와 같이 화학량론적 조성보다 많은 산소를 포함한 영역은 게이트 절연막(112)의 일부에 존재하면 좋다. 또한, 산소의 주입 깊이는 주입 조건에 따라 적절히 제어하면 좋다.
산소의 공급원이 되는 산소를 과잉으로 포함한 게이트 절연막(112)을 이후 형성되는 산화물 반도체막(113)과 접촉시켜 제공함으로써, 이후의 가열 처리에 의하여 게이트 절연막(112)으로부터 산소가 탈리되고 산화물 반도체막(113)에 산소를 공급할 수 있다. 결과적으로 산화물 반도체막(113) 내의 산소 결손을 저감시킬 수 있다.
또한, 게이트 절연막(112)에 산소를 첨가하는 처리는 게이트 절연막(112)의 가열 처리 전에 실시하여도 좋고, 게이트 절연막(112)의 가열 처리 전후에 실시하여도 좋다.
다음에, 도 7c에 도시된 바와 같이, 게이트 절연막(112) 위에 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 선택적으로 에칭함으로써, 게이트 절연막(112)의 배선 접속부가 되는 영역에 개구를 형성한다.
다음에, 게이트 절연막(112) 위에 산화물 반도체막(113)을 형성한다(도 7d 참조).
산화물 반도체막(113)은 스퍼터링법이나, MBE(Molecular Beam Epitaxy)법이나, LPCVD법, PECVD법, 또는 미스트 CVD법 등의 CVD법이나, 펄스 레이저 퇴적법이나, 또는 ALD법 등을 적절히 사용하여 형성할 수 있다.
산화물 반도체막(113)에 사용하는 산화물 반도체는 적어도 인듐(In)을 포함한다. 특히 인듐과 아연(Zn)을 포함한 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서 인듐 또는/및 아연에 추가적으로 갈륨(Ga)을 포함하는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 중 임의의 1종류 또는 복수 종류를 포함하는 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드(lanthanoid)인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 또는 루테튬(Lu) 중 어느 하나 또는 복수를 포함하여도 좋다.
예를 들어 산화물 반도체로서 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 도 7d의 공정에서는 단층 구조의 산화물 반도체막(113)을 형성하지만, 적층 구조의 산화물 반도체막을 형성하여도 좋다. 예를 들어 구성 원소가 서로 다른 산화물 반도체막들을 적층시켜도 좋고, 구성 원소가 같고 조성이 서로 다른 산화물 반도체막들을 적층시켜도 좋고, 막 내의 수소 농도가 서로 다른 산화물 반도체막들을 적층시켜도 좋다.
또한, 산화물 반도체막(113)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 하는 것이 바람직하다. 또한, 산화물 반도체막(113)은 단결정 또는 다결정(폴리크리스탈이라고도 함)이라도 좋다.
또한, CAAC-OS막과 같이 결정부를 갖는 산화물 반도체막에서는 벌크 내의 결함을 더 저감시킬 수 있고, CAAC-OS막이 형성되는 면의 평탄성을 높이면 비정질 상태의 산화물 반도체의 캐리어 이동도 이상의 캐리어 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체막(113)을 형성하는 것이 바람직하며, 구체적으로 말하면 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601:2001(ISO4287:1997)로 정의되는 산술 평균 거칠기를 곡면에 적용할 수 있도록 3차원으로 확장한 것이며, “기준면에서 지정면까지의 편차의 절대값을 평균한 값”으로 표현할 수 있고, 수학식 1로 정의된다.
여기서, 지정면이란 거칠기 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4지점을 연결하여 이루어진 사각형의 영역으로 하고, 지정면을 xy평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 측정할 수 있다.
산화물 반도체막(113)이 형성되는 면의 평탄성을 높이기 위하여 게이트 절연막(112)에서 산화물 반도체막(113)이 접촉되어 형성되는 영역에 평탄화 처리를 실시하는 것이 바람직하다. 평탄화 처리는 특별히 한정되지 않지만, 연마 처리(예를 들어 화학적 기계 연마법(Chemical Mechanical Polishing: CMP)), 드라이 에칭 처리, 또는 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는 예를 들어 아르곤 가스를 사용하여 플라즈마를 발생시키는 역 스퍼터링을 실시할 수 있다. 역 스퍼터링이란 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 실시하면, 게이트 절연막(112) 표면에 부착된 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수 횟수 실시하여도 좋고, 이들을 조합하여도 좋다. 또한, 조합하는 경우에는, 공정 순서는 특별히 한정되지 않으며, 게이트 절연막(112) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
산화물 반도체막(113)의 막 두께는 1nm 이상 200nm 이하, 바람직하게는 5nm 이상 50nm 이하로 하는 것이 바람직하다. 또한, 산화물 반도체막(113)은 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, 또는 ALD법 등을 적절히 사용하여 형성할 수 있다.
또한, 산화물 반도체막(113)에 포함된 수소 또는 물의 농도는 가능한 한 낮은 것이 바람직하다. 수소 농도가 높으면, 산화물 반도체에 포함되는 원소와 수소가 결합함으로써 캐리어인 전자가 생기기 때문이다.
따라서, 산화물 반도체막(113)의 형성 공정에서 산화물 반도체막(113)에 불순물이 가능한 한 포함되지 않도록 하기 위하여 산화물 반도체막(113)을 형성하기 전의 처리로서 스퍼터링 장치의 예비 가열실에서 게이트 절연막(112)이 형성된 기판을 예비 가열함으로써 기판 및 게이트 절연막(112) 내의 불순물을 탈리시키고 배기하는 것이 바람직하다. 예비 가열실에 설치되는 배기 수단으로서 크라이오 펌프가 바람직하다.
또한, 산화물 반도체막(113)은 성막시에 산소가 과잉으로 포함되는 조건(예를 들어 산소 비율이 30% 내지 100%인 분위기하에서 스퍼터링법에 의하여 막을 형성하는 등)으로 형성함으로써, 산소를 많이 포함하는(바람직하게는 결정 상태에서의 산화물 반도체의 화학량론적 조성보다 과잉으로 산소를 함유한 영역을 포함하는)막으로 하는 것이 바람직하다
산화물 반도체막(113)을 형성할 때 사용하는 가스로서 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 불순물이 적은 가스를 사용하여 130℃ 이상 700℃ 이하로 이후 설명하는 타깃을 사용하여 기판(100) 위에 산화물 반도체막(113)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프 예를 들어 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 분자 펌프에 콜드 트랩(cold trap)이 장착된 것이라도 좋다. 특히 크라이오 펌프 또는 콜드 트랩을 사용함으로써 예를 들어 잔류 수분이 효율적으로 배기되므로, 상기 성막실에서 형성된 산화물 반도체막(113)에 포함되는 불순물 농도를 저감시킬 수 있다.
또한, 본 실시형태에서 산화물 반도체막(113)으로서 AC 전원 장치를 갖는 스퍼터링 장치를 사용한 스퍼터링법을 사용하여 막 두께가 35nm인 In-Ga-Zn계 산화물막(IGZO막이라고도 함)을 형성한다. 본 실시형태에서 원자수비가 In:Ga:Zn=3:1:2인 In-Ga-Zn계 산화물 타깃을 사용한다. 또한, 성막 조건은 산소 및 아르곤 분위기하(산소 유량 비율 50％), 압력 0.4Pa, 전극 면적이 6000cm2일 때 전원 전력 0.5kW, 기판 온도 200℃로 한다.
또한, 게이트 절연막(112)을 형성한 후, 대기에 노출시키지 않고 게이트 절연막(112)과 산화물 반도체막(113)을 연속적으로 형성하는 것이 바람직하다. 게이트 절연막(112)을 대기에 노출시키지 않고 게이트 절연막(112)과 산화물 반도체막(113)을 연속적으로 형성하면, 게이트 절연막(112) 표면에 불순물이 포함되는 것을 방지할 수 있다.
여기서, 산화물 반도체막(113)에 많은 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 실시하여도 좋다. 가열 처리의 온도는 300℃ 이상 700℃ 이하 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하, 산소 분위기하, 또는 질소 분위기하 등에서 실시할 수 있다. 또한, 산소 분위기는 널리 해석하면 산화성 가스 분위기로 바꿔 읽을 수 있다. 예를 들어 산화성 가스인 산소, 산화 이질소(I), 및 오존, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법)) 방식의 노점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 포함한 분위기라도 좋다.
본 실시형태에서는 가열 처리 장치의 하나인 전기로를 사용하여 산화물 반도체막(113)에 질소 분위기하에서 450℃로 1시간 동안 가열 처리를 실시하고, 그리고 질소 및 산소의 혼합 분위기하에서 450℃로 1시간 동안 가열 처리한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어 LRTA 장치 또는 GRTA 장치 등의 RTA 장치를 사용할 수 있다. 예를 들어, 가열 처리로서 650℃ 내지 700℃의 고온까지 가열한 불활성 가스 중에 기판을 도입하고, 수분간 동안 가열한 후에 기판을 불활성 가스 중으로부터 꺼내는 GRTA를 실시하여도 좋다.
또한, 가열 처리에서는 질소, 산소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 사용하는 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 감압하나 불활성 분위기하에서 산화물 반도체막(113)을 가열한 후, 산소 분위기하에서 가열하여도 좋다. 감압하나 불활성 분위기하에서 가열 처리함으로써 산화물 반도체막(113) 내의 불순물을 배제함과 함께, 산소 결손이 생긴 경우에는 이후 실시하는 산소 분위기하에서의 가열 처리에 의하여 산화물 반도체막(113)의 산소 결손을 저감시킬 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 산화물 반도체막을 섬 형상으로 가공하기 전 또는 섬 형상으로 가공한 후에 실시하면 좋다. 또한, 탈수화 또는 탈수소화를 위한 가열 처리는 복수 횟수 실시하여도 좋고, 다른 가열 처리를 겸하여도 좋다. 또한, 산화물 반도체막(113)을 가열 처리함으로써 산화물 반도체막(113)의 결정성을 높일 수 있다.
탈수화 또는 탈수소화를 위한 가열 처리를 산화물 반도체막(113)이 섬 형상으로 가공되기 전 즉 산화물 반도체막이 게이트 절연막(112)을 덮은 상태에서 실시하면, 게이트 절연막(112)에 포함되는 산소가 가열 처리에 의하여 외부로 방출되는 것을 방지할 수 있다.
다음에, 도 7e에 도시된 바와 같이, 포토리소그래피 공정에 의하여 산화물 반도체막(113) 위에 레지스트 마스크를 형성하고 산화물 반도체막(113)을 선택적으로 에칭하여 섬 형상 산화물 반도체막(114)을 형성한다. 섬 형상 산화물 반도체막(114)을 형성한 후, 레지스트 마스크를 제거한다. 섬 형상 산화물 반도체막(114)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면, 포토마스크가 사용되지 않아 제조 비용이 저감될 수 있다.
산화물 반도체막(113)의 에칭은 드라이 에칭이라도 좋고, 웨트 에칭이라도 좋고, 양쪽 모두를 사용하여도 좋다. 예를 들어 산화물 반도체막(113)의 웨트 에칭에 사용하는 에칭액으로서는 인산과 초산과 질산을 혼합시킨 용액 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL Co., Inc. 제작)을 사용하여도 좋다. 또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용한 드라이 에칭에 의하여 에칭되어도 좋다.
산화물 반도체막(113)의 에칭은 게이트 절연막(112)이 지나치게 에칭되지 않도록 높은 선택비를 얻을 수 있는 조건으로 실시하는 것이 바람직하다.
다음에, 게이트 절연막(112) 및 산화물 반도체막(114) 위에 이후 소스 전극층 및 드레인 전극층(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막(116)을 형성한다(도 8a 참조).
도전막(116)은 스퍼터링법이나 PECVD법에 의하여 형성할 수 있다. 도전막(116)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 또는 스칸듐 등의 금속 재료 또는 이들 금속 재료를 주성분으로 한 합금 재료를 사용하여 형성할 수 있다. 또한, 도전막(116)은 질화 텅스텐, 질화 탄탈, 질화 티타늄, 또는 질화 몰리브덴 등의 질화 금속 재료를 사용하여 형성할 수도 있다. 또한, 도전막(116)은 산화 인듐-산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐-산화 아연, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용하여 형성할 수도 있다. 또한, 도전막(116)은 단층 구조 또는 적층 구조로 형성된다.
본 실시형태에서는 도전막(116)은 막 두께가 50nm인 텅스텐막, 막 두께가 400nm인 구리막, 막 두께가 100nm인 질화 탄탈막의 3층 구조로 형성하는 것으로 한다.
다음에, 도 8b에 도시된 바와 같이, 포토리소그래피 공정에 의하여 도전막(116) 위에 레지스트 마스크를 형성하고 선택적으로 에칭하여 소스 전극층(116b) 및 드레인 전극층(116a)을 형성한다. 이 때, 산화물 반도체막(114)의 일부가 노출된다.
이 때, 드레인 전극층(116a)의 외주 단부가 게이트 전극층(106)의 외주 단부보다 내측에 위치되도록 드레인 전극층(116a)을 형성한다. 드레인 전극층(116a)의 외주 단부를 게이트 전극층(106)의 외주 단부보다 내측에 위치시킴으로써, 드레인 전극층(116a)과 산화물 반도체막(114)의 단부가 전기적으로 접속되는 것을 방지할 수 있다.
또한, 산화물 반도체막(114)의 외주 단부를 덮도록 소스 전극층(116b)을 형성하는 것이 바람직하다. 산화물 반도체막(114)의 외주 단부를 소스 전극층(116b)으로 덮음으로써 산화물 반도체막(114)의 외주 단부에 불순물이 혼입되거나 또는 산화물 반도체막(114)으로부터 산소가 탈리되는 것을 방지할 수 있다.
상술한 바와 같이, 소스 전극층(116b) 및 드레인 전극층(116a)을 형성한 후, 레지스트 마스크를 제거한다.
또한, 소스 전극층(116b) 및 드레인 전극층(116a)의 형성과 동일 공정으로 배선 접속부에서 배선(107)과 전기적으로 접속된 배선(116c)을 형성할 수 있다.
또한, 소스 전극층(116b) 및 드레인 전극층(116a)이 형성됨으로써 노출된 산화물 반도체막(114) 표면에는 소스 전극층(116b) 및 드레인 전극층(116a)을 구성하는 원소, 처리실 내에 존재하는 원소, 또는 에칭에 사용한 에칭 가스를 구성하는 원소가 불순물로서 부착되는 경우가 있다.
불순물이 부착되면, 트랜지스터의 오프 전류의 증가 또는 트랜지스터의 전기 특성의 열화가 일어나기 쉽다. 또한, 산화물 반도체막(114)에 기생 채널이 생기기 쉬워지므로 전기적으로 분리되어야 하는 전극이 산화물 반도체막(114)을 통하여 전기적으로 접속되기 쉬워진다.
그래서, 소스 전극층(116b) 및 드레인 전극층(116a)을 형성하기 위한 에칭이 끝난 후, 산화물 반도체막(114) 표면이나 측면에 부착된 불순물을 제거하기 위한 세정 처리(불순물 제거 처리)를 실시하여도 좋다.
불순물 제거 처리는 플라즈마 처리 또는 용액을 사용한 처리에 의하여 실시할 수 있다. 플라즈마 처리로서는 산소 플라즈마 처리 또는 산화 이질소(I) 플라즈마 처리 등을 사용할 수 있다. 또한, 플라즈마 처리로서는 희가스(대표적으로는 아르곤)를 사용하여도 좋다.
또한, 용액을 사용한 세정 처리로서는 TMAH 용액 등의 알칼리성 용액, 물, 희석된 불화 수소산 등의 산성 용액을 사용하여 실시할 수 있다. 예를 들어 희석된 불화 수소산을 사용하는 경우에는, 50wt%의 불화 수소산을 물로 1/105 내지 1/102 정도, 바람직하게는 1/105 내지 1/103 정도로 희석한 것을 사용한다. 즉, 희석된 불화 수소산으로서 농도가 5×10-4wt% 내지 0.5wt%인 것, 바람직하게는 5×10-4wt% 내지 5×10-2wt%인 것을 세정 처리에 사용하는 것이 바람직하다. 노출된 산화물 반도체막(114) 표면에 부착된 상기 불순물을 세정 처리에 의하여 제거할 수 있다.
또한, 희석된 불화 수소산 용액을 사용하여 불순물 제거 처리를 실시하면, 노출된 산화물 반도체막(114) 표면을 에칭할 수 있다. 즉, 노출된 산화물 반도체막(114) 표면에 부착된 불순물이나, 산화물 반도체막(114) 내의 표면 근방에 혼입된 불순물을 산화물 반도체막(114)의 일부와 함께 제거할 수 있다. 따라서, 예를 들어 도 6c의 트랜지스터(208)의 산화물 반도체막(114)과 같이 소스 전극층(116b) 및 드레인 전극층(116a)과 중첩된 영역의 두께가 소스 전극층(116b) 및 드레인 전극층(116a)과 중첩되지 않은 영역의 두께보다 크게 된다.
불순물 제거 처리를 실시함으로써, SIMS 분석에 의하여 얻어지는 농도 피크에서 산화물 반도체층 표면의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더 바람직하게는 1×1018/cm3 이하)로 할 수 있다. 또한, 붕소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더 바람직하게는 1×1018/cm3 이하)로 할 수 있다. 또한, 알루미늄 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더 바람직하게는 1×1018/cm3 이하)로 할 수 있다.
상술한 공정을 거쳐 트랜지스터(201)을 제작할 수 있다(도 8b 참조).
다음에, 트랜지스터(201) 위에 절연막(122)을 형성한다. 절연막(122)은 하나의 공정으로 형성하여도 좋고, 복수의 공정을 거쳐 형성하여도 좋다. 또한, 서로 다른 재료로 이루어진 막들을 적층시켜도 좋다. 본 실시형태에서는 절연층(118) 및 절연층(120)의 2층을 적층시킨 절연막(122)을 형성하는 것으로 한다.
우선, 소스 전극층(116b) 및 드레인 전극층(116a) 위에 산화물 반도체막(114)의 일부와 접촉된 절연층(118)을 20nm 내지 50nm의 두께로 형성한다(도 8c 참조). 절연층(118)은 게이트 절연막(112)과 같은 재료 및 방법으로 형성할 수 있다. 예를 들어 산화 실리콘이나 산화 질화 실리콘 등을 스퍼터링법이나 CVD법으로 형성하고, 절연층(118)으로서 사용할 수 있다.
본 실시형태에서는 절연층(118)으로서 PECVD법에 의하여 막 두께가 30nm 내지 50nm인 산화 질화 실리콘을 형성한다. 예를 들어 가스 유량을 SiH4/N2O=20sccm/3000sccm로 하고, 압력을 40Pa로 하고, 전극 면적이 6000cm2일 때 RF 전원 전력(전원 출력)을 100W로 하고, 기판 온도를 350℃로 하여 절연층(118)을 형성하면 좋다.
다음에, 절연층(118)에 산소(119)를 첨가하여 절연층(118)을 산소를 과잉으로 포함한 절연층(118)으로 한다. 산소(119)에는 적어도 산소 라디칼, 오존, 산소 원자, 또는 산소 이온(분자 이온, 클러스터 이온을 포함함) 중 어느 것이 포함된다. 산소 첨가 처리에 의하여 산소(119)를 첨가할 수 있다.
또한, 절연층(118) 전체 면에 한번에 산소(119)를 첨가하여도 좋고, 예를 들어 선형 이온 빔을 사용하여도 좋다. 선형 이온 빔을 사용하는 경우에는, 기판(100) 또는 이온 빔을 상대적으로 이동(스캔)시킴으로써 절연층(118) 전체 면에 산소(119)를 첨가할 수 있다.
산소(119)를 공급하기 위한 가스로서는 산소 원자를 포함한 가스를 사용하면 좋고, 예를 들어 O2가스, N2O 가스, CO2 가스, CO 가스, NO2 가스 등을 사용할 수 있다. 또한, 산소(119)를 공급하기 위한 가스에 희가스(예를 들어 Ar)를 포함시켜도 좋다.
또한, 예를 들어 이온 주입법으로 산소(119)를 첨가하는 경우에는, 산소의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하는 것이 바람직하고, 절연층(118)의 산소 함유량은 화학량론적 조성을 넘을 정도로 하는 것이 바람직하다. 또한, 이와 같이 화학량론적 조성보다 과잉으로 산소를 포함한 영역은 절연층(118)의 일부에 존재하면 좋다. 또한, 산소(119)의 주입 깊이는 주입 조건에 따라 적절히 제어하면 좋다.
본 실시형태에서는 산소 분위기하에서 플라즈마 처리함으로써 산소(119)를 첨가한다. 또한, 절연층(118)은 산화물 반도체막(114)과 접촉된 절연층이기 때문에 가능한 한 불순물이 포함되지 않는 것이 바람직하다. 따라서, 산소를 첨가하기 전에 절연층(118) 내의 과잉 수소(물이나 수산기를 포함함)를 제거하기 위한 가열 처리를 하는 것이 바람직하다. 탈수화 또는 탈수소화 처리를 목적으로 한 가열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 탈수화 또는 탈수소화 처리를 목적으로 한 가열 처리는 상술한 가열 처리와 마찬가지로 실시할 수 있다.
산소(119)를 첨가하기 위한 플라즈마 처리(산소 플라즈마 처리)는 산소 유량을 250sccm로 하고, ICP 전원 전력을 0W로 하고, 바이어스 전력을 4500W로 하고, 압력을 15Pa로 하여 실시한다. 이 때, 산소 플라즈마 처리에 의하여 절연층(118)에 첨가된 산소(119)의 일부는 절연층(118)을 통과하여 산화물 반도체막(114)에 첨가된다. 산화물 반도체막(114) 내에 절연층(118)을 통과하여 산소(119)가 첨가되기 때문에 산화물 반도체막(114) 표면이 플라즈마로 인한 대미지를 받기 어려워 반도체 장치의 신뢰성을 향상시킬 수 있다. 절연층(118)은 10nm보다 두껍고, 100nm보다 얇게 하는 것이 바람직하다. 절연층(118)의 두께를 10nm 이하로 하면, 산소 플라즈마 처리시에 산화물 반도체막(114)이 대미지를 받기 쉽다. 또한, 절연층(118)의 두께를 100nm 이상으로 하면, 산소 플라즈마 처리에 의하여 첨가된 산소(119)가 산화물 반도체막(114)에 충분히 공급되지 않게 될 우려가 있다. 또한, 절연층(118)의 탈수화 또는 탈수소화 처리를 목적으로 한 가열 처리 또는/및 산소(119)의 첨가는 복수 횟수 실시하여도 좋다. 절연층(118)에 산소(119)를 첨가함으로써 절연층(118)을 산소 공급층으로서 기능시킬 수 있다.
다음에, 절연층(118) 위에 절연층(120)을 200nm 내지 500nm의 두께로 형성한다(도 8d 참조). 절연층(120)은 절연층(112)과 같은 재료 및 방법으로 형성할 수 있다. 예를 들어 산화 실리콘이나 산화 질화 실리콘 등을 스퍼터링법이나 CVD법으로 형성하고, 절연층(120)으로서 사용할 수 있다.
본 실시형태에서는 절연층(120)으로서 PECVD법에 의하여 막 두께가 370nm인 산화 질화 실리콘을 형성한다. 예를 들어 가스 유량을 SiH4/N2O=30sccm/4000sccm로 하고, 압력을 200Pa로 하고, 전극 면적이 6000cm2일 때 RF 전원 전력(전원 출력)을 150W로 하고, 기판 온도를 220℃ 내지 350℃로 하여 절연층(120)을 형성하면 좋다.
또한, RF 전원 전력(전원 출력)을 높게 하여도 좋고, 예를 들어 전극 면적이 6000cm2일 때 300W 이상, 500W 이상, 또는 1000W 이상으로 하여도 좋다. RF 전원 전력(전원 출력)을 높게 함으로써 치밀한 절연층(120)을 형성할 수 있다.
또한, 절연층(120)을 형성한 후, 불활성 가스 분위기하, 산소 분위기하, 또는 불활성 가스와 산소의 혼합 분위기하에서 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 600℃ 이하의 온도로 가열 처리하여도 좋다. 더 구체적으로 말하면, 질소 및 산소의 혼합 분위기하에서 가열 처리하여도 좋고, 질소 분위기하에서 가열 처리하고 나서 질소 및 산소의 혼합 분위기하에서 더 가열 처리하여도 좋다. 상기 가열 처리에 의하여 절연층(118)에 포함되는 산소가 절연층(118)과 산화물 반도체막(114)의 계면으로 확산되고 산화물 반도체막(114)에 공급됨으로써 산화물 반도체막(114)의 산소 결손을 보전할 수 있다.
또한, 절연층(120)에 산소 첨가 처리를 실시하여 산소 과잉 상태로 하여도 좋다. 절연층(118)으로의 산소의 첨가와 마찬가지로 절연층(120)으로의 산소의 첨가를 실시하여도 좋다. 또한, 절연층(120)에 산소를 첨가한 후, 불활성 가스 분위기하, 산소 분위기하, 또는 불활성 가스와 산소의 혼합 분위기하에서 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 600℃ 이하의 온도로 가열 처리하여도 좋다.
다음에, 절연막(122) 위에 알루미늄막을 형성한다.
알루미늄막은 스퍼터링법, 증착법, CVD법 등에 의하여 형성하는 것이 바람직하다. 또한, 알루미늄막의 막 두께는 3nm 이상 20nm 이하(바람직하게는 3nm 이상 10nm 이하, 더 바람직하게는 4nm 이상 5nm 이하)로 하는 것이 바람직하다.
알루미늄막으로서 티타늄 또는 마그네슘이 첨가된 알루미늄막을 사용하여도 좋다. 또한, 알루미늄막으로서 알루미늄막과, 티타늄막, 또는 마그네슘막의 적층을 사용하여도 좋다.
다음에, 도 9a에 도시된 바와 같이, 알루미늄막에 산소 첨가 처리를 실시한다. 산소 첨가 처리는 절연막(122)에 산소 첨가 처리를 실시하는 경우를 참조하면 좋으므로, 자세한 설명은 생략한다. 알루미늄막에 산소 첨가 처리를 실시함으로써 알루미늄막의 산화물인 산화 알루미늄막이 형성된다. 상기 산화 알루미늄막을 절연막(124)으로서 사용한다.
절연막(124)은 트랜지스터(201)에 불순물이 침입되는 것을 방지함과 함께 절연막(122) 내의 산소가 외부로 탈리되는 것을 방지하는 배리어막으로서 기능한다.
절연막(122) 및 알루미늄막에 산소를 첨가한 후 가열 처리하여도 좋다. 250℃ 이상 600℃ 이하 예를 들어 300℃로 가열 처리하면 좋다.
산화물 반도체를 사용한 트랜지스터의 경우에는, 절연막으로부터 산화물 반도체막에 산소가 공급됨으로써 산화물 반도체막과 절연막의 계면 준위 밀도를 저감시킬 수 있다. 결과적으로 트랜지스터의 동작 등에 기인하여 산화물 반도체막과 절연막의 계면에 캐리어가 포획되는 것을 억제할 수 있고, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 절연막(122) 및 절연막(124)으로의 탈수화 또는 탈수소화 처리, 또는/및 산소 첨가 처리는 복수 횟수 실시하여도 좋다.
또한, 절연막(122) 위에 접촉하여 형성된 절연막(124)은 알루미늄막을 산화시킴으로써 형성된 막이다. 알루미늄막을 산화시켜 산화 알루미늄막을 형성하는 방법은 스퍼터링법에 의하여 산화 알루미늄막을 형성하는 경우보다 생산성을 향상시킬 수 있다. 또한, 절연막(122)으로의 산소 첨가 처리와 알루미늄막의 산화 처리를 동일 공정으로 실시하여도 좋다. 이 경우에는, 공정의 간략화를 도모할 수 있다. 따라서, 반도체 장치의 제조 비용을 저감시킬 수 있다.
또한, 절연막(122)으로서 산화물 절연막(예를 들어 산화 실리콘이나 산화 질화 실리콘)을 사용하는 경우에는, 상기 산화물 절연막에서 산소는 주성분 재료 중 하나다. 따라서, 산화물 절연막 내의 산소 농도를 SIMS 등의 방법을 사용하여 정확히 어림잡기 어렵다. 즉, 산화물 절연막에 산소가 의도적으로 첨가되었는지 아닌지를 판별하기 어렵다고 할 수 있다. 또한, 절연막(122)에 포함되는 과잉 산소가 이후의 공정에서 산화물 반도체막(114)에 공급되는 경우도 마찬가지다.
그런데 산소에는 17O나 18O 등의 동위체가 있고, 자연계에서 이들은 각각 산소 원자 전체의 0.038%, 0.2% 정도의 비율로 존재하는 것이 알려져 있다. 즉, 산화물 반도체막과 접촉된 절연막 내 또는 산화물 반도체막 내에서의 이들 동위체의 농도는 SIMS 등의 방법에 의하여 어림잡을 수 있을 정도이기 때문에, 이들 동위체의 농도를 측정함으로써 산화물 반도체막과 접촉된 절연막 내 또는 산화물 반도체막 내의 산소 농도를 더 정확히 어림잡을 수 있는 경우가 있다. 따라서, 이들의 농도를 측정함으로써 산화물 반도체막과 접촉된 절연막에 의도적으로 산소가 첨가되었는지 아닌지를 판별하여도 좋다.
절연막(124) 위에 층간 절연막(보호 절연막, 평탄화 절연막)이 되는 절연막을 형성하여도 좋다. 층간 절연막(보호 절연막, 평탄화 절연막)을 형성함으로써 박막의 절연막(124)에 가해지는 응력을 완화시킬 수 있다. 따라서, 절연막(124)의 파손을 방지할 수 있다.
보호 절연막은 절연막(122)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 예를 들어 스퍼터링법에 의하여 형성한 산화 실리콘막을 막 두께 400nm로 형성한다. 또한, 보호 절연막을 형성한 후, 가열 처리하여도 좋다. 예를 들어, 질소 분위기하에서 300℃로 1시간 동안 가열 처리한다.
본 실시형태에서는 도 9b에 도시된 바와 같이 절연막(124) 위에 평탄화 절연막(126)을 형성한다. 평탄화 절연막(126)을 형성함으로써 트랜지스터(201)에 기인한 표면 요철을 저감시킬 수 있다. 평탄화 절연막(126)으로서 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연막(126)을 형성하여도 좋다.
예를 들어 평탄화 절연막(126)으로서 막 두께가 1.5㎛인 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의하여 도포된 후, 소성(예를 들어 질소 분위기하에서 250℃로 1시간)하여 형성할 수 있다.
평탄화 절연막(126)을 형성한 후, 가열 처리를 실시하여도 좋다. 예를 들어, 질소 분위기하에서 250℃로 1시간 동안 가열 처리한다.
이와 같이 트랜지스터(201)를 형성한 후 가열 처리하여도 좋다. 또한, 가열 처리는 복수 횟수 실시하여도 좋다.
다음에, 도 9c에 도시된 바와 같이, 평탄화 절연막(126)에 개구부를 형성하고, 드레인 전극층(116a)과 전기적으로 접속된 전극(130)을 형성한다. 게이트 전극층(106)과 같은 재료나 방법을 사용하여 전극(130)을 형성할 수 있다. 또한, 이것과 동일 공정으로 배선 접속부에서 배선(116c)과 전기적으로 접속되는 배선(131)을 형성할 수 있다.
상술한 공정을 거쳐 트랜지스터(201)를 갖는 반도체 장치를 제작할 수 있다.
본 발명의 일 형태에 의하여 산화물 반도체막을 사용한 트랜지스터(201)에 안정된 전기 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태에서는 도 1a 및 도 1b에 도시된 트랜지스터(201)의 제작 방법에 대하여 자세히 기재하였지만, 도 2a 내지 도 6c에 기재된 트랜지스터(202) 내지 트랜지스터(208)도 트랜지스터(201)의 제작 방법을 참작하여 제작할 수 있다.
예를 들어 도 2a 내지 도 5b의 트랜지스터(202) 내지 트랜지스터(205)는 게이트 전극층(106), 산화물 반도체막(114), 드레인 전극층(116a), 및 소스 전극층(116b) 등의 상면 형상을 변경함으로써 제작할 수 있다.
또한, 도 6a의 트랜지스터(206)의 드레인 전극층(116a) 및 소스 전극층(116b)은 복수의 도전층을 동일 마스크를 사용하여 에칭함으로써 형성할 수 있다.
또한, 도 6b의 트랜지스터(207)의 드레인 전극층(116a) 및 소스 전극층(116b)은 복수의 도전층을 예를 들어 다음과 같은 공정으로 에칭함으로써 형성할 수 있다.
우선, 도전층(140a) 및 도전층(140b)이 되는 도전층을 형성한다.
다음에, 도전층(142b)이 되는 도전층을 형성하고, 상기 도전층을 웨트 에칭하여 도전층(142b)을 형성한다.
마지막으로 도전층(144a) 및 도전층(144b)이 되는 도전층을 형성하고, 도전층(140a) 및 도전층(140b)이 되는 도전층과 도전층(144a) 및 도전층(144b)이 되는 도전층을 드라이 에칭하여 도전층(140a), 도전층(140b), 도전층(144a), 및 도전층(144b)을 형성한다.
도전층(140a) 및 도전층(140b)을 형성하기 위한 드라이 에칭과 도전층(144a) 및 도전층(144b)을 형성하기 위한 드라이 에칭에는 동일 마스크를 사용할 수 있다. 도전층(142b)을 형성하기 위한 웨트 에칭에는 도전층(140a), 도전층(140b), 도전층(144a), 및 도전층(144b)을 형성하기 위한 드라이 에칭과 다른 마스크를 사용하여도 좋다.
상기 공정을 거쳐 도전층(142b)을 피복하도록 도전층(140b) 및 도전층(144b)을 형성할 수 있다. 이러한 구성으로 함으로써 도전층(142b)에 사용되는 금속이 산화물 반도체막(114)에 도달되는 것을 억제할 수 있다.
또한, 도 6a 및 도 6b에 도시된 바와 같은 소스 전극층(116b) 및 드레인 전극층(116a)의 적층 구조는 게이트 전극층(106)에 적용하여도 좋다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 장치에 대하여 설명한다. 또한, 표시 장치에 제공된 트랜지스터로서 상기 실시형태에 기재된 트랜지스터를 적용할 수 있다. 상기 실시형태에 기재된 트랜지스터는 안정된 전기 특성을 갖기 때문에 표시 장치의 신뢰성을 높일 수 있다.
본 발명의 일 형태에 따른 표시 장치는 구동 회로의 일부 또는/및 화소의 일부에 상기 실시형태에 기재된 트랜지스터를 적용하면 좋다. 또한, 구동 회로에만 또는 화소에만 상기 실시형태에 기재된 트랜지스터를 적용하여도 좋다. 구동 회로는 대전류를 흘릴 수 있는 것이 요구되기 때문에 구동 회로에 제공된 트랜지스터는 채널 폭이 큰 트랜지스터인 경우가 많다. 따라서, 특히 구동 회로에 상기 실시형태에 기재된 트랜지스터를 적용하면, 구동 회로의 면적을 축소하는 효과가 크기 때문에 바람직하다.
<표시 장치의 구성예>
도 10은 표시 장치의 구성예를 도시한 도면이다. 도 10에 도시된 표시 장치는 m행 n열로 배치된 복수의 화소(10)와, 주사선 구동 회로(1)와, 신호선 구동 회로(2)와, 전류원(3)과, 각각이 복수의 화소(10) 중 어느 1행에 배치된 화소에 전기적으로 접속되고 또 주사선 구동 회로(1)에 의하여 전위가 제어되는 m개의 주사선(4), m개의 주사선(5), m개의 주사선(6), 및 m개의 반전 주사선(7)과, 각각이 복수의 화소(10) 중 어느 1열에 배치된 화소에 전기적으로 접속되고 또 신호선 구동 회로(2)에 의하여 전위가 제어되는 n개의 신호선(8)과, 복수의 지선(支線)이 제공되고 또 전류원(3)에 전기적으로 접속된 전원선(9)을 갖는다.
<주사선 구동 회로의 구성예>
도 11은 도 10에 도시된 표시 장치가 갖는 주사선 구동 회로(1)의 구성예를 도시한 도면이다. 도 11에 도시된 주사선 구동 회로(1)는 제 1 주사선 구동 회로용 클록 신호(GCK-1)를 공급하는 배선 내지 제 6 주사선 구동 회로용 클록 신호(GCK-6)를 공급하는 배선과, 제 1 펄스 폭 제어 신호 A(PWC-A1)를 공급하는 배선 및 제 2 펄스 폭 제어 신호 A(PWC-A2)를 공급하는 배선과, 제 1 펄스 폭 제어 신호 B(PWC-B1)를 공급하는 배선 내지 제 6 펄스 폭 제어 신호 B(PWC-B6)를 공급하는 배선과, 제 1 펄스 폭 제어 신호 C(PWC-C1)를 공급하는 배선 내지 제 3 펄스 폭 제어 신호 C(PWC-C3)를 공급하는 배선과, 주사선(4_1), 주사선(5_1), 및 주사선(6_1)을 통하여 1행에 배치된 화소(10)에 전기적으로 접속된 제 1 펄스 출력 회로(20_1) 내지 주사선(4_m), 주사선(5_m), 및 주사선(6_m)을 통하여 m행에 배치된 화소(10)에 전기적으로 접속된 제 m 펄스 출력 회로(20_m)와, 반전 주사선(7_1)을 통하여 1행에 배치된 화소(10)에 전기적으로 접속된 제 1 반전 펄스 출력 회로(60_1) 내지 반전 주사선(7_m)을 통하여 m행에 배치된 화소(10)에 전기적으로 접속된 제 m 반전 펄스 출력 회로(60_m)를 갖는다.
또한, 제 1 펄스 출력 회로(20_1) 내지 제 m 펄스 출력 회로(20_m)는 주사선 구동 회로용 스타트 펄스(GSP)가 제 1 펄스 출력 회로(20_1)에 입력되었을 때 시프트 펄스를 순차적으로 시프트하는 기능을 갖는다. 자세히 설명하면, 제 1 펄스 출력 회로(20_1)는 주사선 구동 회로용 스타트 펄스(GSP)가 입력된 후에 제 2 펄스 출력 회로(20_2)에 시프트 펄스를 출력한다. 다음에, 제 2 펄스 출력 회로(20_2)는 제 1 펄스 출력 회로(20_1)가 출력한 시프트 펄스가 입력된 후에 제 3 펄스 출력 회로(20_3)에 시프트 펄스를 출력한다. 이후, 제 m 펄스 출력 회로에 시프트 펄스가 입력될 때까지 상기 동작이 반복된다.
또한, 제 1 펄스 출력 회로(20_1) 내지 제 m 펄스 출력 회로(20_m) 각각은 주사선 구동 회로용 스타트 펄스(GSP) 또는 시프트 펄스가 입력되었을 때 주사선(4_1) 내지 주사선(4_m) 중 어느 하나, 주사선(5_1) 내지 주사선(5_m) 중 어느 하나, 및 주사선(6_1) 내지 주사선(6_m) 중 어느 하나의 각각에 선택 신호를 출력하는 기능을 갖는다. 또한, 선택 신호란 주사선(4_1) 내지 주사선(4_m), 주사선(5_1) 내지 주사선(5_m), 및 주사선(6_1) 내지 주사선(6_m) 각각의 전위에 따라 스위칭이 제어되는 스위치를 온 상태로 하는 신호를 가리킨다.
도 12는 상기 신호의 구체적인 파형의 일례를 도시한 도면이다.
도 12에 도시된 제 1 주사선 구동 회로용 클록 신호(GCK-1)는 주기적으로 하이 레벨 전위(고전원 전위(Vdd))와 로 레벨 전위(저전원 전위(Vss))를 반복하고 듀티비가 1/2인 신호다. 또한, 제 2 주사선 구동 회로용 클록 신호(GCK-2)는 위상이 제 1 주사선 구동 회로용 클록 신호(GCK-1)로부터 1/6 주기(周期)만큼 어긋난 신호이고, 제 3 주사선 구동 회로용 클록 신호(GCK-3)는 위상이 제 1 주사선 구동 회로용 클록 신호(GCK-1)로부터 1/3 주기만큼 어긋난 신호이고, 제 4 주사선 구동 회로용 클록 신호(GCK-4)는 위상이 제 1 주사선 구동 회로용 클록 신호(GCK-1)로부터 1/2 주기만큼 어긋난 신호이고, 제 5 주사선 구동 회로용 클록 신호(GCK-5)는 위상이 제 1 주사선 구동 회로용 클록 신호(GCK-1)로부터 2/3 주기만큼 어긋난 신호이고, 제 6 주사선 구동 회로용 클록 신호(GCK-6)는 위상이 제 1 주사선 구동 회로용 클록 신호(GCK-1)로부터 5/6 주기만큼 어긋난 신호다.
도 12에 도시된 제 1 펄스 폭 제어 신호 A(PWC-A1)는 주기적으로 하이 레벨 전위(고전원 전위(Vdd))와 로 레벨 전위(저전원 전위(Vss))를 반복하고 듀티비가 2/5인 신호다. 또한, 제 2 펄스 폭 제어 신호 A(PWC-A2)는 위상이 제 1 펄스 폭 제어 신호 A(PWC-A1)로부터 1/2 주기만큼 어긋난 신호다.
도 12에 도시된 제 1 펄스 폭 제어 신호 B(PWC-B1)는 주기적으로 하이 레벨 전위(고전원 전위(Vdd))와 로 레벨 전위(저전원 전위(Vss))를 반복하고 듀티비가 2/15인 신호다. 또한, 제 2 펄스 폭 제어 신호 B(PWC-B2)는 위상이 제 1 펄스 폭 제어 신호 B(PWC-B1)로부터 1/6 주기만큼 어긋난 신호이고, 제 3 펄스 폭 제어 신호 B(PWC-B3)는 위상이 제 1 펄스 폭 제어 신호 B(PWC-B1)로부터 1/3 주기만큼 어긋난 신호이고, 제 4 펄스 폭 제어 신호 B(PWC-B4)는 위상이 제 1 펄스 폭 제어 신호 B(PWC-B1)로부터 1/2 주기만큼 어긋난 신호이고, 제 5 펄스 폭 제어 신호 B(PWC-B5)는 위상이 제 1 펄스 폭 제어 신호 B(PWC-B1)로부터 2/3 주기만큼 어긋난 신호이고, 제 6 펄스 폭 제어 신호 B(PWC-B6)는 위상이 제 1 펄스 폭 제어 신호 B(PWC-B1)로부터 5/6 주기만큼 어긋난 신호다.
도 12에 도시된 제 1 펄스 폭 제어 신호 C(PWC-C1)는 주기적으로 하이 레벨 전위(고전원 전위(Vdd))와 로 레벨 전위(저전원 전위(Vss))를 반복하고 듀티비가 4/15인 신호다. 또한, 제 1 펄스 폭 제어 신호 C(PWC-C1)는 제 2 펄스 폭 제어 신호 B(PWC-B2)가 하이 레벨 전위가 되는 기간 및 제 5 펄스 폭 제어 신호 B(PWC-B5)가 하이 레벨 전위가 되는 기간에서 하이 레벨 전위가 되는 신호라고 표현할 수도 있다. 또한, 제 2 펄스 폭 제어 신호 C(PWC-C2)는 위상이 제 1 펄스 폭 제어 신호 C(PWC-C1)로부터 1/3 주기만큼 어긋난 신호이고, 제 3 펄스 폭 제어 신호 C(PWC-C3)는 위상이 제 1 펄스 폭 제어 신호 C(PWC-C1)로부터 2/3 주기만큼 어긋난 신호다.
도 11에 도시된 표시 장치에서는 제 1 펄스 출력 회로(20_1) 내지 제 m 펄스 출력 회로(20_m)로서 동일 구성을 갖는 회로를 적용할 수 있다. 다만, 펄스 출력 회로가 갖는 복수의 단자의 전기적인 접속 관계는 펄스 출력 회로마다 다르다. 구체적인 접속 관계에 대해서는 도 11 및 도 13a를 참조하여 설명한다.
제 1 펄스 출력 회로(20_1) 내지 제 m 펄스 출력 회로(20_m)는 각각 단자(21) 내지 단자(30)를 갖는다. 또한, 단자(21) 내지 단자(25) 및 단자(29)는 입력 단자이고, 단자(26) 내지 단자(28) 및 단자(30)는 출력 단자다.
우선, 단자(21)에 대하여 설명한다. 제 1 펄스 출력 회로(20_1)의 단자(21)는 주사선 구동 회로용 스타트 펄스(GSP)를 공급하는 배선에 전기적으로 접속되고, 제 2 펄스 출력 회로(20_2) 내지 제 m 펄스 출력 회로(20_m)의 단자(21)는 전단(preceding stage)의 펄스 출력 회로의 단자(30)에 전기적으로 접속된다.
다음에, 단자(22)에 대하여 설명한다. 제 (6a-5) 펄스 출력 회로(20_6a-5(a는 m/6 이하의 자연수))의 단자(22)는 제 1 주사선 구동 회로용 클록 신호(GCK-1)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-4) 펄스 출력 회로(20_6a-4)의 단자(22)는 제 2 주사선 구동 회로용 클록 신호(GCK-2)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-3) 펄스 출력 회로(20_6a-3)의 단자(22)는 제 3 주사선 구동 회로용 클록 신호(GCK-3)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-2) 펄스 출력 회로(20_6a-2)의 단자(22)는 제 4 주사선 구동 회로용 클록 신호(GCK-4)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-1) 펄스 출력 회로(20_6a-1)의 단자(22)는 제 5 주사선 구동 회로용 클록 신호(GCK-5)를 공급하는 배선에 전기적으로 접속되고, 제 6a 펄스 출력 회로(20_6a)의 단자(22)는 제 6 주사선 구동 회로용 클록 신호(GCK-6)를 공급하는 배선에 전기적으로 접속된다.
다음에, 단자(23)에 대하여 설명한다. 제 (6a-5) 펄스 출력 회로(20_6a-5)의 단자(23), 제 (6a-3) 펄스 출력 회로(20_6a-3)의 단자(23), 및 제 (6a-1) 펄스 출력 회로(20_6a-1)의 단자(23)는 제 1 펄스 폭 제어 신호 A(PWC-A1)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-4) 펄스 출력 회로(20_6a-4)의 단자(23), 제 (6a-2) 펄스 출력 회로(20_6a-2)의 단자(23), 및 제 6a 펄스 출력 회로(20_6a)의 단자(23)는 제 2 펄스 폭 제어 신호 A(PWC-A2)를 공급하는 배선에 전기적으로 접속된다.
다음에, 단자(24)에 대하여 설명한다. 제 (6a-5) 펄스 출력 회로(20_6a-5)의 단자(24)는 제 1 펄스 폭 제어 신호 B(PWC-B1)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-4) 펄스 출력 회로(20_6a-4)의 단자(24)는 제 2 펄스 폭 제어 신호 B(PWC-B2)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-3) 펄스 출력 회로(20_6a-3)의 단자(24)는 제 3 펄스 폭 제어 신호 B(PWC-B3)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-2) 펄스 출력 회로(20_6a-2)의 단자(24)는 제 4 펄스 폭 제어 신호 B(PWC-B4)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-1) 펄스 출력 회로(20_6a-1)의 단자(24)는 제 5 펄스 폭 제어 신호 B(PWC-B5)를 공급하는 배선에 전기적으로 접속되고, 제 6a 펄스 출력 회로(20_6a)의 단자(24)는 제 6 펄스 폭 제어 신호 B(PWC-B6)를 공급하는 배선에 전기적으로 접속된다.
다음에, 단자(25)에 대하여 설명한다. 제 (6a-5) 펄스 출력 회로(20_6a-5)의 단자(25) 및 제 (6a-2) 펄스 출력 회로(20_6a-2)의 단자(25)는 제 1 펄스 폭 제어 신호 C(PWC-C1)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-4) 펄스 출력 회로(20_6a-4)의 단자(25) 및 제 (6a-1) 펄스 출력 회로(20_6a-1)의 단자(25)는 제 2 펄스 폭 제어 신호 C(PWC-C2)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-3) 펄스 출력 회로(20_6a-3)의 단자(25) 및 제 6a 펄스 출력 회로(20_6a)의 단자(25)는 제 3 펄스 폭 제어 신호 C(PWC-C3)를 공급하는 배선에 전기적으로 접속된다.
다음에, 단자(26)에 대하여 설명한다. 제 x 펄스 출력 회로(20_x)(x는 m 이하의 자연수)의 단자(26)는 x번째 행에 배치된 주사선(4_x)에 전기적으로 접속된다.
다음에, 단자(27)에 대하여 설명한다. 제 x 펄스 출력 회로(20_x)의 단자(27)는 x번째 행에 배치된 주사선(5_x)에 전기적으로 접속된다.
다음에, 단자(28)에 대하여 설명한다. 제 x 펄스 출력 회로(20_x)의 단자(28)는 x번째 행에 배치된 주사선(6_x)에 전기적으로 접속된다.
다음에, 단자(29)에 대하여 설명한다. 제 y 펄스 출력 회로(20_y)(y는 (m-3) 이하의 자연수)의 단자(29)는 제 (y+3) 펄스 출력 회로(20_y+3)의 단자(30)에 전기적으로 접속되고, 제 (m-2) 펄스 출력 회로(20_m-2)의 단자(29)는 제 (m-2) 펄스 출력 회로용 스톱 신호(STP1)를 공급하는 배선에 전기적으로 접속되고, 제 (m-1) 펄스 출력 회로(20_m-1)의 단자(29)는 제 (m-1) 펄스 출력 회로용 스톱 신호(STP2)를 공급하는 배선에 전기적으로 접속되고, 제 m 펄스 출력 회로(20_m)의 단자(29)는 제 m 펄스 출력 회로용 스톱 신호(STP3)를 공급하는 배선에 전기적으로 접속된다. 또한, 제 (m-2) 펄스 출력 회로용 스톱 신호(STP1)는 만약 제 (m+1) 펄스 출력 회로가 제공되어 있으면, 상기 제 (m+1) 펄스 출력 회로의 단자(30)로부터 출력되는 신호에 상당하는 신호이고, 제 (m-1) 펄스 출력 회로용 스톱 신호(STP2)는 만약 제 (m+2) 펄스 출력 회로가 제공되어 있으면, 상기 제 (m+2) 펄스 출력 회로의 단자(30)로부터 출력되는 신호에 상당하는 신호이고, 제 m 펄스 출력 회로용 스톱 신호(STP3)는 만약 제 (m+3) 펄스 출력 회로가 제공되어 있으면, 상기 제 (m+3) 펄스 출력 회로의 단자(30)로부터 출력되는 신호에 상당하는 신호다. 구체적으로는 실제로 더미 회로로서 제 (m+1) 펄스 출력 회로 내지 제 (m+3) 펄스 출력 회로를 제공하거나 또는 외부로부터 상기 신호를 직접 입력하거나 함으로써 이들 신호를 얻을 수 있다.
각 펄스 출력 회로의 단자(30)의 접속 관계는 이미 기재된 바와 같다. 따라서, 여기서는 상술한 설명을 원용하는 것으로 한다.
또한, 도 11에 도시된 표시 장치에서는 제 1 반전 펄스 출력 회로(60_1) 내지 제 m 반전 펄스 출력 회로(60_m)로서 동일 구성을 갖는 회로를 적용할 수 있다. 다만, 반전 펄스 출력 회로가 갖는 복수의 단자의 전기적인 접속 관계는 반전 펄스 출력 회로마다 다르다. 구체적인 접속 관계에 대해서는 도 11 및 도 13b를 참조하여 설명한다.
제 1 반전 펄스 출력 회로(60_1) 내지 제 m 반전 펄스 출력 회로(60_m) 각각은 단자(61) 내지 단자(65)를 갖는다. 또한, 단자(61) 내지 단자(64)는 입력 단자이고, 단자(65)는 출력 단자다.
우선, 단자(61)에 대하여 설명한다. 제 1 반전 펄스 출력 회로(60_1)의 단자(61)는 주사선 구동 회로용 스타트 펄스(GSP)를 공급하는 배선에 전기적으로 접속되고, 제 2 반전 펄스 출력 회로(60_2) 내지 제 m 반전 펄스 출력 회로(60_m)의 단자(61)는 전단의 펄스 출력 회로의 단자(30)에 전기적으로 접속된다.
다음에, 단자(62)에 대하여 설명한다. 제 x 반전 펄스 출력 회로(60_x)의 단자(62)는 제 x 펄스 출력 회로(20_x)의 단자(30)에 전기적으로 접속된다.
다음에, 단자(63)에 대하여 설명한다. 제 (6a-5) 반전 펄스 출력 회로(60_6a-5)의 단자(63)는 제 4 펄스 폭 제어 신호 B(PWC-B4)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-4) 반전 펄스 출력 회로(60_6a-4)의 단자(63)는 제 5 펄스 폭 제어 신호 B(PWC-B5)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-3) 반전 펄스 출력 회로(60_6a-3)의 단자(63)는 제 6 펄스 폭 제어 신호 B(PWC-B6)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-2) 반전 펄스 출력 회로(60_6a-2)의 단자(63)는 제 1 펄스 폭 제어 신호 B(PWC-B1)를 공급하는 배선에 전기적으로 접속되고, 제 (6a-1) 반전 펄스 출력 회로(60_6a-1)의 단자(63)는 제 2 펄스 폭 제어 신호 B(PWC-B2)를 공급하는 배선에 전기적으로 접속되고, 제 6a 반전 펄스 출력 회로(60_6a)의 단자(63)는 제 3 펄스 폭 제어 신호 B(PWC-B3)를 공급하는 배선에 전기적으로 접속된다.
다음에, 단자(64)에 대하여 설명한다. 제 y 반전 펄스 출력 회로(60_y)의 단자(64)는 제 (y+3) 펄스 출력 회로(20_y+3)의 단자(30)에 전기적으로 접속되고, 제 (m-2) 반전 펄스 출력 회로(60_m-2)의 단자(64)는 제 (m-2) 펄스 출력 회로용 스톱 신호(STP1)를 공급하는 배선에 전기적으로 접속되고, 제 (m-1) 반전 펄스 출력 회로(60_m-1)의 단자(64)는 제 (m-1) 펄스 출력 회로용 스톱 신호(STP2)를 공급하는 배선에 전기적으로 접속되고, 제 m 반전 펄스 출력 회로(60_m)의 단자(64)는 제 m 펄스 출력 회로용 스톱 신호(STP3)를 공급하는 배선에 전기적으로 접속된다. 다음에, 단자(65)에 대하여 설명한다. 제 x 반전 펄스 출력 회로(60_x)의 단자(65)는 x번째 행에 배치된 반전 주사선(7_x)에 전기적으로 접속된다.
<펄스 출력 회로의 구성예>
도 14a는 도 11 및 도 13a에 도시된 펄스 출력 회로의 구성예를 도시한 도면이다. 도 14a에 도시된 펄스 출력 회로는 트랜지스터(31) 내지 트랜지스터(42)를 갖는다.
트랜지스터(31)는 소스 및 드레인 중 하나가 고전원 전위(Vdd)를 공급하는 배선(이하, 고전원 전위선이라고도 함)에 전기적으로 접속되고, 게이트가 단자(21)에 전기적으로 접속된다.
트랜지스터(32)는 소스 및 드레인 중 하나가 저전원 전위(Vss)를 공급하는 배선(이하, 저전원 전위선이라고도 함)에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(31)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다.
트랜지스터(33)는 소스 및 드레인 중 하나가 단자(22)에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 단자(30)에 전기적으로 접속되고, 게이트가 트랜지스터(31)의 소스 및 드레인 중 다른 하나 및 트랜지스터(32)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다.
트랜지스터(34)는 소스 및 드레인 중 하나가 저전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 단자(30)에 전기적으로 접속되고, 게이트가 트랜지스터(32)의 게이트에 전기적으로 접속된다.
트랜지스터(35)는 소스 및 드레인 중 하나가 저전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(32)의 게이트 및 트랜지스터(34)의 게이트에 전기적으로 접속되고, 게이트가 단자(21)에 전기적으로 접속된다.
트랜지스터(36)는 소스 및 드레인 중 하나가 고전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(32)의 게이트, 트랜지스터(34)의 게이트, 및 트랜지스터(35)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 게이트가 단자(29)에 전기적으로 접속된다.
트랜지스터(37)는 소스 및 드레인 중 하나가 단자(23)에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 단자(26)에 전기적으로 접속되고, 게이트가 트랜지스터(31)의 소스 및 드레인 중 다른 하나, 트랜지스터(32)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(33)의 게이트에 전기적으로 접속된다.
트랜지스터(38)는 소스 및 드레인 중 하나가 저전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 단자(26)에 전기적으로 접속되고, 게이트가 트랜지스터(32)의 게이트, 트랜지스터(34)의 게이트, 트랜지스터(35)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(36)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다.
트랜지스터(39)는 소스 및 드레인 중 하나가 단자(24)에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 단자(27)에 전기적으로 접속되고, 게이트가 트랜지스터(31)의 소스 및 드레인 중 다른 하나, 트랜지스터(32)의 소스 및 드레인 중 다른 하나, 트랜지스터(33)의 게이트, 및 트랜지스터(37)의 게이트에 전기적으로 접속된다.
트랜지스터(40)는 소스 및 드레인 중 하나가 저전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 단자(27)에 전기적으로 접속되고, 게이트가 트랜지스터(32)의 게이트, 트랜지스터(34)의 게이트, 트랜지스터(35)의 소스 및 드레인 중 다른 하나, 트랜지스터(36)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(38)의 게이트에 전기적으로 접속된다.
트랜지스터(41)는 소스 및 드레인 중 하나가 단자(25)에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 단자(28)에 전기적으로 접속되고, 게이트가 트랜지스터(31)의 소스 및 드레인 중 다른 하나, 트랜지스터(32)의 소스 및 드레인 중 다른 하나, 트랜지스터(33)의 게이트, 트랜지스터(37)의 게이트, 및 트랜지스터(39)의 게이트에 전기적으로 접속된다.
트랜지스터(42)는 소스 및 드레인 중 하나가 저전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 단자(28)에 전기적으로 접속되고, 게이트가 트랜지스터(32)의 게이트, 트랜지스터(34)의 게이트, 트랜지스터(35)의 소스 및 드레인 중 다른 하나, 트랜지스터(36)의 소스 및 드레인 중 다른 하나, 트랜지스터(38)의 게이트, 및 트랜지스터(40)의 게이트에 전기적으로 접속된다.
또한, 이하에서는 트랜지스터(31)의 소스 및 드레인 중 다른 하나, 트랜지스터(32)의 소스 및 드레인 중 다른 하나, 트랜지스터(33)의 게이트, 트랜지스터(37)의 게이트, 트랜지스터(39)의 게이트, 및 트랜지스터(41)의 게이트가 전기적으로 접속되는 노드를 노드 A라고 부른다. 또한, 트랜지스터(32)의 게이트, 트랜지스터(34)의 게이트, 트랜지스터(35)의 소스 및 드레인 중 다른 하나, 트랜지스터(36)의 소스 및 드레인 중 다른 하나, 트랜지스터(38)의 게이트, 트랜지스터(40)의 게이트, 및 트랜지스터(42)의 게이트가 전기적으로 접속되는 노드를 노드 B라고 부른다.
<펄스 출력 회로의 동작예>
상술한 펄스 출력 회로의 동작예에 대하여 도 14b를 참조하여 설명한다. 또한, 도 14b에는 제 1 펄스 출력 회로(20_1)로부터 시프트 펄스가 입력될 때 제 2 펄스 출력 회로(20_2)의 각 단자에 입력되는 신호 및 각 단자로부터 출력되는 신호의 전위, 및 노드 A 및 노드 B의 전위를 도시하였다. 또한, 도면에서 Gout4는 펄스 출력 회로의 주사선(4)에 대한 출력 신호를 나타내고, Gout5는 펄스 출력 회로의 주사선(5)에 대한 출력 신호를 나타내고, Gout6은 펄스 출력 회로의 주사선(6)에 대한 출력 신호를 나타내고, SRout는 상기 펄스 출력 회로의 후단의 펄스 출력 회로에 대한 출력 신호를 나타낸다.
우선, 도 14b를 참조하여 제 2 펄스 출력 회로(20_2)에 제 1 펄스 출력 회로(20_1)로부터 시프트 펄스가 입력되는 경우에 대하여 설명한다.
기간 t1에서 단자(21)에 하이 레벨 전위(고전원 전위(Vdd))가 입력된다. 이로써, 트랜지스터(31) 및 트랜지스터(35)가 온 상태가 된다. 따라서, 노드(A)의 전위가 하이 레벨 전위(고전원 전위(Vdd)로부터 트랜지스터(31)의 문턱 전압만큼 하강된 전위)로 상승되고 또 노드(B)의 전위가 저전원 전위(Vss)로 하강된다. 이것에 따라 트랜지스터(33), 트랜지스터(37), 트랜지스터(39), 및 트랜지스터(41)가 온 상태가 되고, 트랜지스터(32), 트랜지스터(34), 트랜지스터(38), 트랜지스터(40), 및 트랜지스터(42)가 오프 상태가 된다. 따라서, 기간 t1에서 단자(26)로부터 출력되는 신호는 단자(23)에 입력되는 신호가 되고, 단자(27)로부터 출력되는 신호는 단자(24)에 입력되는 신호가 되고, 단자(28)로부터 출력되는 신호는 단자(25)에 입력되는 신호가 되고, 단자(30)로부터 출력되는 신호는 단자(22)에 입력되는 신호가 된다. 여기서, 기간 t1에서 단자(22) 내지 단자(25)에 입력되는 신호는 로 레벨 전위(저전원 전위(Vss))다. 따라서, 기간 t1에서 제 2 펄스 출력 회로(20_2)는 제 3 펄스 출력 회로(20_3)의 단자(21), 및 화소부에서 2번째 행에 배치된 주사선(4_2), 주사선(5_2), 및 주사선(6_2)에 로 레벨 전위(저전원 전위(Vss))를 출력한다.
기간 t2에서 단자(23)에 하이 레벨 전위(고전원 전위(Vdd))가 입력된다. 또한, 노드 A의 전위(트랜지스터(31)의 소스 전위)는 기간 t1에서 하이 레벨 전위(고전원 전위(Vdd)로부터 트랜지스터(31)의 문턱 전압만큼 하강된 전위)까지 상승된다. 따라서, 트랜지스터(31)는 오프 상태가 된다. 이 때, 단자(23)에 하이 레벨 전위(고전원 전위(Vdd))가 입력됨으로써 트랜지스터(37)의 게이트와 소스 사이의 용량 결합에 의하여 노드 A의 전위(트랜지스터(37)의 게이트 전위)가 더 상승된다(부트스트랩 동작). 또한, 상기 부트스트랩 동작을 실시함으로써 단자(26)로부터 출력되는 신호가 단자(23)에 입력되는 하이 레벨 전위(고전원 전위(Vdd))로부터 하강되지 않는다(단자(23)에 입력되는 신호와 동일한 신호 또는 대략 동일한 신호를 단자(26)로부터 출력한다). 따라서, 기간 t2에서 제 2 펄스 출력 회로(20_2)는 화소부에서 2번째 행에 배치된 주사선(4_2)에 하이 레벨 전위(고전원 전위(Vdd)=선택 신호)를 출력한다. 또한, 제 3 펄스 출력 회로(20_3)의 단자(21), 및 화소부에서 2번째 행에 배치된 주사선(5_2) 및 주사선(6_2)에 로 레벨 전위(저전원 전위(Vss))를 출력한다.
기간 t3에서 적어도 단자(22)에 하이 레벨 전위(고전원 전위(Vdd))가 입력된다. 따라서, 노드 A의 전위는 기간 t2와 마찬가지로 기간 t1에서의 노드 A의 전위보다 높은 전위를 유지한다. 따라서, 단자(26)로부터 출력되는 신호가 단자(23)에 입력되는 신호와 동일한 신호 또는 대략 동일한 신호가 되고, 단자(27)로부터 출력되는 신호가 단자(24)에 입력되는 신호와 동일한 신호 또는 대략 동일한 신호가 되고, 단자(28)로부터 출력되는 신호가 단자(25)에 입력되는 신호와 동일한 신호 또는 대략 동일한 신호가 되고, 단자(30)로부터 출력되는 신호가 단자(22)에 입력되는 신호와 동일한 신호 또는 대략 동일한 신호가 된다. 즉, 기간 t3에서 제 2 펄스 출력 회로(20_2)는 제 3 펄스 출력 회로(20_3)의 단자(21)에 단자(22)에 입력되는 신호와 동일한 신호 또는 대략 동일한 신호를 출력하고, 주사선(4_2)에 단자(23)에 입력되는 신호와 동일한 신호 또는 대략 동일한 신호를 출력하고, 주사선(5_2)에 단자(24)에 입력되는 신호와 동일한 신호 또는 대략 동일한 신호를 출력하고, 주사선(6_2)에 단자(25)에 입력되는 신호와 동일한 신호 또는 대략 동일한 신호를 출력한다.
기간 t4에서 단자(29)에 하이 레벨 전위(고전원 전위(Vdd))가 입력된다. 따라서, 트랜지스터(36)가 온 상태가 된다. 결과적으로 노드 B의 전위가 하이 레벨 전위(고전원 전위(Vdd)로부터 트랜지스터(36)의 문턱 전압만큼 강하된 전위)로 상승된다. 즉, 트랜지스터(32), 트랜지스터(34), 트랜지스터(38), 트랜지스터(40), 및 트랜지스터(42)가 온 상태가 된다. 또한, 이것에 따라 노드 A의 전위가 로 레벨 전위(저전원 전위(Vss))로 하강된다. 즉, 트랜지스터(33), 트랜지스터(37), 트랜지스터(39), 및 트랜지스터(41)가 오프 상태가 된다. 따라서, 기간 t4에서 단자(26), 단자(27), 단자(28), 및 단자(30)로부터 출력되는 신호는 모두 저전원 전위(Vss)가 된다. 즉, 기간 t4에서 제 2 펄스 출력 회로(20_2)는 제 3 펄스 출력 회로(20_3)의 단자(21), 및 화소부에서 2번째 행에 배치된 주사선(4_2), 주사선(5_2), 및 주사선(6_2)에 저전원 전위(Vss)를 출력한다.
<반전 펄스 출력 회로의 구성예>
도 15a는 도 11 및 도 13b에 도시된 반전 펄스 출력 회로의 구성예를 도시한 도면이다. 도 15a에 도시된 반전 펄스 출력 회로는 트랜지스터(71) 내지 트랜지스터(77)를 갖는다.
트랜지스터(71)는 소스 및 드레인 중 하나가 고전원 전위선에 전기적으로 접속되고, 게이트가 단자(63)에 전기적으로 접속된다.
트랜지스터(72)는 소스 및 드레인 중 하나가 고전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(71)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 게이트가 단자(64)에 전기적으로 접속된다.
트랜지스터(73)는 소스 및 드레인 중 하나가 저전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(71)의 소스 및 드레인 중 다른 하나 및 트랜지스터(72)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 게이트가 단자(61)에 전기적으로 접속된다.
트랜지스터(74)는 소스 및 드레인 중 하나가 저전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(71)의 소스 및 드레인 중 다른 하나, 트랜지스터(72)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(73)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 게이트가 단자(62)에 전기적으로 접속된다.
트랜지스터(75)는 소스 및 드레인 중 하나가 고전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 단자(65)에 전기적으로 접속되고, 게이트가 트랜지스터(71)의 소스 및 드레인 중 다른 하나, 트랜지스터(72)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(73)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(74)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다.
트랜지스터(76)는 소스 및 드레인 중 하나가 저전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 단자(65)에 전기적으로 접속되고, 게이트가 단자(61)에 전기적으로 접속된다.
트랜지스터(77)는 소스 및 드레인 중 하나가 저전원 전위선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 단자(65)에 전기적으로 접속되고, 게이트가 단자(62)에 전기적으로 접속된다.
또한, 이하에서 트랜지스터(71)의 소스 및 드레인 중 다른 하나, 트랜지스터(72)의 소스 및 드레인 중 다른 하나, 트랜지스터(73)의 소스 및 드레인 중 다른 하나, 트랜지스터(74)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(75)의 게이트가 전기적으로 접속되는 노드를 노드 C라고 부른다.
<반전 펄스 출력 회로의 동작예>
상기 반전 펄스 출력 회로의 동작예에 대하여 도 15b를 참조하여 설명한다. 또한, 도 15b에는 도 15b의 기간 t1 내지 기간 t4에서 제 2 반전 펄스 출력 회로(20_2)의 각 단자에 입력되는 신호, 및 출력되는 신호의 전위, 및 노드 C의 전위를 도시하였다. 또한, 도 15b의 기간 t1 내지 기간 t4는 도 14b의 기간 t1 내지 기간 t4와 같은 기간이다. 또한, 도 15b에서는 각 단자에 입력된 신호는 괄호를 사용하여 기입하였다. 또한, 도면에서 GBout는 반전 펄스 출력 회로의 반전 주사선에 대한 출력 신호를 나타낸다.
기간 t1 내지 기간 t3에서 단자(61) 및 단자(62) 중 적어도 하나에 하이 레벨 전위(고전원 전위(Vdd))가 입력된다. 따라서, 트랜지스터(73), 트랜지스터(74), 트랜지스터(76), 및 트랜지스터(77)가 온 상태가 된다. 결과적으로 노드 C의 전위는 로 레벨 전위(저전원 전위(Vss))로 하강된다. 이것에 따라 트랜지스터(75)가 오프 상태가 된다. 따라서, 기간 t1 내지 기간 t3에서 단자(65)로부터 출력되는 신호는 로 레벨 전위(저전원 전위(Vss))가 된다. 따라서, 기간 t1 내지 기간 t3에서 제 2 반전 펄스 출력 회로(60_2)는 화소부에서 2번째 행에 배치된 반전 주사선(7_2)에 로 레벨 전위(저전원 전위(Vss))를 출력한다.
기간 t4에서 단자(61) 및 단자(62)에 로 레벨 전위(저전원 전위(Vss))가 입력되고, 단자(64)에 하이 레벨 전위(고전원 전위(Vdd))가 입력된다. 이로써, 트랜지스터(73), 트랜지스터(74), 트랜지스터(76), 및 트랜지스터(77)가 오프 상태가 되고, 트랜지스터(72)가 온 상태가 된다. 따라서, 노드 C의 전위가 하이 레벨 전위(고전원 전위(Vdd)로부터 트랜지스터(72)의 문턱 전압만큼 하강된 전위)로 상승되고, 트랜지스터(75)가 온 상태가 된다. 또한, 트랜지스터(72)는 노드 C의 전위가 고전원 전위(Vdd)로부터 트랜지스터(72)의 문턱 전압만큼 하강된 전위까지 상승될 때 오프 상태가 된다. 그리고, 트랜지스터(72)가 오프 상태가 될 때 트랜지스터(75)는 온 상태를 유지한다. 이 경우에는, 노드 C의 전위는 트랜지스터(72)가 오프 상태가 된 후에도 더 상승된다. 이것은 트랜지스터(75)의 게이트(노드 C)와 소스 사이의 용량 결합이 발생되기 때문이다. 결과적으로 단자(65)로부터 출력되는 신호가 고전원 전위(Vdd)로부터 하강되지 않는다.
상술한 바와 같이, 기간 t4에서 단자(65)로부터 출력되는 신호는 고전원 전위(Vdd)가 된다. 즉, 기간 t4에서 제 2 반전 펄스 출력 회로(60_2)는 화소부에서 2번째 행에 배치된 반전 주사선(7_2)에 고전원 전위(Vdd)를 출력한다.
<화소의 구성예>
도 16a는 도 10에 도시된 화소(10)의 구성예를 도시한 회로도다. 여기서는, 표시 소자로서 한 쌍의 전극 사이에 전류 여기에 의하여 발광하는 유기물을 구비한 소자(이하 유기 일렉트로루미네선스(EL) 소자라고도 함)를 사용하는 경우에 대하여 설명한다.
도 16a에 도시된 화소(10)는 트랜지스터(11) 내지 트랜지스터(16), 커패시터(17), 커패시터(18), 및 유기 EL 소자(19)를 갖는다.
트랜지스터(11)는 소스 및 드레인 중 하나가 신호선(8)에 전기적으로 접속되고, 게이트가 주사선(6)에 전기적으로 접속된다.
트랜지스터(12)는 소스 및 드레인 중 하나가 전위 V1을 공급하는 배선에 전기적으로 접속되고, 게이트가 주사선(5)에 전기적으로 접속된다. 또한, 여기서는, 전위 V1은 고전원 전위(Vdd)보다 낮고 또 저전원 전위(Vss)보다 높은 것으로 한다.
트랜지스터(13)는 소스 및 드레인 중 하나가 전원선(9)에 전기적으로 접속되고, 게이트가 트랜지스터(12)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다.
트랜지스터(14)는 소스 및 드레인 중 하나가 트랜지스터(11)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(13)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 게이트가 주사선(5)에 전기적으로 접속된다.
트랜지스터(15)는 소스 및 드레인 중 하나가 전위 V0을 공급하는 배선에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 트랜지스터(13)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(14)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 게이트가 주사선(4)에 전기적으로 접속된다. 또한, 여기서는, 전위 V0은 전위 V1보다 낮고 또 저전원 전위(Vss)보다 높은 것으로 한다.
트랜지스터(16)는 소스 및 드레인 중 하나가 트랜지스터(13)의 소스 및 드레인 중 다른 하나, 트랜지스터(14)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(15)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 게이트가 반전 주사선(7)에 전기적으로 접속된다.
커패시터(17)에서는 전극 중 하나가 트랜지스터(12)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(13)의 게이트에 전기적으로 접속되고, 전극 중 다른 하나가 트랜지스터(11)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(14)의 소스 및 드레인 중 하나에 전기적으로 접속된다.
커패시터(18)는 전극 중 하나가 트랜지스터(11)의 소스 및 드레인 중 다른 하나, 트랜지스터(14)의 소스 및 드레인 중 하나, 및 커패시터(17)의 전극 중 다른 하나에 전기적으로 접속되고, 다른 쪽 전극이 트랜지스터(13)의 소스 및 드레인 중 다른 하나, 트랜지스터(14)의 소스 및 드레인 중 다른 하나, 트랜지스터(15)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(16)의 소스 및 드레인 중 하나에 전기적으로 접속된다.
유기 EL 소자(19)는 양극이 트랜지스터(16)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 음극이 공통 전위를 공급하는 배선에 전기적으로 접속된다. 또한, 상술한 트랜지스터(12)의 소스 및 드레인 중 하나가 전기적으로 접속되는 배선에 공급되는 공통 전위와, 유기 EL 소자(19)의 음극에 공급되는 공통 전위가 달라도 좋다.
또한, 여기서는, 전원선(9)이 공급하는 전위는 고전원 전위(Vdd)보다 낮고 또 전위 V1보다 높고, 공통 전위는 저전원 전위(Vss)보다 낮은 것으로 한다.
또한, 이하에서는 트랜지스터(12)의 소스 및 드레인 중 다른 하나, 트랜지스터(13)의 게이트, 및 커패시터(17)의 전극 중 하나가 전기적으로 접속되는 노드를 노드 D라고 부르고, 트랜지스터(11)의 소스 및 드레인 중 다른 하나, 트랜지스터(14)의 소스 및 드레인 중 하나, 및 커패시터(17)의 전극 중 다른 하나, 및 커패시터(18)의 전극 중 하나가 전기적으로 접속되는 노드를 노드 E라고 부르고, 트랜지스터(13)의 소스 및 드레인 중 다른 하나, 트랜지스터(14)의 소스 및 드레인 중 다른 하나, 트랜지스터(15)의 소스 및 드레인 중 다른 하나, 트랜지스터(16)의 소스 및 드레인 중 하나, 및 커패시터(18)의 전극 중 다른 하나가 전기적으로 접속되는 노드를 노드 F라고 부르는 것으로 한다.
도 17a에 화소(10)의 단면의 일부를 도시하였다. 또한, 간략화를 위하여 트랜지스터(16) 이외의 트랜지스터는 생략하였다.
도 17a에는 트랜지스터(16)와 커패시터(18)가 동일 평면에 제공된 예를 도시하였다. 이러한 구조로 함으로써, 커패시터(18)를 구성하는 용량 전극 중 하나, 유전체층, 및 용량 전극 중 다른 하나를 각각 트랜지스터(16)의 게이트 전극, 게이트 절연막, 및 소스 전극(드레인 전극)과 동일층 또 동일 재료를 사용하여 형성할 수 있다.
트랜지스터(16)와 커패시터(18)를 동일 평면에 제공함으로써 표시 장치의 제작 공정을 단축화하여 생산성을 높일 수 있다.
트랜지스터(16)로서 상기 실시형태에 기재된 트랜지스터를 적용할 수 있다. 도 17a에는 도 1a 및 도 1b에 도시된 트랜지스터와 같은 구조 및 제작 방법으로 얻을 수 있는 트랜지스터를 적용하는 예를 도시하였다.
트랜지스터(16) 및 커패시터(18) 위에는 트랜지스터(16)의 드레인 전극에 도달되는 개구부를 갖는 평탄화 절연막(80)이 제공된다.
평탄화 절연막(80) 위에는 양극(81)이 제공된다. 양극(81)은 평탄화 절연막(80)이 갖는 개구부에서 트랜지스터(16)의 드레인 전극과 접촉된다.
양극(81) 위에는 양극(81)에 도달되는 개구부를 갖는 격벽(84)이 제공된다.
격벽(84) 위에는 격벽(84)에 형성된 개구부에서 양극(81)과 접촉된 발광층(82)이 제공된다.
발광층(82) 위에는 음극(83)이 제공된다.
양극(81), 발광층(82), 및 음극(83)이 중첩된 영역이 유기 EL 소자(19)가 된다.
또한, 평탄화 절연막(80)은 평탄화 절연막(126)에 사용할 수 있는 재료 중에서 선택된 재료를 사용하여 형성하면 좋다.
발광층(82)은 한층에 한정되지 않고, 복수 종류의 발광 재료 등을 적층시켜 제공하여도 좋다. 예를 들어 도 17b에 도시된 바와 같은 구조로 하면 좋다. 도 17b는 중간층(85a), 발광층(86a), 중간층(85b), 발광층(86b), 중간층(85c), 발광층(86c), 및 중간층(85d)의 순서로 적층된 구조다. 이 때, 발광층(86a), 발광층(86b), 및 발광층(86c)에 적절한 발광색의 재료를 사용하면, 연색성이 높거나 또는 발광 효율이 높은 유기 EL 소자(19)를 형성할 수 있다.
복수 종류의 발광 재료를 적층시켜 제공함으로써 백색광을 얻어도 좋다. 도 17a에 도시하지 않았지만 착색층을 통하여 백색광을 추출하는 구조로 하여도 좋다.
여기서는, 3층의 발광층과 4층의 중간층을 제공한 구조를 기재하지만, 이것에 한정되지 않고, 발광층의 개수 및 중간층의 개수는 적절히 변경할 수 있다. 예를 들어, 중간층(85a), 발광층(86a), 중간층(85b), 발광층(86b), 및 중간층(85c)만으로 구성될 수도 있다. 또한, 중간층(85a), 발광층(86a), 중간층(85b), 발광층(86b), 발광층(86c), 및 중간층(85d)으로 구성되고 중간층(85c)이 생략된 구조로 하여도 좋다.
또한, 중간층은 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층 등을 적층한 구조로 형성할 수 있다. 또한, 중간층은 이들 층 모두를 가지지 않아도 좋다. 이들 층은 적절히 선택하여 제공하면 좋다. 또한, 같은 기능을 갖는 층을 중복하여 제공하여도 좋다. 또한, 중간층으로서 캐리어 발생층 이외에 전자 릴레이층 등을 적절히 추가하여도 좋다.
양극(81)은 가시광 투과성을 갖는 도전막을 사용하면 좋다. 가시광 투과성을 가진다는 것은 가시광 영역(예를 들어 400nm 내지 800nm의 파장 범위)에서의 평균 투과율이 70% 이상 특히 80% 이상인 것을 가리킨다.
양극(81)으로서는 예를 들어 In-Zn-W계 산화물막, In-Sn계 산화물막, In-Zn계 산화물막, In계 산화물막, Zn계 산화물막, 및 Sn계 산화물막 등의 산화물막을 사용하면 좋다. 또한, 상술한 산화물막은 Al, Ga, Sb, F 등이 미량으로 첨가되어도 좋다. 또한, 빛을 투과시킬 수 있을 정도의 금속 박막(바람직하게는 5nm 내지 30nm 정도)을 사용할 수도 있다. 예를 들어 5nm의 막 두께를 갖는 Ag막, Mg막, 또는 Ag-Mg 합금막을 사용하여도 좋다.
또는, 양극(81)은 가시광을 효율적으로 반사하는 막인 것이 바람직하다. 양극(81)은 예를 들어 리튬, 알루미늄, 티타늄, 마그네슘, 란탄, 은, 실리콘 또는 니켈을 포함한 막을 사용하면 좋다.
음극(83)은 양극(81)에 사용할 수 있는 막 중에서 선택한 재료를 사용하여 형성할 수 있다. 다만, 양극(81)이 가시광 투과성을 갖는 경우에는, 음극(83)이 가시광을 효율적으로 반사하면 바람직하다. 또한, 양극(81)이 가시광을 효율적으로 반사하는 경우에는, 음극(83)이 가시광 투과성을 갖는 것이 바람직하다.
또한, 양극(81) 및 음극(83)을 도 17a에 도시된 구조와 같이 제공하였지만, 양극(81)과 음극(83)을 바꿔도 좋다. 양극으로서 기능하는 전극에는 일 함수가 큰 재료를 사용하는 것이 바람직하고, 음극으로서 기능하는 전극에는 일 함수가 작은 재료를 사용하는 것이 바람직하다. 다만, 양극과 접촉되어 캐리어 발생층을 제공하는 경우에는, 일 함수를 고려하지 않고 다양한 도전성 재료를 양극에 사용할 수 있다.
또한, 격벽(84)은 평탄화 절연막(126)에 사용할 수 있는 재료 중에서 선택한 재료를 사용하여 형성하면 좋다.
유기 EL 소자(19)와 접속된 트랜지스터(16)는 전기 특성의 편차가 작기 때문에 표시 장치의 표시 품질을 높일 수 있다.
<화소의 동작예>
상술한 화소의 동작예에 대하여 도 16a 및 도 16b를 참조하여 설명한다. 구체적으로 말하면, 이하에서는 도 14b 및 도 15b에 도시된 기간 t1 내지 기간 t4에 포함되는 기간인 기간 ta 내지 기간 th에서의 화소의 동작예에 대하여 도 16a 및 도 16b를 참조하여 설명한다. 또한, 도 16b에는 화소부에서 2번째 행에 배치된 주사선(4_2), 주사선(5_2), 주사선(6_2), 및 반전 주사선(7_2)의 전위, 및 노드 D 내지 노드 F의 전위를 도시하였다. 또한, 도 16b에서는 각 배선에 입력되는 신호는 괄호를 사용하여 기입하였다.
기간 ta에서 주사선(4_2)에 선택 신호가 입력되고 또 주사선(5_2), 주사선(6_2), 및 반전 주사선(7_2)에 선택 신호가 입력되지 않는다. 따라서, 트랜지스터(15)가 온 상태가 되고 또 트랜지스터(11), 트랜지스터(12), 트랜지스터(14), 및 트랜지스터(16)가 오프 상태가 된다. 결과적으로 노드 F의 전위가 전위 V0이 된다.
기간 tb에서 주사선(5_2)에 선택 신호가 입력된다. 따라서, 트랜지스터(12) 및 트랜지스터(14)가 온 상태가 된다. 결과적으로 노드 D의 전위가 전위 V1이 되고, 노드 E의 전위가 전위 V0이 된다. 또한, 노드 D의 전위가 전위 V1이 됨에 따라 트랜지스터(13)가 온 상태가 된다.
기간 tc에서 주사선(4_2)에 선택 신호가 입력되지 않는다. 따라서, 트랜지스터(15)가 오프 상태가 된다. 여기서, 트랜지스터(13)는 게이트와 소스 사이의 전압이 문턱 전압 이하가 될 때까지 온 상태를 유지한다. 즉, 트랜지스터(13)는 노드 E 및 노드 F(트랜지스터(13)의 소스)의 전위가 노드 D의 전위(전위 V1)보다 트랜지스터(13)의 문턱 전압(Vth13)만큼 낮은 값이 될 때까지 온 상태를 유지한다. 결과적으로 노드 E 및 노드 F의 전위가 상기 값이 된다.
기간 td에서 주사선(5_2)에 선택 신호가 입력되지 않는다. 따라서, 트랜지스터(12) 및 트랜지스터(14)가 오프 상태가 된다.
기간 te에서 주사선(6_2)에 선택 신호가 입력된다. 따라서, 트랜지스터(11)가 오프 상태가 된다. 또한, 신호선(8)에는 화상 신호에 따른 전위(Vdata)가 공급되는 것으로 한다. 결과적으로 노드 E의 전위가 상기 화상 신호에 따른 전위(Vdata)가 된다. 또한, 노드 D와 노드 F의 전위도 노드 E의 전위에 따라 변동한다. 구체적으로 말하면, 부유 상태에 있는 노드 D의 전위가 커패시터(17)를 통한 노드 E와의 용량 결합에 의하여 노드 E의 전위의 변동만큼(화상 신호에 따른 전위(Vdata)와, 전위 V1보다 트랜지스터(13)의 문턱 전압(Vth13)만큼 낮은 전위의 차분) 상승 또는 하강되고(노드 D의 전위가 V1+[Vdata-(V1-Vth13)]=Vdata+Vth13이 됨) 또 부유 상태에 있는 노드 F의 전위가 커패시터(18)를 통한 노드 E와의 용량 결합에 의하여 상기 노드 E의 전위의 변동만큼 상승 또는 하강된다(노드 F의 전위가 V1-Vth13+[Vdata-(V1-Vth13)]=Vdata가 된다).
기간 tf에서 주사선(4_2)에 선택 신호가 입력된다. 따라서, 트랜지스터(15)가 온 상태가 된다. 결과적으로 노드 F의 전위가 전위 V0이 된다.
기간 tg에서 주사선(4_2)에 선택 신호가 입력되지 않는다. 따라서, 트랜지스터(15)가 오프 상태가 된다.
기간 th에서 반전 주사선(7_2)에 선택 신호가 입력된다. 따라서, 트랜지스터(16)가 온 상태가 된다. 결과적으로 트랜지스터(13)의 게이트와 소스 사이의 전압에 따른 전류가 유기 EL 소자(19)에 공급된다. 여기서, 상기 전압은 노드 D의 전위(Vdata+Vth13)와 노드 F의 전위의 차이다. 이 경우에는, 유기 EL 소자(19)에 공급되는 전류(트랜지스터(13)의 포화 영역에서의 드레인 전류)는 트랜지스터(13)의 문턱 전압에 의존하지 않는다.
화소(10)는 상술한 동작에 의하여 화상 신호에 따른 전위(Vdata)에 따라 표시가 실시된다. 상술한 화소의 동작예에서는 화소(10)에 제공되는 트랜지스터(13)의 문턱 전압에 의존하지 않고 유기 EL 소자(19)에 전류를 공급할 수 있다. 따라서, 본 명세서의 표시 장치에서는 복수의 화소가 각각 갖는 트랜지스터(13)의 문턱 전압에 편차가 생겨도 표시 품질의 저하를 억제할 수 있다.
상술한 표시 장치는 반전 펄스 출력 회로의 동작을 복수 종류의 신호에 의하여 제어한다. 따라서, 상기 반전 펄스 출력 회로에서 생기는 관통 전류를 저감시킬 수 있다. 또한, 상기 복수 종류의 신호로서 복수의 펄스 출력 회로의 동작에 사용되는 신호를 적용한다. 즉, 별도로 신호를 생성하지 않고, 상기 반전 펄스 출력 회로를 동작시킬 수 있다.
<액정 소자를 사용한 표시 장치의 예>
또한, 본 실시형태에서는 표시 소자로서 유기 EL 소자를 사용한 표시 장치에 대하여 자세히 기재하지만, 이것에 한정되지 않는다. 예를 들어, 표시 소자로서 액정 소자를 사용한 표시 장치에 본 실시형태를 적용하는 것은 당업자라면 용이하게 생각해낼 수 있다. 구체적인 예로서 액정 소자를 사용한 표시 장치에 적용할 수 있는 화소의 구성에 대하여 이하에 설명한다.
도 18a는 액정 소자를 사용한 표시 장치의 화소의 구성예를 도시한 회로도다. 도 18a에 도시된 화소(50)는 트랜지스터(51), 커패시터(52), 및 한 쌍의 전극 사이에 액정 재료가 충전된 소자(53)(이하 액정 소자라고도 함)를 갖는다.
트랜지스터(51)는 소스 및 드레인 중 하나가 신호선(55)에 전기적으로 접속되고, 게이트가 주사선(54)에 전기적으로 접속된다.
커패시터(52)는 전극 중 하나가 트랜지스터(51)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 전극 중 다른 하나가 공통 전위를 공급하는 배선에 전기적으로 접속된다.
액정 소자(53)는 전극 중 하나가 트랜지스터(51)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 전극 중 다른 하나가 공통 전위를 공급하는 배선에 전기적으로 접속된다. 또한, 상술한 커패시터(52)의 전극 중 다른 하나가 전기적으로 접속되는 배선에 공급되는 공통 전위와, 액정 소자(53)의 전극 중 다른 하나에 공급되는 공통 전위가 달라도 좋다.
도 18b에 화소(50)의 단면의 일부를 도시하였다.
도 18b에는 트랜지스터(51)와 커패시터(52)가 동일 평면에 제공된 예를 도시하였다. 이러한 구조로 함으로써, 커패시터(52)를 구성하는 용량 전극 중 하나, 유전체층, 및 용량 전극 중 다른 하나를 각각 트랜지스터(51)의 게이트 전극, 게이트 절연막, 및 소스 전극(드레인 전극)과 동일층 또 동일 재료를 사용하여 형성할 수 있다.
트랜지스터(51)와 커패시터(52)를 동일 평면에 제공함으로써 표시 장치의 제작 공정을 단축화하여 생산성을 높일 수 있다.
트랜지스터(51)로서 상기 실시형태에서 기재한 트랜지스터를 적용할 수 있다. 도 18b에서는 도 1a 및 도 1b에 도시된 트랜지스터와 같은 구조 및 제작 방법으로 얻을 수 있는 트랜지스터를 적용하는 예를 도시하였다.
트랜지스터(51) 및 커패시터(52) 위에는 트랜지스터(51)의 드레인 전극에 도달되는 개구부를 갖는 평탄화 절연막(90)이 제공된다.
평탄화 절연막(90) 위에는 전극(91)이 제공된다. 전극(91)은 평탄화 절연막(90)이 갖는 개구부에서 트랜지스터(51)의 드레인 전극과 접촉된다.
전극(91) 위에는 배향막으로서 기능하는 절연막(92)이 제공된다.
절연막(92) 위에는 액정층(93)이 제공된다.
액정층(93) 위에는 배향막으로서 기능하는 절연막(94)이 제공된다.
절연막(94) 위에는 스페이서(95)가 제공된다.
스페이서(95) 및 절연막(94) 위에는 전극(96)이 제공된다.
전극(96) 위에는 기판(97)이 제공된다.
또한, 평탄화 절연막(90)은 실시형태 2의 평탄화 절연막(126)에 사용할 수 있는 재료 중에서 선택한 재료를 사용하여 형성하면 좋다.
액정층(93)으로서는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용하면 좋다. 이들 액정 재료는 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 액정층(93)으로서 블루상을 나타내는 액정 재료를 사용하여도 좋다. 이 경우에는, 배향막으로서 기능하는 절연막(92) 및 절연막(94)을 제공하지 않은 구성으로 하면 좋다.
전극(91)은 가시광 투과성을 갖는 도전막을 사용하면 좋다.
전극(91)으로서는 예를 들어 In-Zn-W계 산화물막, In-Sn계 산화물막, In-Zn계 산화물막, In계 산화물막, Zn계 산화물막, 및 Sn계 산화물막 등의 산화물막을 사용하면 좋다. 또한, 상술한 산화물막은 Al, Ga, Sb, F 등이 미량으로 첨가되어도 좋다. 또한, 빛을 투과시킬 수 있을 정도의 금속 박막(바람직하게는 5nm 내지 30nm 정도)을 사용할 수도 있다.
또는, 전극(91)은 가시광을 효율적으로 반사하는 막인 것이 바람직하다. 전극(91)은 예를 들어 알루미늄, 티타늄, 크롬, 구리, 몰리브덴, 은, 탄탈, 또는 텅스텐을 포함한 막을 사용하면 좋다.
전극(96)은 전극(91)에 사용할 수 있는 막 중에서 선택한 재료를 사용하여 형성할 수 있다. 다만, 전극(91)이 가시광 투과성을 갖는 경우에는, 전극(96)이 가시광을 효율적으로 반사하면 바람직하다. 또한, 전극(91)이 가시광을 효율적으로 반사하는 경우에는, 전극(96)이 가시광 투과성을 가지면 바람직하다.
또한, 전극(91) 및 전극(96)을 도 18b에 도시된 구조와 같이 제공하였지만, 전극(91)과 전극(96)을 바꿔도 좋다.
절연막(92) 및 절연막(94)은 유기 화합물 재료 또는 무기 화합물 재료 중에서 선택한 재료를 사용하여 형성하면 좋다.
스페이서(95)는 유기 화합물 재료 또는 무기 화합물 재료 중에서 선택한 재료를 사용하여 형성하면 좋다. 또한, 스페이서(95)의 형상은 기둥 형상, 구(球) 형상 등 다양한 형상을 가질 수 있다.
액정 소자(53)와 접속된 트랜지스터(51)는 전기 특성의 편차가 작기 때문에 표시 장치의 표시 품질을 높일 수 있다.
전극(91), 절연막(92), 액정층(93), 절연막(94), 및 전극(96)이 중첩된 영역이 액정 소자(53)가 된다.
기판(97)은 유리 재료, 수지 재료, 또는 금속 재료 등을 사용하면 좋다. 기판(97)은 가요성을 가져도 좋다.
트랜지스터(51)는 전기 특성의 편차가 작기 때문에 표시 장치의 표시 품질을 높일 수 있다.
본 실시형태에 기재된 바와 같이, 상기 실시형태에 기재된 트랜지스터를 표시 장치의 일부에 적용할 수 있다. 상기 트랜지스터는 전기 특성의 편차가 작기 때문에 표시 장치의 표시 품질을 높일 수 있다.
(실시형태 4)
본 명세서에 개시된 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 게임기(파친코(pachinko)기나 슬롯 머신 등), 게임기의 하우징을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 19a 내지 도 20c에 도시하였다.
도 19a는 표시부를 갖는 테이블(9000)을 도시한 것이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있고, 표시부(9003)에 영상을 표시할 수 있다. 또한, 4개의 다리부(9002)에 의하여 하우징(9001)을 지지한 구성을 도시하였다. 또한, 전력을 공급하기 위한 전원 코드(9005)를 하우징(9001)에 갖는다.
상기 실시형태에 기재된 반도체 장치를 표시부(9003)에 사용할 수 있으므로, 전자 기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 가지며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써 화면을 조작하거나 정보를 입력할 수 있고, 다른 가전 제품과의 통신이나 다른 가전 제품의 제어를 가능하게 함으로써 화면 조작에 의하여 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다. 예를 들어, 이미지 센서 기능을 갖는 반도체 장치를 사용하면 표시부(9003)에 터치 입력 기능을 부여할 수 있다.
또한, 하우징(9001)에 제공된 힌지에 의하여 표시부(9003)의 화면을 바닥에 수직으로 세울 수도 있으며, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 화면이 큰 텔레비전 장치를 설치하면 자유 공간이 좁아지지만, 테이블에 표시부가 내장되어 있으면 방의 공간을 유효하게 이용할 수 있다.
도 19b는 텔레비전 장치(9100)를 도시한 것이다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 내장되어 있고, 표시부(9103)에 영상을 표시할 수 있다. 또한, 여기서는, 스탠드(9105)에 의하여 하우징(9101)을 지지한 구성을 도시하였다.
텔레비전 장치(9100)는 하우징(9101)이 구비한 조작 스위치나, 별개의 리모트 컨트롤러(9110)에 의하여 조작할 수 있다. 리모트 컨트롤러(9110)가 구비한 조작 키(9109)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 상기 리모트 컨트롤러(9110)로부터 출력하는 정보를 표시하는 표시부(9107)를 리모트 컨트롤러(9110)에 형성하는 구성으로 하여도 좋다.
도 19b에 도시된 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비한다. 텔레비전 장치(9100)는 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이 또는 수신자들 사이 등)의 정보 통신을 할 수도 있다.
상기 실시형태에 기재된 반도체 장치는 표시부(9103) 및 표시부(9107)에 사용할 수 있으므로, 텔레비전 장치 및 리모트 컨트롤러에 높은 신뢰성을 부여할 수 있다.
도 19c는 컴퓨터이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상기 실시형태에 기재된 반도체 장치를 표시부(9203)에 사용할 수 있으므로, 신뢰성이 높은 컴퓨터로 할 수 있다.
도 20a 및 도 20b는 폴더형 태블릿 단말이다. 도 20a는 펼쳐진 상태이며, 태블릿 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 후크(9033), 조작 스위치(9038)를 갖는다.
상기 실시형태에 기재된 반도체 장치를 표시부(9631a) 및 표시부(9631b)에 사용할 수 있으므로, 신뢰성이 높은 태블릿 단말로 할 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있으며, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한, 표시부(9631a)는 일례로서 영역의 절반이 표시만 하는 기능을 갖는 구성이고 영역의 나머지 절반이 터치 패널 기능을 갖는 구성을 도시하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a)의 전체 면에 키보드 버튼을 표시시키고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널 영역(9632b)으로 할 수 있다. 또한 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널 영역(9632a)과 터치 패널 영역(9632b)에 동시에 터치 입력할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향을 전환하며, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿 단말에 내장된 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. 태블릿 단말은 광 센서뿐만 아니라, 자이로, 가속도 센서 등 기울기를 검출하는 센서 등 다른 검출 장치를 내장시켜도 좋다.
또한, 도 20a에는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 도시하였지만 특별히 한정되지 않으며 사이즈가 서로 달라도 좋고, 표시 품질도 달라도 좋다. 예를 들어, 하나의 패널을 다른 하나의 패널보다 고정세한 표시가 가능한 표시 패널로 하여도 좋다.
도 20b는 닫은 상태이며, 태블릿 단말은 하우징(9630), 태양 전지(9633), 충전 및 방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 20b는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시한 것이다.
또한, 태블릿 단말은 폴더형이기 때문에, 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a) 및 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 봐도 신뢰성이 우수한 태블릿 단말을 제공할 수 있다.
또한, 이 외에도 도 20a 및 도 20b에 도시된 태블릿 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿 단말의 표면에 장착된 태양 전지(9633)에 의하여 터치 패널, 표시부, 또는 영상 신호 처리부 등에 전력을 공급할 수 있다. 또한, 태양 전지(9633)를 하우징(9630)의 한쪽 면 또는 양쪽 면에 설치할 수 있고, 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있다. 또한, 배터리(9635)로서는 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
또한, 도 20b에 도시된 충전 및 방전 제어 회로(9634)의 구성 및 동작에 대하여 도 20c의 블록도를 참조하여 설명한다. 도 20c는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)에 대하여 도시한 것이며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 20b에 도시된 충전 및 방전 제어 회로(9634)에 대응하는 개소다.
우선, 외광에 의하여 태양 전지(9633)에 의하여 발전되는 경우의 동작의 예에 대하여 설명한다. 태양 전지(9633)에 의하여 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압된다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치(SW1)를 온 상태로 하여, 컨버터(9637)에 의하여 표시부(9631)에 필요한 전압으로 승압 또는 강압한다. 또한, 표시부(9631)에서 표시를 하지 않을 때는 스위치(SW1)를 오프 상태로 하고 스위치(SW2)를 온 상태로 하여, 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 발전 수단의 일례로서 태양 전지(9633)를 도시하였지만 특별히 한정되지 않고 압전 소자(피에조 소자)나 열전 변환 소자(펠티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)를 충전하는 구성이라도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나 다른 충전 수단을 조합하여 충전하는 구성으로 하여도 좋다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예)
본 실시예에서는 본 발명의 일 형태에 따른 트랜지스터 및 비교용 트랜지스터의 전기 특성을 평가한 결과에 대하여 설명한다.
본 실시예에서는 본 발명의 일 형태로서 도 21a 및 도 21b에 도시된 트랜지스터(1100)와, 도 22a 및 도 22b에 도시된 비교용 트랜지스터(1200)를 각각 2개의 조건으로 제작하였다. 도 21a는 트랜지스터(1100)의 평면도이고, 도 21b는 도 21a의 X1-X2를 따라 절단한 단면도다. 도 22a는 트랜지스터(1200)의 평면도이고, 도 22b는 도 22a의 Y1-Y2를 따라 절단한 단면도다.
트랜지스터(1100) 및 트랜지스터(1200)의 제작 공정에 대하여 도 21a 내지 도 22b를 참조하여 설명한다. 또한, 트랜지스터(1100) 및 트랜지스터(1200)는 동일 기판 위에서 제작하였다.
기판(1010) 위에 스퍼터링법에 의하여 막 두께가 100nm인 텅스텐막을 형성하고, 포토리소그래피 공정에 의하여 텅스텐막 위에 레지스트 마스크를 형성하고 선택적으로 텅스텐막을 에칭하여 게이트 전극층(1011) 및 게이트 전극층(1021)을 형성하였다. 이 후, 레지스트 마스크를 제거하였다.
다음에, 기판(1010), 게이트 전극층(1011), 및 게이트 전극층(1021)을 덮도록 PECVD법에 의하여 막 두께가 50nm인 질화 실리콘막(성막 조건: SiH4/N2=50sccm/5000sccm, 성막 전력 150W(RF), 성막 압력 40Pa, 기판 온도 350℃)과, 막 두께가 200nm인 산화 질화 실리콘막(성막 조건: SiH4/N2O=20sccm/3000sccm, 전극 면적이 6000cm2일 때 성막 전력 100W(RF), 성막 압력 40Pa, 기판 온도 350℃)을 형성함으로써 게이트 절연막(1012)을 형성하였다.
다음에, 질소 분위기하에서 650℃로 6분 동안 가열 처리하였다. 상기 가열 처리에 의하여 게이트 절연막(1012) 내에 포함되는 수소나 물 등을 제거하였다.
다음에, 게이트 절연막(1012) 위에 산화물 반도체막으로서 원자수비가 In:Ga:Zn=1:1:1인 산화물 타깃을 사용한 스퍼터링법에 의하여 막 두께가 35nm인 IGZO막을 형성하였다. 성막 조건은 아르곤 및 산소(아르곤/산소=50sccm/50sccm) 분위기하에서 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 하였다.
다음에, 포토리소그래피 공정에 의하여 산화물 반도체막 위에 레지스트 마스크를 형성하고 선택적으로 산화물 반도체막을 에칭하여 게이트 전극층(1011)과 중첩되도록 산화물 반도체막(1013)을 형성하고, 게이트 전극층(1021)과 중첩되도록 산화물 반도체막(1023)을 형성하였다. 이 후, 레지스트 마스크를 제거하였다.
다음에, 질소 분위기하에서 450℃로 1시간 동안 가열 처리한 후, 질소 및 산소의 혼합 분위기하에서 450℃로 1시간 동안 가열 처리하였다.
다음에, 산화물 반도체막(1013) 및 산화물 반도체막(1023) 위에 스퍼터링법에 의하여 막 두께가 50nm인 텅스텐막과, 막 두께가 400nm인 알루미늄막과, 막 두께가 100nm인 티타늄막을 형성하였다.
다음에, 포토리소그래피 공정에 의하여 티타늄막 위에 레지스트 마스크를 형성하고 선택적으로 티타늄막, 알루미늄막, 텅스텐막을 에칭하여 소스 전극층(1014), 드레인 전극층(1015), 소스 전극층(1024), 및 드레인 전극층(1025)을 형성하였다. 이 후, 레지스트 마스크를 제거하였다.
다음에, 질소 및 산소의 혼합 분위기하에서 300℃로 1시간 동안 가열 처리하였다.
다음에, 소스 전극층(1014), 드레인 전극층(1015), 소스 전극층(1024), 드레인 전극층(1025) 등을 덮도록 PECVD법에 의하여 막 두께가 30nm인 산화 질화 실리콘막을 형성하였다. 성막 조건은 SiH4/N2O=20sccm/3000sccm, 성막 전력 100W(RF), 전극 면적이 6000cm2일 때 성막 압력 200Pa, 기판 온도 350℃로 하였다.
다음에, 산화 질화 실리콘막에 산소 첨가 처리를 실시하였다. 산소 첨가 처리는 애싱 장치를 사용하여 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 전력을 0W, 바이어스 전력을 4500W, 압력을 15.0Pa, O2 가스를 유량 250sccm로 하여 10분 동안 실시하였다.
다음에, 산화 질화 실리콘막 위에 PECVD법에 의하여 막 두께가 370nm인 산화 질화 실리콘막을 더 형성하였다. 성막 조건은 SiH4/N2O=230sccm/4000sccm, 전극 면적이 6000cm2일 때 성막 전력 150W(RF), 성막 압력 200Pa, 기판 온도 220℃로 하였다. 이와 같이, 산소가 첨가된 막 두께가 30nm인 산화 질화 실리콘막과, 막 두께가 370nm인 산화 질화 실리콘막을 적층시킴으로써 절연막(1016)을 형성하였다.
다음에, 질소 및 산소의 혼합 분위기하에서 350℃로 1시간 동안 가열 처리하였다.
다음에, 이하에 기재되는 2개의 조건에 따라 트랜지스터(1100) 및 트랜지스터(1200)를 제작하였다. 조건 1과 조건 2의 차이는 절연막(1017)의 유무다.
조건 1에서는 가열 처리한 후, 산화 질화 실리콘막 위에 막 두께가 1.5㎛인 아크릴 수지를 도포하고, 질소 분위기하에서 250℃로 1시간 동안 아크릴 수지를 소성하였다. 이와 같이 하여 평탄화 절연막(1018)을 형성하였다.
상술한 공정을 거쳐 조건 1에 따른 트랜지스터(1100) 및 트랜지스터(1200)를 제작하였다.
조건 2에서는 가열 처리한 후, 스퍼터링법에 의하여 막 두께가 5nm인 알루미늄막을 형성하였다. 다음에, 알루미늄막에 산소 첨가 처리를 실시하여 알루미늄막을 산화시킴으로써 산화 알루미늄막을 형성하였다. 산소 첨가 처리는 애싱 장치를 사용하여 ICP 전력을 0W, 바이어스 전력을 4500W, 압력을 15.0Pa, O2 가스를 유량 250sccm로 하여 10분 동안 실시하였다. 이와 같이 하여 절연막(1017)을 형성하였다.
다음에, 절연막(1017)(산화 알루미늄막) 위에 막 두께가 1.5㎛인 아크릴 수지를 도포하고, 질소 분위기하에서 250℃로 1시간 동안 아크릴 수지를 소성하였다. 이와 같이 하여 평탄화 절연막(1018)을 형성하였다. 또한, 전기 특성을 평가하기 위하여 평탄화 절연막(1018), 절연막(1017), 및 절연막(1016)에 제공된 개구부를 통하여 탐침(probe)을 트랜지스터에 접촉시킴으로써 측정하였다.
상술한 공정을 거쳐 조건 2에 따른 트랜지스터(1100) 및 트랜지스터(1200)를 제작하였다.
다음에, 조건 1 또는 조건 2의 공정에 따라 제작한 트랜지스터(1100) 및 트랜지스터(1200)의 전기 특성을 각각 평가하였다. 또한, 전기 특성을 평가하기 위하여 평탄화 절연막(1018), 절연막(1017), 및 절연막(1016)에 개구부를 형성하였다.
도 23a에 조건 1의 공정에 따라 제작한 트랜지스터(1100) 및 트랜지스터(1200)에서의 Vg-Id 특성을 측정한 결과를 도시하였고, 도 23b에 조건 2의 공정에 따라 제작한 트랜지스터(1100) 및 트랜지스터(1200)에서의 Vg-Id 특성을 측정한 결과를 도시하였다. 도 23a 및 도 23b에서 굵은 선은 트랜지스터(1100)의 특성이고, 가는 선은 트랜지스터(1200)의 특성이다. 또한, 트랜지스터(1100)의 채널 길이 L은 4㎛이고 채널 폭 W는 41㎛이고, 트랜지스터(1200)의 채널 길이 L은 4㎛이고 채널 폭 W는 50㎛이다. 또한, Vd는 +1V, +10V, Vs는 0V로 하였다.
트랜지스터(1100)는 조건 1에 따라 제작된 경우와 조건 2에 따라 제작된 경우의 어느 쪽이라도 문턱 전압이 0V보다 높고, 노멀리 오프의 전기 특성을 얻을 수 있었다. 한편, 트랜지스터(1200)는 조건 2에 따라 제작된 경우에는 문턱 전압이 0V보다 높지만, 조건 1에 따라 제작된 경우에는 문턱 전압이 음의 값이 되어 노멀리 온의 전기 특성을 가지게 되었다.
조건 1에 따라 제작된 트랜지스터(1200)에서 산화물 반도체막(1023)의 단부에서의 수소의 제거나 산소 결손의 보전이 불충분하기 때문에 산화물 반도체막(1023)의 단부의 캐리어 밀도가 높아져 상기 단부에 저저항화된 영역이 형성된 것으로 생각된다. 또한, 산화물 반도체막(1023)의 단부가 게이트 전극층(1021)과 중첩됨으로써 문턱 전압이 음의 값이 된 기생 채널이 형성된 것으로 생각된다. 결과적으로 도 23a에 도시된 바와 같이, 트랜지스터(1200)는 문턱 전압이 음의 값이 되어 노멀리 온의 전기 특성을 가지게 된 것으로 생각된다.
조건 2에 따라 제작된 트랜지스터(1200)에서는 절연막(1016) 위에 절연막(1017)으로서 산화 알루미늄막이 형성된다. 산화 알루미늄막은 산소를 투과시키기 어렵기 때문에 절연막(1016)(산화 질화 실리콘막)에 첨가된 산소가 탈리되어 산화 알루미늄 외부로 방출되는 것을 방지할 수 있다. 따라서, 산화 질화 실리콘막에 첨가된 산소를 산화물 반도체막(1023)에 공급할 수 있으므로, 산화물 반도체막(1023)의 단부의 산소 결손을 저감시킬 수 있었다고 생각된다. 따라서, 산화물 반도체막(1023)의 단부가 저저항화되는 것이 억제되므로, 산화물 반도체막(1023)의 단부가 게이트 전극층(1021)과 중첩되어도 기생 채널이 형성되는 것이 억제된 것으로 생각된다. 결과적으로, 도 23b에 도시된 바와 같이, 트랜지스터(1200)는 문턱 전압이 0V보다 높고, 노멀리 오프의 전기 특성이 얻어진 것으로 생각된다.
한편, 트랜지스터(1100)의 경우에는, 소스 전극층(1014)과 드레인 전극층(1015)이 대향하는 영역(채널 영역)이 산화물 반도체막(1013)의 단부와 중첩되지 않는다. 따라서, 만약 산화물 반도체막(1013)의 단부가 저저항화되더라도 기생 채널은 형성되지 않는다. 결과적으로 도 23a 및 도 23b에 도시된 바와 같이, 조건 1 및 조건 2의 양쪽 모두에서 트랜지스터(1100)는 문턱 전압이 0V보다 높고 노멀리 오프의 전기 특성이 얻어진 것으로 생각된다.
결과적으로 산화물 반도체막의 단부에 형성되는 기생 채널은 트랜지스터의 문턱 전압에 영향을 주는 것을 알았다.
따라서, 본 발명의 일 형태에 따른 트랜지스터는 전기 특성이 뛰어난 트랜지스터인 것이 확인되었다.
10: 화소
11 내지 16: 트랜지스터
17, 18: 커패시터 19: 유기 EL 소자
21 내지 30: 단자 31 내지 42: 트랜지스터
50: 화소 51: 트랜지스터
52: 커패시터 53: 액정 소자
54: 주사선 55: 신호선
61 내지 65: 단자 71 내지 77: 트랜지스터
80: 평탄화 절연막 81: 양극
82: 발광층 83: 음극
84: 격벽 85a 내지 85d: 중간층
86a 내지 86c: 발광층 90: 평탄화 절연막
91: 전극 92: 절연막
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102: 절연층 104: 게이트 절연층
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Claims (6)
- 반도체 장치에 있어서,
게이트 전극층과;
상기 게이트 전극층 위의 게이트 절연막과;
상기 게이트 절연막 위의 산화물 반도체막으로서, 상기 산화물 반도체막의 외주 단부는 상기 게이트 전극층의 외주 단부보다 내측에 위치하는, 상기 산화물 반도체막과;
상기 산화물 반도체막 위에 있고 상기 게이트 전극층과 중첩된 드레인 전극층과;
상기 산화물 반도체막의 상기 외주 단부를 덮는 소스 전극층을 포함하는, 반도체 장치. - 반도체 장치에 있어서,
게이트 전극층과;
게이트 절연막과;
산화물 반도체막으로서, 상기 산화물 반도체막의 외주 단부는 상기 게이트 전극층의 외주 단부보다 내측에 위치하는, 상기 산화물 반도체막과;
상기 게이트 전극층과 중첩된 드레인 전극층과;
상기 산화물 반도체막의 상기 외주 단부를 덮는 소스 전극층을 포함하고,
상기 게이트 절연막은 상기 게이트 전극층과 상기 산화물 반도체막 사이에 있는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 드레인 전극층의 평면 형상은 원형인, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 산화물 반도체막은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 소스 전극층은 상기 드레인 전극층보다 두꺼운, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 드레인 전극층의 외주 단부의 형상은 상기 소스 전극층의 내주 단부의 형상과 같은, 반도체 장치.
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